TWI839298B - 半導體元件結構 - Google Patents
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Abstract
一種沉積磷摻雜的砷化矽膜的方法。該方法可包括：在反應室內提供基板，將基板加熱至沉積溫度，將基板暴露於矽前驅體、砷前驅體和磷摻雜劑前驅體，以及在表面上沉積磷摻雜的砷化矽膜基板。此外亦揭露半導體元件結構，其包含有本發明方法沉積而成之氧化物膜。
Description
本發明一般涉及磷摻雜砷化矽膜的沉積方法，以及具有磷摻雜砷化矽膜的半導體元件結構。
半導體元件，諸如互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）元件，其結構的縮小導致積體電路之速度及密度的顯著改進。然而，習知的元件縮放面臨未來技術節點之巨大挑戰。
針對半導體元件結構的主動區的接觸電阻可能是未來技術節點上進行中的元件改進的重點。例如，針對CMOS元件結構，接觸電阻可包括接觸結構與晶體管結構的源區與汲區之間的電阻。在n型MOS元件的例子中，源區/汲區可包括一磷或砷高摻雜區域，即載體密度約5 × 10
21cm
-3。然而，源區/汲區中的高摻雜濃度可能導致從源/汲區到通道區之間不必要的摻雜劑擴散，而導致元件性能的劣化。因此，需要方法和相關的半導體元件結構來形成低電阻率源區/汲區，而不會對半導體元件之性能產生負面影響。
根據本發明的至少一個實施例，揭示了一種用於沉積磷摻雜的砷化矽膜的方法。該方法可包括：在反應室內提供基板；將基板加熱至沉積溫度；將基板暴露於矽前驅體、砷前驅體和磷摻雜劑前驅體；並在基板表面上沉積磷摻雜的砷化矽膜。
根據本發明的至少一個實施例，揭示了一種半導體元件結構。半導體元件結構可包括：通道區；與通道區相鄰的磷摻雜的砷化矽膜；相鄰設置於磷摻雜砷化矽膜的摻雜矽膜；其中磷摻雜的砷化矽膜設置在通道區和摻雜矽膜之間，並且基本上防止摻雜劑從摻雜矽膜擴散到通道區中。
為了概述本發明及相較於習知技藝所實現之優點，本發明之某些目的及優點於此已描述於上文中。當然，應明瞭無須根據本發明之任何特定實施例來達成所有該等目的或優點。因此，例如，熟悉該項技藝者將認識到，本發明可以以實現或最佳化本文所教示或建議之一個優點或一組優點而不一定實現本文可能教示或建議之其他目的或優點的方式來具體化或實施。
所有這些實施例皆意欲在本文所揭露之本發明的範圍內。根據下面參考所附圖式之某些實施例的詳細描述，這些及其他實施例對熟悉該項技藝者將變得顯而易見，本發明並非侷限於所揭露之任何特定實施例。
雖然在下文中揭露特定實施例及實例，但是該項技藝者可以理解，本發明延伸超出本發明所具體揭露之實施例及/或用途及其明顯修改及其均等物。因此，意指所揭露之本發明的範圍不應受限於下文所描述之特定揭露的實施例。
如本文所使用，術語「基板」可以意指可使用或上面可形成元件、電路或膜之任何底層材料。
如本文所使用，術語“磷摻雜的砷化矽”可以指包含矽物質和砷物質以及活性磷摻雜物質的材料。
本文中所使用之術語「膜」及「薄膜」可指藉由本文中所揭示方法而沉積之任何連續或不連續結構及材料。舉例而言，「膜」及「薄膜」可包括2D材料、奈米棒、奈米管或奈米粒子，或甚至部分或完全分子層或部分或完全原子層或原子及/或分子之群集。「膜」及「薄膜」可包含具有針孔，但仍為至少部分連續之材料或層。
在本發明的整個實施例中給出一些實例材料，應注意針對每個實例材料所給出之化學式不應被視為限制性且所給出之非限制性實例材料不應受給定的實例化學計量所限制。
本發明的方法和相關的半導體元件結構可用來沉積磷摻雜的砷化矽膜。在一些實施例中，磷摻雜的砷化矽膜可以作為晶體管結構的源/汲區中的擴散阻擋層，以防止摻雜劑從設置於鄰近磷摻雜的砷化矽膜的高摻雜矽膜而擴散出去。
在目前的CMOS技術中，晶體管元件結構的源/汲區可以包括高磷摻雜矽膜（例如，磷濃度大於1 × 10
21/cm），使元件的源/汲區能夠形成低電阻接觸。然而，必須包含源/汲區中的高濃度磷以防止磷摻雜劑擴散到元件結構的有源通道區中。目前的技術可以使用具有低摻雜劑濃度的磷的矽膜（例如，磷濃度小於5 × 10
20/cm
3），以作為高摻雜矽膜的擴散阻擋層。然而，在先進技術節點中，隨著元件幾何尺寸的縮小和膜厚度的減少，會使得低摻雜矽膜防止摻雜劑擴散的能力降低。
砷化矽（SiAs）可用作源/汲區中的替代擴散阻擋材料。例如，砷擴散比磷為差，因此，用SiAs形成的源/汲區將比用磷摻雜矽形成的那些源/汲區具有更尖銳和更突然的接合點。然而，目前用於沉積SiAs膜的方法限制用於電阻率大於0.7mΩ-cm的SiAs膜。因此，需要方法和相關的半導體元件結構來沉積低電阻率的砷化矽膜。
因此，本發明的方法可包括用於沉積磷摻雜的砷化矽膜的方法。這些方法可包括：在反應室內提供基板；將反應室加熱至沉積溫度；將基板暴露於矽前驅體，砷前驅體和磷摻雜劑前驅體；並在基板表面上沉積磷摻雜的砷化矽膜。
可參考圖1理解本發明之方法，該圖說明用於在基板上形成氮化矽膜之方法之非限制性實施例具體例。形成磷摻雜的砷化矽膜的方法100可由製程方塊110開始，該製程方塊110包括將基板提供到反應室中並將基板加熱到沉積溫度。
在本發明之一些實施例中，基板可以包含平面基板或圖案化基板。圖案化基板可以包含如下基板：其可以包括形成在基板表面之中或之上的半導體元件結構，例如，圖案化基板可以包含部分製造的半導體元件結構，諸如電晶體及/或記憶體元件。圖案化基板可以包括非平面表面，該非平面表面可以包括從基板的主表面向上延伸的一個以上的鰭片結構。在一些實施例中，基板可含有單晶表面及/或一個以上的次表面，次表面可包括非單晶表面（諸如多晶表面及/或非晶表面）。單晶表面可包括例如矽（Si）、矽鍺（SiGe）、鍺錫（GeSn）或鍺（Ge）中之一者或多者。多晶或非晶表面可包含介電材料，諸如氧化物、氮氧化物或氮化物，諸如氧化矽及氮化矽。
作為非限制性實例，反應室可包含化學氣相沉積系統之反應室。然而，亦預期來自其他製造商之其他反應室及替代化學氣相沉積系統亦可用於執行本發明之具體例。
繼續參考圖1，示例性方法100的製程方塊110接下來是將基板加熱到反應室內的期望沉積溫度。在一些實施例中，方法100可包含將基板加熱至約小於750℃之溫度、至小於約650℃之溫度、至小於約600℃之溫度、至小於約550℃之溫度或甚至小於約500℃之溫度，例如，在本發明的一些實施例中，將基板加熱到沉積溫度可包括將基板加熱到約660℃和720℃之間的沉積溫度。
除了控制基板的溫度之外，還可以調節反應室內的壓力。例如，在本發明的一些實施例中，反應室內的壓力可小於300托（Torr）、或小於250托（Torr）、或小於200托（Torr）、或小於150托（Torr）、或小於100托（Torr）、或甚至小於50托（Torr）。反應室中的壓力可介於50與300托（Torr）之間。
一旦基板被加熱到期望沉積溫度，示例性方法100可以繼續進行製程方塊120，製程方塊120包括將基板暴露於矽前驅體、砷前驅體和磷摻雜劑前驅體。在一些實施例中，基板暴露於矽前驅體、砷前驅體和磷摻雜劑前驅體可同時發生，換句話說，矽前驅體、砷前驅體和磷摻雜劑前驅體共同流入反應室中並且作為包含矽前驅體、砷前驅體和磷摻雜劑前驅體的氣體混合物，而與加熱的基板相互作用。在一些實施例中，將基板暴露於矽前驅體、砷前驅體和磷摻雜劑前驅體可以包括將前驅體依序地引入反應室中，換句話說，是將前驅體分開並依序引入反應室中並接觸基板。
在本發明的一些實施例中，矽前驅體可包含選自下列組合的氫化矽前驅體：矽烷（SiH
4）、乙矽烷（Si
2H
6）、三硅烷（Si
3H
8）、或四硅烷（Si
4H
10）。在本發明的一些實施例中，矽前驅體可包含選自下列組合的氯化矽前驅體：一氯矽烷（MCS）、二氯矽烷（DCS）、三氯矽烷（TCS）、六氯乙矽烷（HCDS）、八氯三矽烷（OCTS）或四氯化矽（STC）。在一些實施例中，將基板暴露於矽前驅體，其包括使矽前驅體以小於1000sccm、或小於750sccm、或甚至小於500sccm的流速而流入反應室。
在本發明之一些具體例中，砷前驅體可包含胂（AsH
3）或第三丁基胂（TBA）之至少一者。在一些實施例中，將基板暴露於砷前驅體，其包括使砷前驅體以小於200sccm、或小於100sccm、或小於50sccm、或甚至小於25sccm的流速而流入反應室。
在本發明之一些具體例中，磷摻雜劑前驅體可包含膦（PH
3）或第三丁基膦（TBP）之至少一者。在一些實施例中，將基板暴露於磷摻雜劑前驅體，其包括使磷摻雜劑前驅體以小於200sccm、小於150sccm、小於100sccm、小於50sccm或甚至小於25sccm的流速而流入反應室。
除了矽前驅體、砷前驅體和磷摻雜劑前驅體之外，還可以將一種以上的載體氣體引入反應室中以使前驅體能夠流入反應室。例如，載體氣體可包含氫氣（H
2）或氮（N
2）中的一種以上。
示例性方法100可以繼續進行製程方塊130，該製程方塊130包括沉積磷摻雜的砷化矽膜。在一些實施例中，磷摻雜的砷化矽膜的磷濃度可大於1 × 10
20/cm
3、或大於5 × 10
20/cm
3、或甚至大於1 × 10
21/cm
3。在一些實施例中，磷摻雜的砷化矽膜的砷濃度可大於1 × 10
20/cm
3、或大於5 × 10
20/cm
3、或甚至大於1 × 10
21/cm
3。例如，圖2示出了從根據本發明之實施例沉積的磷摻雜的砷化矽膜而獲得的二次離子質譜（SIMS）。標號為200的數據說明了磷摻雜的砷化矽膜中磷的濃度，在該示例性膜中其濃度約為1 × 10
21/cm
3。標號為202的數據說明了磷摻雜的砷化矽膜中砷的濃度，在該示例性膜中其濃度約為4 × 10
20/cm
3。
在一些實施例中，磷摻雜的砷化矽膜的電阻率可小於0.9 mΩ-cm、或小於0.7mΩ-cm、或小於0.5mΩ-cm、或甚至小於0.3mΩ-cm。
在一些實施例中，磷摻雜的砷化矽膜的厚度可沉積至小於500埃（Angstroms）、或小於300埃（Angstroms）、小於200埃（Angstroms）、或小於100埃（Angstroms）、或小於50埃（Angstroms）、或甚至小於25埃（Angstroms）。在本發明的一些實施例中，磷摻雜的砷化矽的厚度可以沉積到100埃（Angstroms）和500埃（Angstroms）之間。
在本發明的一些實施例中，可將磷摻雜的砷化矽膜沉積為結晶材料。例如，圖3示出了從根據本發明之實施例的沉積磷摻雜的砷化矽膜而獲得的X光繞射（XRD）數據。圖3的XRD數據示出標號為300的顯著峰，表示磷摻雜的砷化矽膜是結晶狀。
本發明的實施例還可提供半導體元件結構，其包括根據本發明之實施例沉積的磷摻雜的砷化矽膜。例如，圖4示出了半導體元件結構400的非限制性示例，其中半導體元件結構400包括雙閘極MOSFET，通常稱為FinFET。半導體元件結構400可以包括基板402，其可以包括塊體單晶矽（Si）基板。基板402可以摻雜有p型摻雜劑（用於NMOS型FinFET元件）和/或摻雜有n型摻雜劑（用於PMOS型FinFET元件）在圖4的半導體元件結構的非限制性示例中，基板402可以包括p型摻雜劑，並且半導體元件結構400可以包括NMOS FinFET。
半導體元件結構400還可以包括隔離區404，其可以包括淺溝槽隔離（STI）區。半導體元件結構400還可以包括在隔離區404的頂表面上延伸的鰭片結構406，掩埋在附加元件層下面的鰭片結構406的部分由虛線示出，並且特別包括通道區412。閘極電介質可以設置在鰭片結構406的側壁上（未示出），並且閘極電介質可以包括氧化矽或高介電材料。閘電極408可以設置在閘極電介質上，用於與通道區412進行電接觸，鰭片結構406上由閘極電介質和閘電極覆蓋的部分是通道區412。半導體元件結構400還可以包括閘極間隔件410，其設置在閘電極408的側壁上。
在本發明的一些實施例中，半導體元件結構400還可以包括源/汲區414，源/汲區414設置在鰭片結構406上方並且相鄰於通道區412。在一些實施例中，源/汲區414可以包括根據本發明的實施例沉積的磷摻雜的砷化矽膜416，以及摻雜矽膜418，例如磷摻雜矽膜。應當注意，具有磷摻雜的砷化矽膜416和摻雜矽膜418的源/汲區414，其可以包括多個面，是由於鰭片結構406的不同面上的生長速率的差異而可能導致的多個面。
因此，在本發明的一些實施例中，磷摻雜的砷化矽膜416可沉積於鄰近半導體元件結構的通道區412，並且該方法還可以包括在磷摻雜的砷化矽膜416附近沉積摻雜矽膜418。例如，磷摻雜的砷化矽膜416可以直接沉積在源極/汲極區414中的鰭片結構406上，並與通道區412相鄰。摻雜矽膜418可以直接沉積在磷摻雜的砷化矽膜上，其中摻雜矽膜可以包括磷摻雜矽膜。因此，在一些實施例中，磷摻雜的砷化矽膜416可以沉積在磷摻雜矽膜418與半導體元件的通道區412之間，其中磷摻雜矽膜418的磷濃度大於1 × 10
21/cm
3，其中磷摻雜的砷化矽膜416是擴散阻擋層，以防止磷摻雜矽膜418中的磷摻雜劑擴散到通道區412中。
因此，本發明的實施例提供了包括磷摻雜的砷化矽膜的半導體元件結構。在一些實施例中，半導體元件結構，例如半導體元件結構400，可以包括：通道區412，與通道區412相鄰設置的磷摻雜的砷化矽膜416，以及與磷摻雜的砷化矽膜416相鄰設置的摻雜矽膜418，其中磷摻雜的砷化矽膜416設置在通道區412和摻雜矽膜418之間，並且基本上防止摻雜劑從摻雜矽膜418擴散到通道區412中。在一些實施例中，磷摻雜的砷化矽膜416直接設置在通道區412和摻雜矽膜418之間。在一些實施例中，磷摻雜的砷化矽膜416的磷濃度可大於5 × 10
20/cm
3。在一些實施例中，磷摻雜的砷化矽膜416的砷濃度可大於5 × 10
20/cm
3。在一些實施例中，磷摻雜的砷化矽膜416的電阻率可小於0.9mΩ-cm，或小於0.5mΩ-cm，或小於0.3mΩ-cm。在一些實施例中，磷摻雜的砷化矽膜416的厚度可小於500埃（Angstroms）。另外，在一些實施例中，摻雜矽膜418可以包括磷摻雜矽膜，其磷濃度大於1 × 10
21/cm
3。
圖5示出可以採用磷摻雜的砷化矽膜的半導體元件結構的另一個例子。詳言之，圖5示出了半導體元件結構500，其可以包括平面NMOS FET元件。半導體元件結構可以包括基板502，基板502可以包括p型摻雜劑。源/汲區514設置在基板之中或之上，源/汲區514包括磷摻雜的砷化矽膜516和磷摻雜的矽膜518。通道區512可以設置在源/汲區505和閘極電介質507之間，並且閘電極508可以設置在通道區512上。另外，閘極間隔件510可以設置在基板502上方。因此，半導體元件結構500包括通道區512，與通道區512相鄰設置的磷摻雜的砷化矽膜516，以及與磷摻雜的砷化矽膜516相鄰設置的摻雜矽膜518。磷摻雜的砷化矽膜516設置在通道區512和摻雜的矽膜518之間，並且基本上防止摻雜劑從摻雜的矽膜518擴散到通道區512中。
在本發明的一些實施例中，可在圖4和5中所示的FET元件的源/汲區414、514設置電接點。在一些實施例中，電接點（未示出）可包括矽化物，例如矽化鈦（TiSi
2）。本發明的實施例中源/汲區414和514中具有的高濃度有源n型載流子，這又可減少源/汲區的電接點的電阻。例如，本發明的方法可以包括形成源/汲區414和514的電接點，其中電接點的電阻率小於0.9mΩ-cm、或小於0.5mΩ-cm、或者甚至小於0.3mΩ-cm。
上述揭露內容之示範實施例並沒有限制本發明的範圍，因為這些實施例僅為本發明之實施例之示範，本發明的範圍由所附申請專利範圍第及其合法均等物來定義。任何等效實施例意指在本發明的範圍內。實際上，除本文中所示及所述者之外，本發明之各種修改（諸如，所述元件之替代有用的組合）對於熟悉該項技藝者來說可根據描述而變得顯而易見。這樣的修改及實施例同樣意欲落在所附申請專利範圍第之範圍內。
100 方法
110 製程方塊
120 製程方塊
130 製程方塊
200 數據
202 數據
300 顯著峰
400 半導體元件結構
402 基板
404 隔離區
406 鰭片結構
408 閘電極
410 閘極間隔件
412 通道區
414 源/汲區
416 磷摻雜的砷化矽膜
418 摻雜矽膜
500 半導體元件結構
502 基板
507 閘極電介質
508 閘電極
510 閘極間隔件
512 通道區
514 源/汲區
516 磷摻雜的砷化矽膜
518 摻雜矽膜
儘管本說明書以具體指出且明確主張視為本發明之具體例的申請專利範圍作結，但在結合隨附圖式理解時可更容易自本發明之具體例之某些實施例的描述來確定本發明之具體例的優勢，在隨附圖式中：
［圖1］是根據本發明之實施例之示例性沉積方法的製程流程圖；
［圖2］是根據本發明之實施例之沉積的磷摻雜的砷化矽膜獲得的二次離子質譜（SIMS）；
［圖3］是根據本發明之實施例之沉積的磷摻雜的砷化矽膜所獲得的X光繞射（XRD）數據；
［圖4］是根據本發明之實施例之半導體元件結構的示意圖，半導體元件包括磷摻雜的氮化矽膜；以及
［圖5］是根據本發明之實施例之半導體元件結構的另一示意圖，半導體元件包括磷摻雜的氮化矽膜。
應理解，圖式中之元件演示僅為簡單及清楚起見而未必按比例繪製。例如，附圖中的某些元件尺寸可能相對於其他元件特別放大，以幫助瞭解本發明的示意實施例。
100 方法
110 製程方塊
120 製程方塊
130 製程方塊
Claims (10)
- 一種半導體元件結構，其包括： 通道區； 磷摻雜的砷化矽膜，該磷摻雜的砷化矽膜相鄰於該通道區；以及 摻雜矽膜，該摻雜矽膜與該磷摻雜的砷化矽膜相鄰設置， 其中該摻雜矽膜包括磷濃度大於1 × 10 21/cm 3的磷摻雜矽膜， 其中該磷摻雜的砷化矽膜設置在該通道區和該摻雜矽膜之間，並且基本上防止磷從該摻雜矽膜擴散到該通道區中。
- 如請求項1所述之半導體元件結構，其中該磷摻雜的砷化矽膜直接設置在該通道區和該摻雜矽膜之間。
- 如請求項1所述之半導體元件結構，其中該磷摻雜的砷化矽膜的磷濃度大於5 × 10 20/cm 3。
- 如請求項1所述之半導體元件結構，其中該磷摻雜的砷化矽膜的砷濃度大於5 × 10 20/cm 3。
- 如請求項1所述之半導體元件結構，其中該磷摻雜的砷化矽膜的電阻率小於0.9mΩ-cm。
- 如請求項5所述之半導體元件結構，其中該磷摻雜的砷化矽膜的電阻率小於0.5mΩ-cm。
- 如請求項1所述之半導體元件結構，其中該磷摻雜的砷化矽膜的厚度小於500埃。
- 一種半導體元件結構，其包括： 通道區； 磷摻雜的砷化矽膜，該磷摻雜的砷化矽膜相鄰於該通道區；以及 摻雜矽膜，該摻雜矽膜與該磷摻雜的砷化矽膜相鄰設置， 其中該磷摻雜的砷化矽膜的磷濃度大於1 × 10 21/cm 3， 其中該磷摻雜的砷化矽膜設置在該通道區和該摻雜矽膜之間，並且基本上防止摻雜劑從該摻雜矽膜擴散到該通道區中。
- 如請求項8所述之半導體元件結構，其中該磷摻雜的砷化矽膜的砷濃度大於4 × 10 20/cm 3。
- 一種半導體元件結構，其包括： 通道區； 磷摻雜的砷化矽膜，該磷摻雜的砷化矽膜相鄰於該通道區；以及 摻雜矽膜，該摻雜矽膜與該磷摻雜的砷化矽膜相鄰設置， 其中該磷摻雜的砷化矽膜設置在該通道區和該摻雜矽膜之間，並且基本上防止摻雜劑從該摻雜矽膜擴散到該通道區中， 其中該磷摻雜的砷化矽膜的厚度小於50埃。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/014,981 | 2018-06-21 | ||
| US16/014,981 US10797133B2 (en) | 2018-06-21 | 2018-06-21 | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202405905A TW202405905A (zh) | 2024-02-01 |
| TWI839298B true TWI839298B (zh) | 2024-04-11 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201822246A (zh) | 2016-09-16 | 2018-06-16 | 美商應用材料股份有限公司 | 用於在次7奈米cmos製造中控制砷釋氣的紫外線輻射系統與方法 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201822246A (zh) | 2016-09-16 | 2018-06-16 | 美商應用材料股份有限公司 | 用於在次7奈米cmos製造中控制砷釋氣的紫外線輻射系統與方法 |
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