JP2008147393A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板100上にゲート絶縁膜101を形成する工程と、ゲート絶縁膜上に薄いシリコン層102を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜103を形成する工程と、を備えたものである。
【選択図】図1
【解決手段】半導体装置の製造方法は、半導体基板100上にゲート絶縁膜101を形成する工程と、ゲート絶縁膜上に薄いシリコン層102を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜103を形成する工程と、を備えたものである。
【選択図】図1
Description
本発明は、導電体膜をゲート電極に用いたMIS型キャパシタ或いはトランジスタなどの半導体装置の製造方法に関する。
従来より、MIS型キャパシタ或いはMIS型トランジスタとして例えばMOSキャパシタ或いはMOSFETの高性能化及び高集積化を実現するためにデバイスの微細化が追求されいる。しかしながら、線幅が0.1μmのデザインルール世代(以下、0.1μm世代)以降の半導体装置(以下、デバイス)ではゲート絶縁膜としてのゲート酸化膜のスケーリングに限界があると言われている。これはゲート酸化膜厚が薄膜化するにつれトンネル電流によるゲートリーク電流の増加が顕在化することに起因している。さらに、ゲート電極として多結晶シリコンを用いた場合には、ゲート絶縁膜との界面に空乏層が形成され、0.1μm世代ではこの空乏化が無視できなくなり、実効酸化膜厚の薄膜化を所望通りに実現できない状況にある。
これら問題を回避する方策として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理膜厚を稼いでトンネル電流を抑えるためであり、後者はゲート電極をメタル化することで、ゲート電極の空乏化を防ぐためである。近年では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ZrO2やHfO2と言った新材料が学会で取り上げられ、実効酸化膜厚の薄膜化競争となっている。しかし、従来のシリコン酸化膜のような信頼性を含めた議論ができるまでには時間を必要とする。
一方、高誘電体膜の開発に比べメタルゲート電極の検討は盛り上がりに欠ける感がある。しかしながら、ITRS2003年度版ロードマップに示されるように、ゲート絶縁膜の物理膜厚が1.0nm未満の領域では従来の多結晶シリコン電極でトランジスタを実現することが困難とされている。これは、現在のゲート絶縁膜の実効酸化膜厚(1.5nm程度)に対して、ゲート電極に形成される空乏層が0.3〜0.5nm程度と大きな割合を占める結果、絶縁膜による容量に対して空乏化に伴う容量が直列に接続されて低容量化を招くためである。従って、0.1μm世代までシリコン系酸化膜を延命化するためにもメタルゲート電極の開発は必須である。
しかしながら、従来の多結晶シリコン膜を介する構造(ポリサイド構造、サリサイド構造、ポリメタル構造を含む)とは異なった、新たな問題が発生する。従来の多結晶シリコン膜を介したゲート電極構造の場合、トランジスタの閾値は、チャネル領域の不純物濃度と、多結晶シリコン膜中の不純物濃度で決定される。しかし、メタルゲート電極構造の場合、チャネル領域の不純物濃度と、ゲート電極の仕事関数で決定する。
従来の多結晶シリコンを用いたゲート電極では、pMOS,nMOS電極材料のそれぞれの仕事関数を、多結晶シリコンの価電子帯の電子エネルギーの最大値に対応した5.0eV、伝導帯の電子エネルギーの最小値に対応した4.1eVに設定することが可能となっている。
そこで、メタルゲート電極を採用する場合にも、pMOS電極材料としては5.0eVの仕事関数を有する金属若しくはその化合物を用いることが好ましい。
金属の中で仕事関数5.0eVを有するタングステン電極(W電極という)はpMOS電極材料として有望である。このW電極を形成する手法として、ソースガスにW(CO)6ガスを用いた化学的気相成長(CVD)法によるW膜プロセスがその一候補として挙げられるが、W膜中に多くの炭素(C)を含み、それら残留Cが後熱工程によりゲート絶縁膜界面近傍に析出し、固定電荷の要因となることが判っている。
ところで、従来の技術としては、例えば特許文献1にあるように半導体基板上に成膜工程でゲート絶縁膜を形成した後、仕事関数の異なる導電材料を有するゲート電極を形成する半導体装置の製造方法が開示されている。
特開2005−093856号公報
そこで、本発明は上記の問題に鑑み、ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することを目的とするものである。
本願発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン層を形成する工程と、前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本願発明の他の態様によれば、半導体基板と、前記半導体基板上に設けたゲート絶縁膜と、前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、を備えた半導体装置が提供される。
本発明によれば、ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することができる。
発明の実施の形態について図面を参照して説明する。
[第1の実施形態]
図1は本発明の第1の実施形態の半導体装置の製造方法の主要な製造工程部分の断面図を示している。図2は従来例の半導体装置の製造方法の主要な製造工程部分の断面図を示している。ここでは、半導体装置であるMIS型キャパシタとしてMOSキャパシタを形成する製造工程について説明する。
[第1の実施形態]
図1は本発明の第1の実施形態の半導体装置の製造方法の主要な製造工程部分の断面図を示している。図2は従来例の半導体装置の製造方法の主要な製造工程部分の断面図を示している。ここでは、半導体装置であるMIS型キャパシタとしてMOSキャパシタを形成する製造工程について説明する。
まず、図2を参照して従来例のMOSキャパシタの製造工程を説明する。
図2(a)に示すように、半導体基板としての単結晶シリコン基板100上にゲート絶縁膜としてシリコン酸化膜(SiO2)101を形成し、その上に、例えば、有機ソースを用いてCVD法によりタングステン膜(以下、W膜)103(膜厚50nm)を堆積し、所望のパターンにW膜103を異方性エッチングし、ゲート電極を形成する。図2(b)に示すように、その後、10%希釈の水素雰囲気中で450℃の加熱処理を行った。
図2(a)に示すように、半導体基板としての単結晶シリコン基板100上にゲート絶縁膜としてシリコン酸化膜(SiO2)101を形成し、その上に、例えば、有機ソースを用いてCVD法によりタングステン膜(以下、W膜)103(膜厚50nm)を堆積し、所望のパターンにW膜103を異方性エッチングし、ゲート電極を形成する。図2(b)に示すように、その後、10%希釈の水素雰囲気中で450℃の加熱処理を行った。
図3は、このようにして製造された従来例のMOSキャパシタの低電流ストレス印加時のゲートバイアス変動特性(ΔVg−t特性)を示している。このゲートバイアス変動特性とは、シリコン基板上のゲート電極とそのゲート電極とは反対側のシリコン基板の基準電位点(アース面)との間に電流源を接続し、ゲート電極からシリコン基板の基準電位点に対して一定のストレス電流(0.1mA/cm2)を流したときのゲート電極と基準電位点間のゲートバイアス電圧Vgの変化を測定したものである。このとき、低電流ストレス印加時のゲートバイアス電圧Vgが時間軸に対して−2V〜−4Vの範囲で大きく変動していることが判る。この範囲が変動量(ΔVg)である。これは、W膜103中に含まれるC元素が後段の熱処理工程(以下、後熱工程)でゲート絶縁膜中へ拡散し、それが絶縁膜中のトラップ準位を形成するためである。二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometer)により構成元素の深さ方向分布を調査した結果、W電極からゲート絶縁膜へ向けてC元素が拡散していることが判った。W膜は有機ソースを使ってCVD法により成膜しているために、膜中に数%オーダーでCが残留してしまう。つまり、この残留C元素が熱処理により酸化膜中へ拡散し、それがトラップ準位として働き、上述したようなゲートバイアス変動要因となると考えられる。
そこで、図1を参照して本発明の第1の実施形態に係るMOSキャパシタの製造工程を説明する。
図1(a)に示すように、半導体基板としての単結晶シリコン基板100上にゲート絶縁膜としてシリコン酸化膜(SiO2)101を形成し、W成膜に先立ち、例えば、SiH4ガス:300sccm、圧力:5Torr、時間:10secの条件で、膜厚にして1nmの薄いシリコン層(以下、Si層)102を形成する。この後、従来例と同じように、有機ソースを用いてCVD法によりW膜103(膜厚50nm)を堆積し、所望のパターンにタングステン膜(以下、W膜)103を異方性エッチングし、ゲート電極を形成する。その後、図1(b)に示すように、10%希釈の水素雰囲気中で450℃の加熱処理を行った。このような加熱処理によって、薄いSi層102はW膜103中のCと結合し、さらにWと結合することにより、金属シリコン炭素化合物であるWSiC膜102Aが形成される。
図1(a)に示すように、半導体基板としての単結晶シリコン基板100上にゲート絶縁膜としてシリコン酸化膜(SiO2)101を形成し、W成膜に先立ち、例えば、SiH4ガス:300sccm、圧力:5Torr、時間:10secの条件で、膜厚にして1nmの薄いシリコン層(以下、Si層)102を形成する。この後、従来例と同じように、有機ソースを用いてCVD法によりW膜103(膜厚50nm)を堆積し、所望のパターンにタングステン膜(以下、W膜)103を異方性エッチングし、ゲート電極を形成する。その後、図1(b)に示すように、10%希釈の水素雰囲気中で450℃の加熱処理を行った。このような加熱処理によって、薄いSi層102はW膜103中のCと結合し、さらにWと結合することにより、金属シリコン炭素化合物であるWSiC膜102Aが形成される。
その結果、図3の低電流ストレス印加時のゲートバイアス変動特性に示すように、従来例と比べ、本発明によればMOSキャパシタのゲートバイアス変動量(ΔVg)が全く観測されない。これは、Si層(換言すればWSiC層)が上記炭素(C)のゲート酸化膜中への拡散を防ぐためである。CとSiの結合力は非常に強く、一旦Si−C結合が形成されると、熱分解するようなことは容易に起きない。それゆえ、W成膜時だけでなく、W成膜後の後熱工程においても、W電極とゲート絶縁膜界面のSi−C結合層は安定しており、ゲート絶縁膜中へのC拡散は抑制される。
そこで、次にSi層の厚みに対してMOSキャパシタのゲートバイアス変動量(ΔVg)がどのように依存するか調査した。図4は、Si層の厚さに対するゲートバイアス変動量(ΔVg)を測定した結果を示している。同時に、Si層の厚さに対する仕事関数(φm)の変化を示している。その結果、ゲート電極とゲート絶縁膜との界面層の厚みを厚くしていくと、ΔVgが小さくなることが判る。図4の結果は、C拡散を抑制するには0.3nm以上の厚みがあれば十分であることを示している。
しかし、Si層の厚みをさらに厚くすれば良いかと言えばそうではない。メタルゲート電極では材料そのものが有する仕事関数が重要となる。ここでは、W電極をpMOS向け電極材料として適用することを考えており、pMOS電極としてはポリシリコンの価電子帯の電子エネルギーの最大値5.0eV近傍の少なくとも4.8eV以上の仕事関数が求められる。ところが、Si層の厚みを厚くすることは、Siの仕事関数に近づくことを意味し、具体的には4.6eV近くになる。そこで、界面層の厚みに対する仕事関数を求めた結果、Si層の厚みが厚くなるにつれ、仕事関数が小さくなる傾向にあり、その厚みが2nmを越えると、4.8eVよりも小さい値となってしまうことが判った。
したがって、ゲートバイアス変動量を抑え、かつ所望の仕事関数を得るためには、Si界面層の厚みは0.3nm〜2nmの範囲であることが望ましい。
第1の実施形態によれば、ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
第1の実施形態によれば、ゲート絶縁膜上にpMOS電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
[第2の実施形態]
図5及び図6は本発明の第2の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図6は図5の工程の続きとなっている。ここでは、半導体装置であるMIS型トランジスタとしてMOSFETを形成する製造工程について説明する。なお、本発明に係るMOSFETの製造工程としてシリコン基板上にp型MOSFET(以下、pMOS)を形成する工程を説明するが、pMOSと対をなすn型MOSFET(以下、nMOS)も同時に形成するCMOS(Complementary MOS)集積回路の製造工程として説明する。
図5及び図6は本発明の第2の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図6は図5の工程の続きとなっている。ここでは、半導体装置であるMIS型トランジスタとしてMOSFETを形成する製造工程について説明する。なお、本発明に係るMOSFETの製造工程としてシリコン基板上にp型MOSFET(以下、pMOS)を形成する工程を説明するが、pMOSと対をなすn型MOSFET(以下、nMOS)も同時に形成するCMOS(Complementary MOS)集積回路の製造工程として説明する。
図5(a)に示すように、素子分離201を有した半導体基板としての単結晶シリコン基板200上に、例えば、有機ソースを用いた化学的気相成長(CVD)法により、ハフニウムを含むゲート絶縁膜202を形成する。
その後、W成膜に先立ち、例えば、SiH4ガス:300sccm、圧力:5Torr、時間:10secの条件で、膜厚にして0.5nmの薄いSi層203を形成する。
その後、W成膜に先立ち、例えば、SiH4ガス:300sccm、圧力:5Torr、時間:10secの条件で、膜厚にして0.5nmの薄いSi層203を形成する。
その上に、例えば有機ソースを用いたCVD法により仕事関数4.9eVを有するW膜204を10nmの膜厚で成膜する。このことにより、W成膜段階のC拡散を抑制し、ゲートバイアス変動量を抑制することが可能となる。なお、後段の熱処理工程で、Si層103はW膜204中のCと結合し、さらにWと結合することにより、金属シリコン炭素化合物であるWSiC膜203Aが形成される。
次いで、図5(b)に示すように、例えば、nMOS領域のW膜204及びSi層203を剥離する。
さらに、図5(c)に示すように、例えば、CVD法によって仕事関数4.2eVを有するWSiN膜205を10nmの膜厚で成膜する。
さらに、図5(c)に示すように、例えば、CVD法によって仕事関数4.2eVを有するWSiN膜205を10nmの膜厚で成膜する。
図5(d)に示すように、多結晶シリコン膜206を堆積した後、多結晶シリコン膜中へnMOS領域にはAs+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入する。これらのイオン注入は、多結晶シリコン膜206を出来るだけ電気抵抗の低い導電体に近づけるために行われている。さらにその上に、シリコン窒化膜207を堆積した。
この時点で、nMOS領域ではゲート絶縁膜202と仕事関数4.2eVを有するWSiN膜205が接し、pMOS領域ではゲート絶縁膜202と仕事関数4.9eVを有するW膜204が接する。これにより、この後、トランジスタを形成した際にはこれらゲート絶縁膜と接する金属材料の仕事関数がトランジスタの閾値を支配する。このとき、Si層203の厚みが0.5nmと薄いため、W膜の仕事関数に与える影響は小さい。
この時点で、nMOS領域ではゲート絶縁膜202と仕事関数4.2eVを有するWSiN膜205が接し、pMOS領域ではゲート絶縁膜202と仕事関数4.9eVを有するW膜204が接する。これにより、この後、トランジスタを形成した際にはこれらゲート絶縁膜と接する金属材料の仕事関数がトランジスタの閾値を支配する。このとき、Si層203の厚みが0.5nmと薄いため、W膜の仕事関数に与える影響は小さい。
図5(e)に示すように、例えば30nmのゲート幅パターンにシリコン窒化膜207、多結晶シリコン膜206、WSiN膜205、W膜204を異方性エッチングし、ゲート電極220n,220pを形成する。
図6(f)に示すように、シリコン酸化膜208及びシリコン窒化膜209を堆積した後、シリコン酸化膜208、シリコン窒化膜209のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜208とシリコン窒化膜209で囲む構造にする。シリコン酸化膜208及びシリコン窒化膜209による側壁は、次のイオン注入後に形成される深い拡散層210をゲート領域の両側のシリコン基板200に適宜の距離だけ離間させて形成するために設けている。さらに、例えば、nMOS領域にはP+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入し、1030℃5秒の加熱処理を施すことによって、深い拡散層210を形成する。この深い拡散層210は、後述の浅い拡散層212と共にMOSトランジスタのドレイン領域及びソース領域を形成するものである。
図6(f)に示すように、シリコン酸化膜208及びシリコン窒化膜209を堆積した後、シリコン酸化膜208、シリコン窒化膜209のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜208とシリコン窒化膜209で囲む構造にする。シリコン酸化膜208及びシリコン窒化膜209による側壁は、次のイオン注入後に形成される深い拡散層210をゲート領域の両側のシリコン基板200に適宜の距離だけ離間させて形成するために設けている。さらに、例えば、nMOS領域にはP+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入し、1030℃5秒の加熱処理を施すことによって、深い拡散層210を形成する。この深い拡散層210は、後述の浅い拡散層212と共にMOSトランジスタのドレイン領域及びソース領域を形成するものである。
この後、図6(g)に示すように、電極パターンの側壁部分であるシリコン酸化膜208及びシリコン窒化膜209を剥離する。このとき、側壁部分と同時にシリコン窒化膜207も剥離されてしまう。次いで、シリコン窒化膜211を堆積した後、シリコン窒化膜211のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜211で囲む構造にする。
さらに、例えば、nMOS領域にはAs+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、浅い拡散層212を形成する。
なお、深い拡散層と浅い拡散層をそれぞれ形成する際には不純物であるイオンの注入後に不純物活性化のために必ず熱工程(加熱処理)が入る。予め深い拡散層を浅い拡散層よりも先に形成することにより、深い拡散層は先に形成されるために熱工程による活性化を二度受けることになるが、浅い拡散層の形成は後で行うために熱工程による活性化は一度のみとなる。深い拡散層の方は、側壁部分の形成によってゲート領域の両側に一定の距離離間させているために二度の熱工程であっても拡散による影響は殆どない。浅い拡散層の方については、一度のみの熱工程であるために拡散によって基板面方向へ伸びる拡散範囲の増加は少ない。つまり、予め深い拡散層を浅い拡散層よりも先に形成することにより、結果として浅い拡散層の基板面方向の伸びを抑えてゲート長(チャネル長)が短くなり過ぎる(短チャネル効果と呼ばれる)を防ぐことが可能となる。
なお、深い拡散層と浅い拡散層をそれぞれ形成する際には不純物であるイオンの注入後に不純物活性化のために必ず熱工程(加熱処理)が入る。予め深い拡散層を浅い拡散層よりも先に形成することにより、深い拡散層は先に形成されるために熱工程による活性化を二度受けることになるが、浅い拡散層の形成は後で行うために熱工程による活性化は一度のみとなる。深い拡散層の方は、側壁部分の形成によってゲート領域の両側に一定の距離離間させているために二度の熱工程であっても拡散による影響は殆どない。浅い拡散層の方については、一度のみの熱工程であるために拡散によって基板面方向へ伸びる拡散範囲の増加は少ない。つまり、予め深い拡散層を浅い拡散層よりも先に形成することにより、結果として浅い拡散層の基板面方向の伸びを抑えてゲート長(チャネル長)が短くなり過ぎる(短チャネル効果と呼ばれる)を防ぐことが可能となる。
次いで、図6(h)に示すように、再度、シリコン酸化膜213、シリコン窒化膜214からなる側壁を形成する。シリコン酸化膜213及びシリコン窒化膜214による側壁は、次の加熱処理後に形成されるシリサイド層215をゲート領域の両側に適宜の距離だけ離間させて形成するために設けている。そして、例えば、Ni膜(10nm)を全面に堆積し、350℃30sec程度の加熱処理を行い、Niとシリコン基板を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、500℃30sec程度の加熱処理を行う。このとき、ゲート電極上と拡散層上にシリサイド層215が形成される。シリサイド層215は、電気的抵抗が低く、後述するコンタクト217とメタル接触する。なお、本実施形態では、多結晶シリコン膜206を残すようにゲート電極上にシリサイド層215を形成したが、ゲート電極の多結晶シリコン膜がすべてシリサイド層になっても良い。
図6(i)に示すように、第1の層間膜216上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト217を形成する。次いで、第2の層間膜218を堆積し、所望の溝パターンを形成した後、TaN/Cu膜を埋め込んでCMP法によって平坦化することにより、コンタクト217を電気的につなぐCu配線219を形成する。
以上の製造工程によって、仕事関数4.2eVのnMOS電極と仕事関数4.9eVのpMOS電極を有するデュアルメタルトランジスタ(nMOSトランジスタとpMOSトランジスタで異なる金属材料をゲート電極に使うもの)を形成することが可能となる。
以上の製造工程によって、仕事関数4.2eVのnMOS電極と仕事関数4.9eVのpMOS電極を有するデュアルメタルトランジスタ(nMOSトランジスタとpMOSトランジスタで異なる金属材料をゲート電極に使うもの)を形成することが可能となる。
本実施形態では、nMOS電極のゲート電極材料としてWSiN膜、pMOS電極材料としてW膜を用いたが、それぞれWSi膜、WN膜でも良い。同様に、WSiC膜、WC膜など炭化物や、WSiB膜やWB膜などの硼化物でも良い。なお、pMOS電極材料としてW膜を用いた場合には、W膜と多結晶シリコン膜とは反応するので、W膜と多結晶シリコン膜との間にバリア層として窒化層(例えばWN)が形成されていれば良い。
また、本実施形態ではW元素を主成分とする電極材料の組み合わせを用いたが、周期律表で同じVIa族のモリブデン(Mo)もしくはそれら合金を主成分とする電極材料の組み合わせでも良い。
さらに、本実施形態ではVIa族のW元素を主成分とする電極材料の組み合わせを用いたが、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)のIVa族、またはバナジウム(V)、ニオブ(Nb)、タンタル(Ta)のVa族を主成分とする電極材料の組み合わせでも良い。
さらに、本実施形態ではVIa族のW元素を主成分とする電極材料の組み合わせを用いたが、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)のIVa族、またはバナジウム(V)、ニオブ(Nb)、タンタル(Ta)のVa族を主成分とする電極材料の組み合わせでも良い。
また、本実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、ハフニウム系酸化膜以外に、例えば、ジルコニウム(Zr)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)、ストロンチウム(Sr)、イットリウム(Y)、ランタン(La)等の酸化物、もしくはZrSixOyなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
第2の実施形態によれば、ゲート絶縁膜上にpMOS電極材料としてタングステン電極を形成する際に、タングステン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
[第3の実施形態]
図7及び図8は本発明の第3の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図8は図7の工程の続きとなっている。ここでは、MIS型トランジスタとしてMOSFETを形成する製造工程について説明する。
図7(a)に示すように、素子分離301を有した半導体基板としての単結晶シリコン基板300上に、例えば、有機ソースを用いた化学的気相成長(CVD)法により、ハフニウムを含むゲート絶縁膜302を形成する。
図7及び図8は本発明の第3の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図8は図7の工程の続きとなっている。ここでは、MIS型トランジスタとしてMOSFETを形成する製造工程について説明する。
図7(a)に示すように、素子分離301を有した半導体基板としての単結晶シリコン基板300上に、例えば、有機ソースを用いた化学的気相成長(CVD)法により、ハフニウムを含むゲート絶縁膜302を形成する。
次いで、例えば、SiH4ガス:300sccm、圧力:5Torr、時間:10secの条件で、膜厚にして0.5nmの薄いSi層303を形成する。その上に、例えば有機ソースを用いたCVD法により仕事関数5.0eVを有するMoN膜304を10nmの膜厚で成膜する。なお、後段の熱処理工程で、Si層303はMoN膜304中のCと結合し、さらにWと結合することにより、金属シリコン炭素化合物であるMoSiC膜303Aが形成される。
次いで、図7(b)に示すように、例えば、nMOS領域のMoN膜304及びSi層303を剥離する。
さらに、図7(c)に示すように、例えば、CVD法によって仕事関数4.2eVを有するMoSiN膜305を10nmの膜厚で成膜する。
さらに、図7(c)に示すように、例えば、CVD法によって仕事関数4.2eVを有するMoSiN膜305を10nmの膜厚で成膜する。
図7(d)に示すように、その上に低抵抗層としてW膜306を堆積した。さらにその上に、シリコン窒化膜307を堆積した。
図7(e)に示すように、例えば30nmのゲート幅パターンにシリコン窒化膜307、W膜306、MoSiN膜305、MoN膜304を異方性エッチングし、ゲート電極320n,320pを形成する。
図7(e)に示すように、例えば30nmのゲート幅パターンにシリコン窒化膜307、W膜306、MoSiN膜305、MoN膜304を異方性エッチングし、ゲート電極320n,320pを形成する。
この後、図8(f)に示すように、シリコン窒化膜308を堆積した後、シリコン窒化膜308のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜308で囲む構造にする。さらに、例えば、nMOS領域にはAs+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、浅い拡散層309を形成する。
図8(g)に示すように、シリコン酸化膜310及びシリコン窒化膜311を堆積した後、シリコン酸化膜310、シリコン窒化膜311のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜310及びシリコン窒化膜311で囲む構造にする。さらに、例えば、nMOS領域にはP+イオンをイオン注入し、pMOS領域にはB+イオンをイオン注入し、1030℃5秒の加熱処理を施すことによって、深い拡散層312を形成する。なお、この第3の実施形態では、浅い拡散層309の方を先に形成し深い拡散層312を後に形成するので、第2の実施形態の図6(f)及び(h)のように側壁部分を2回形成することがなく、後の深い拡散層312を形成する際に必要なシリコン酸化膜310及びシリコン窒化膜311による側壁形成のみとなっている。
そして、例えば、Ni膜(10nm)を全面に堆積し、350℃30sec程度の加熱処理を行い、Niとシリコン基板を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、500℃30sec程度の加熱処理を行う。このとき、拡散層上にシリサイド層313が形成される。
図8(h)に示すように、第1の層間膜314上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト315を形成する。次いで、第2の層間膜316を堆積し、所望の溝パターンを形成した後、TaN/Cu膜を埋め込んでCMP法によって平坦化することにより、コンタクト315を電気的につなぐCu配線317を形成する。
以上の製造工程によって、仕事関数4.2eVのMoSiNからなるnMOS電極と仕事関数5.0eVのMoNとMoSiN積層からなるpMOS電極を有するデュアルメタルトランジスタを形成することが可能となる。
なお、本実施形態においても、第2の実施形態と同様に、ゲート絶縁膜の材料としては、ハフニウム系酸化膜以外に、例えば、ジルコニウム(Zr)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)、ストロンチウム(Sr)、イットリウム(Y)、ランタン(La)等の酸化物、もしくはZrSixOyなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
第3の実施形態によれば、ゲート絶縁膜上にpMOS電極材料として窒化モリブデン電極を形成する際に、窒化モリブデン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
100…シリコン基板(半導体基板)
101…シリコン酸化膜(ゲート絶縁膜)
102…Si層(薄いシリコン層)
102A…WSiC(金属シリコン炭素化合物)
103…タングステン膜(金属膜)
101…シリコン酸化膜(ゲート絶縁膜)
102…Si層(薄いシリコン層)
102A…WSiC(金属シリコン炭素化合物)
103…タングステン膜(金属膜)
Claims (5)
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に薄いシリコン層を形成する工程と、
前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記仕事関数は、4.8eV以上5.0eV以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記シリコン層が、0.3nm〜2nmの範囲の厚さであることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記金属膜が、W、Mo若しくはその化合物であることを特徴とする請求項1乃至3のいずれか1つに記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に設けたゲート絶縁膜と、
前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、
前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、
を備えた半導体装置。
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