JP5521726B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置の微細化に伴い、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのゲート絶縁膜として、シリコン酸化膜より比誘電率の高い酸化ハフニウム膜等の高誘電率絶縁膜を用いることが注目されている。
また、ＭＩＳＦＥＴのゲート電極の材料として、ポリシリコンのゲート電極の代わりに、金属ゲート電極を用いることが注目されている。金属ゲート電極を用いれば、ゲート電極に空乏層ができるのを防止することができ、ＭＩＳトランジスタの電流駆動力を向上することが可能である。
特開２００９−１９４３５２号公報
Y. Kamimuta et al., "Comprehensive Study of VFB Shift in High-k CMOS -Dipole Formation, Fermi-level Pinning and Oxygen Vacancy Effect-", IEEE International Electron Meeting, pp.341-344, 2007
しかしながら、高誘電率ゲート絶縁膜と金属ゲート電極とを用いたＭＩＳトランジスタにおいては、閾値電圧が深くなってしまう場合があった。
本発明の目的は、良好な電気的特性を有する半導体装置及びその製造方法を提供することにある。
実施形態の一観点によれば、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたキャップ膜と、前記キャップ膜上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成された金属ゲート電極と、前記金属ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層とを有することを特徴とする半導体装置が提供される。
実施形態の他の観点によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にキャップ膜を形成する工程と、前記キャップ膜上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上に金属ゲート電極を形成する工程と、前記金属ゲート電極の両側の前記半導体基板内にソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
実施形態の更に他の観点によれば、半導体基板の第１の活性領域上及び第２の活性領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にキャップ膜を形成する工程と、前記キャップ膜上にシリコン酸化膜を形成する工程と、前記第１の活性領域上の前記シリコン酸化膜を除去する工程と、前記第１の活性領域上の前記キャップ膜上に第１の金属ゲート電極を形成し、前記第２の活性領域上の前記シリコン酸化膜上に第２の金属ゲート電極を形成する工程と、前記第１の金属ゲート電極の両側の前記半導体基板内に第１のソース／ドレイン拡散層を形成し、前記第２の金属ゲート電極の両側の前記半導体基板内に第２のソース／ドレイン拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
開示の半導体装置及びその製造方法によれば、Ｎチャネル型ＭＩＳＦＥＴの閾値電圧を浅くするためのキャップ膜がゲート絶縁膜上に形成されているため、Ｎチャネル型ＭＩＳＦＥＴの閾値電圧を浅くすることができる。Ｐチャネル型ＭＩＳＦＥＴにおいては、キャップ膜上にシリコン酸化膜が形成されているため、Ｐチャネル型ＭＩＳＦＥＴにキャップ膜が形成されているにもかかわらず、Ｐチャネル型ＭＩＳＦＥＴの閾値電圧が深くなるのを防止することができる。従って、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴのいずれの閾値電圧をも浅くすることができ、電気的特性の良好な半導体装置を提供することができる。
第１実施形態による半導体装置を示す断面図である。 Ｐチャネル型ＭＩＳＦＥＴのＣ−Ｖ特性を示すグラフである。 第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 第２実施形態による半導体装置を示す断面図である。 第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
金属ゲート電極と高誘電率ゲート絶縁膜とを用いたトランジスタにおいては、閾値電圧が深くなってしまう場合がある。
閾値電圧を浅くするためには、閾値電圧を浅くするのに寄与するキャップ膜をゲート絶縁膜上に形成することが考えられる。
しかしながら、Ｎチャネルトランジスタの閾値電圧を浅くするのに適したキャップ膜と、Ｐチャネルトランジスタの閾値電圧を浅くするのに適したキャップ膜とは、材料が異なる。
材料が異なるキャップ膜をＮチャネルトランジスタのゲート絶縁膜上とＰチャネルトランジスタのゲート絶縁膜上とに作り分けることは容易ではない。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図７を用いて説明する。
（半導体装置）
まず、本実施形態による半導体装置について図１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
図１の紙面左側は、Ｎチャネル型ＭＩＳＦＥＴが形成される領域（Ｎチャネル型ＭＩＳＦＥＴ形成領域）２を示しており、Ｐチャネル型ＭＩＳＦＥＴが形成される領域（Ｐチャネル型ＭＩＳＦＥＴ形成領域）４を示している。
図１に示すように、半導体基板１０には、活性領域（素子領域）１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。図１の紙面左側の活性領域１２ａは、Ｎチャネル型ＭＩＳＦＥＴが形成される活性領域である。図１の紙面右側の活性領域１２ｂは、Ｐチャネル型ＭＩＳＦＥＴが形成される活性領域である。
Ｎチャネル型ＭＩＳＦＥＴ形成領域２における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。Ｐチャネル型ＭＩＳＦＥＴ形成領域４における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。
まず、Ｎチャネル型ＭＩＳＦＥＴ形成領域２に形成されるＮチャネル型ＭＩＳＦＥＴ（第１のトランジスタ）４０について説明する。
Ｎチャネル型ＭＩＳＦＥＴ形成領域２における活性領域１２ａ上には、例えば膜厚０．５〜２ｎｍのシリコン酸化膜１８が形成されている。
シリコン酸化膜１８上には、例えば膜厚１．５〜３．０ｎｍの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜のゲート絶縁膜（高誘電率ゲート絶縁膜）２０が形成されている。高誘電率絶縁膜は、シリコン酸化膜より比誘電率の高い絶縁膜である。ゲート絶縁膜２０としては、例えば、Ｈｆの酸化物又はＺｒの酸化物を含む絶縁膜を用いることができる。具体的には、ゲート絶縁膜２０の材料として、例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＺｒＯ２、ＺｒＳｉＯ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＨｆＺｒＯＮ、ＨｆＺｒＳｉＯＮ、ＺｒＯＮ、ＺｒＳｉＯＮ等を用いることができる。ここでは、ゲート絶縁膜２０として、例えば酸化ハフニウム膜を用いる。
ゲート絶縁膜２０上には、例えば膜厚０．１〜０．５ｎｍのキャップ膜２２が形成されている。キャップ膜２２としては、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのものである。Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を低下させ得るキャップ膜２２の材料としては、希土類金属の酸化物やＭｇ（マグネシウム）の酸化物を用いることができる。かかる希土類金属としては、例えば、Ｙ（イットリウム）、Ｌａ（ランタン）、Ｄｙ（ジスプロシウム）等が用いられる。ここでは、キャップ膜２２として、例えば酸化イットリウム（Ｙ２Ｏ３）膜を用いる。
希土類金属の酸化物又はＭｇの酸化物のキャップ膜２２を形成すると、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧が低下するのは、以下のような理由によるものと考えられる。即ち、キャップ膜２２中の希土類原子又はＭｇ原子は、熱処理等により、シリコン酸化膜１８とゲート絶縁膜２０との境界（界面）にまで拡散すると考えられる。シリコン酸化膜１８とゲート絶縁膜２０との境界にまで拡散した希土類原子又はＭｇ原子により、シリコン酸化膜１８とゲート絶縁膜２０との境界には、ダイポール（電気双極子）が生じていると考えられる。かかるダイポールは、シリコン酸化膜１８側に正極が存在し、ゲート絶縁膜２０側に負極が存在する向きで形成されていると考えられる（非特許文献１参照）。このような向きのダイポールは、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を低下させるのに寄与すると考えられる。このような理由により、希土類金属の酸化物やＭｇの酸化物のキャップ膜２２を形成した場合には、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧が低下すると考えられる。
キャップ膜２２上には、例えば膜厚５〜２０ｎｍの金属ゲート電極２４が形成されている。金属ゲート電極２４の材料としては、例えば、仕事関数がシリコンのバンドギャップの中央付近である材料を用いることができる。このような材料としては、例えばＴｉＮやＴａＮ等を挙げることができる。ここでは、金属ゲート電極２４として、例えばＴｉＮ膜が用いられている。
金属ゲート電極２４上には、例えば膜厚３０〜８０ｎｍのシリコン膜２６が形成されている。
シリコン酸化膜１８、ゲート絶縁膜２０、キャップ膜２２、金属ゲート電極２４及びシリコン膜２６を含む積層体２８の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域３０が形成されている。
積層体２８の側壁部分には、例えばシリコン窒化膜等のサイドウォール絶縁膜３２が形成されている。
サイドウォール絶縁膜３２が形成された積層体２８の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の不純物拡散領域３４が形成されている。エクステンション領域３０と不純物拡散領域３４とにより、Ｎ型のソース／ドレイン拡散層３６が形成されている。
ソース／ドレイン拡散層３６の上部、及び、シリコン膜２６の上部には、例えばチタンシリサイドのシリサイド膜３８が形成されている。ソース／ドレイン拡散層３６上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
こうして、Ｎチャネル型ＭＩＳＦＥＴ形成領域２内に、Ｎチャネル型ＭＩＳＦＥＴ４０が形成されている。
次に、Ｐチャネル型ＭＩＳＦＥＴ形成領域４に形成されるＰチャネル型ＭＩＳＦＥＴ（第２のトランジスタ）５０について説明する。
ＰチャネルＭＩＳＦＥＴ形成領域４における活性領域１２ｂ上には、シリコン酸化膜１８が形成されている。Ｐチャネル型ＭＩＳＦＥＴ５０のシリコン酸化膜１８は、Ｎチャネル型ＭＩＳＦＥＴ４０のシリコン酸化膜１８と同一のシリコン酸化膜により形成されている。シリコン酸化膜１８の膜厚は、例えば膜厚０．５〜２ｎｍとなっている。
シリコン酸化膜１８上には、高誘電率絶縁膜のゲート絶縁膜（高誘電率ゲート絶縁膜）２０が形成されている。Ｐチャネル型ＭＩＳＦＥＴ５０のゲート絶縁膜２０は、Ｎチャネル型ＭＩＳＦＥＴ４０のゲート絶縁膜２０と同一の絶縁膜により形成されている。上述したように、ゲート絶縁膜２０としては、例えば、Ｈｆの酸化物又はＺｒの酸化物を含む絶縁膜を用いることができる。具体的には、上述したように、ゲート絶縁膜２０の材料として、例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＺｒＯ２、ＺｒＳｉＯ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＨｆＺｒＯＮ、ＨｆＺｒＳｉＯＮ、ＺｒＯＮ、ＺｒＳｉＯＮ等を用いることができる。ここでは、ゲート絶縁膜２０として、例えば酸化ハフニウム膜が用いられている。ゲート絶縁膜２０の膜厚は、例えば１．５〜３．０ｎｍとなっている。
ゲート絶縁膜２０上には、キャップ膜２２が形成されている。Ｐチャネル型ＭＩＳＦＥＴ５０のキャップ膜２２は、Ｎチャネル型ＭＩＳＦＥＴ４０のキャップ膜２２と同一のキャップ膜により形成されている。キャップ膜２２の膜厚は、例えば膜厚０．１〜０．５ｎｍとなっている。キャップ膜２２は、上述したように、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのものである。キャップ膜２２の材料としては、上述したように、希土類金属の酸化物やＭｇの酸化物が用いられる。かかる希土類金属としては、例えば、Ｙ、Ｌａ、Ｄｙ等が用いられる。ここでは、キャップ膜２２として、例えば酸化イットリウム膜を用いる。
上述したように、キャップ膜２２中の希土類原子又はＭｇ原子は、熱処理等により、シリコン酸化膜１８とゲート絶縁膜２０との境界にまで拡散すると考えられる。シリコン酸化膜１８とゲート絶縁膜２０との境界にまで拡散した希土類原子又はＭｇ原子により、シリコン酸化膜１８とゲート絶縁膜２０との境界には、ダイポールが生じていると考えられる。かかるダイポールは、シリコン酸化膜１８側に正極が存在し、ゲート絶縁膜２０側に負極が存在する向きで形成されていると考えられる。このような向きのダイポールは、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を低下させるのに寄与するが、Ｐチャネル型ＭＩＳＦＥＴ５０においては閾値電圧を深くするように働くと考えられる。
キャップ膜２２上には、例えば膜厚０．１〜０．５ｎｍのシリコン酸化膜２３が形成されている。なお、かかるシリコン酸化膜２３は、Ｎチャネル型ＭＩＳＦＥＴ４０においては形成されていない。シリコン酸化膜２３は、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧が深くなるのを防止するためのものである。即ち、Ｐチャネル型ＭＩＳＦＥＴ５０においては、キャップ膜２２上にシリコン酸化膜２３が形成されているため、キャップ膜２２とシリコン酸化膜２３との境界にもダイポールが生じると考えられる。キャップ膜２２とシリコン酸化膜２３との境界に生じるダイポールは、キャップ膜２２側に負極が存在し、シリコン酸化膜２３側に正極が存在する向きで形成されると考えられる。即ち、Ｐチャネル型ＭＩＳＦＥＴ５０においては、シリコン酸化膜１８とゲート絶縁膜２０との境界に生じるダイポールモーメントと反対の向きのダイポールモーメントが、キャップ膜２２とシリコン酸化膜２３との境界に生じると考えられる。シリコン酸化膜１８とゲート絶縁膜２０との境界に生ずるダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧を深くするように働く。一方、キャップ膜２２とシリコン酸化膜２３との境界に生ずるダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧を浅くするように働く。このため、本実施形態によれば、シリコン酸化膜１８とゲート絶縁膜２０との境界に生ずるダイポールモーメントを、キャップ膜２２とシリコン酸化膜２３との境界に生ずるダイポールモーメントにより減殺することが可能となる。従って、本実施形態では、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのキャップ膜２２が、Ｐチャネル型ＭＩＳＦＥＴ５０にも形成されているにもかかわらず、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧が深くなるのを防止し得る。
シリコン酸化膜２３上には、例えば膜厚５〜２０ｎｍの金属ゲート電極２４が形成されている。金属ゲート電極２４の材料としては、例えば、仕事関数がシリコンのバンドギャップの中央付近である材料を用いることができる。かかる材料としては、例えばＴｉＮやＴａＮ等が挙げられる。ここでは、金属ゲート電極２４として、例えばＴｉＮ膜が用いられている。
金属ゲート電極２４上には、例えば膜厚３０〜８０ｎｍのシリコン膜２６が形成されている。
シリコン酸化膜１８、ゲート絶縁膜２０、キャップ膜２２、シリコン酸化膜２３、金属ゲート電極２４及びシリコン膜２６を含む積層体４２の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型のエクステンション領域４４が形成されている。
積層体４２の側壁部分には、例えばシリコン窒化膜等のサイドウォール絶縁膜３２が形成されている。
サイドウォール絶縁膜３２が形成された積層体４２の両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の不純物拡散領域４６が形成されている。エクステンション領域４４と不純物拡散領域４６とにより、Ｐ型のソース／ドレイン拡散層４８が形成されている。
ソース／ドレイン拡散層４８の上部、及び、シリコン膜２６の上部には、例えばチタンシリサイドのシリサイド膜３８が形成されている。ソース／ドレイン拡散層４８上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
こうして、Ｐチャネル型ＭＩＳＦＥＴ形成領域４内に、Ｐチャネル型ＭＩＳＦＥＴ５０が形成されている。
Ｎチャネル型ＭＩＳＦＥＴ４０とＰチャネル型ＭＩＳＦＥＴ５０とによりＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）が形成されている。
Ｎチャネル型ＭＩＳＦＥＴ４０及びＰチャネル型ＭＩＳＦＥＴ５０が形成された半導体基板１０上には、例えば膜厚３００〜６００ｎｍのシリコン酸化膜の層間絶縁膜５２が形成されている。
層間絶縁膜５２には、シリサイド膜３８及びソース／ドレイン電極３８に達するコンタクトホール５４がそれぞれ形成されている。
コンタクトホール５４内には、例えばタングステンの導体プラグ５６が埋め込まれている。
導体プラグ５６が埋め込まれた層間絶縁膜５２上には、導体プラグ５６にそれぞれ接続された配線層５８が形成されている。
こうして、本実施形態による半導体装置が形成されている。
（評価結果）
次に、本実施形態による半導体装置の評価結果について図２を用いて説明する。
図２は、Ｐチャネル型ＭＩＳＦＥＴのＣ−Ｖ特性を示すグラフである。図２における横軸は、ゲート電圧を示している。図２における縦軸は、ゲート容量を示している。Ｃ−Ｖ特性を測定する際には、ゲート電極をＧＮＤ（グラウンド）に接続し、半導体基板、ソース端子及びドレイン端子を短絡し、半導体基板、ソース端子及びドレイン端子に１ＭＨｚの高周波電圧を印加した。
図２における比較例１は、キャップ膜２０とシリコン酸化膜２２のいずれをも形成しない場合を示している。
図２における比較例２は、キャップ膜２０を形成し、シリコン酸化膜２２を形成しない場合を示している。
図２における実施例１は、本実施形態の場合、即ち、キャップ膜２０とシリコン酸化膜２２の両方を形成した場合を示している。
図２から分かるように、比較例２の場合には、比較例１に対してＣ−Ｖ特性が負側にシフトしている。
図２において丸印で囲んだ部分は、ゲート電圧を徐々に低くしていったときにゲート容量が極端に上昇する箇所であり、閾値電圧に相当するものである。図２から分かるように、比較例２では、比較例１に対して、閾値電圧が深くなっている。
このことから、キャップ膜２０を形成した場合には、キャップ膜２０とシリコン酸化膜２２のいずれをも形成しない場合と比較して、Ｐチャネル型ＭＩＳＦＥＴの閾値電圧が深くなることが分かる。
図２から分かるように、実施例１の場合には、Ｃ−Ｖ特性が負側にシフトしておらず、比較例１とほぼ同様のＣ−Ｖ特性が得られている。
図２から分かるように、実施例１の閾値電圧は、比較例１とほぼ同様となっている。
このことから、本実施形態によれば、Ｐチャネル型ＭＩＳＦＥＴの閾値電圧が深くなるのを防止し得ることが分かる。
このように、本実施形態では、Ｐチャネル型ＭＩＳＦＥＴ５０のキャップ膜２２上にシリコン酸化膜２３が形成されている。このため、本実施形態によれば、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのキャップ膜２２が、Ｐチャネル型ＭＩＳＦＥＴ５０にも形成されているにもかかわらず、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧が深くなるのを防止することができる。従って、本実施形態によれば、Ｎチャネル型ＭＩＳＦＥＴ４０とＰチャネル型ＭＩＳＦＥＴ５０のいずれの閾値電圧をも浅くすることができ、電気的特性の良好なＣＭＩＳＦＥＴを有する半導体装置を提供することができる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図３乃至図７を用いて説明する。図３乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、例えばＳＴＩ法により、活性領域（素子領域）１２ａ、１２ｂを確定する素子分離領域１４を形成する（図３（ａ）参照）。半導体基板１０としては、例えばシリコン基板を用いる。図３の紙面左側の活性領域１２ａは、Ｎチャネル型ＭＩＳＦＥＴが形成される活性領域である。図３の紙面右側の活性領域１２ｂは、Ｐチャネル型ＭＩＳＦＥＴが形成される活性領域である。
次に、全面に、スピンコート法によりフォトレジスト膜６０を形成する。
次に、Ｎチャネル型ＭＩＳＦＥＴ形成領域２を露出する開口部６２をフォトレジスト膜６０に形成する。
次に、例えばイオン注入法により、フォトレジスト膜６０をマスクとして、Ｐ型のドーパント不純物を導入することにより、Ｎチャネル型ＭＩＳＦＥＴ形成領域２における半導体基板１０内に、Ｐ型ウェル１６Ｐを形成する。
この後、例えばアッシングにより、フォトレジスト膜６０を剥離する。
次に、図３（ｂ）に示すように、全面に、スピンコート法によりフォトレジスト膜６４を形成する。
次に、Ｐチャネル型ＭＩＳＦＥＴ形成領域４を露出する開口部６６をフォトレジスト膜６４に形成する。
次に、例えばイオン注入法により、フォトレジスト膜６４をマスクとして、Ｎ型のドーパント不純物を導入することにより、Ｐチャネル型ＭＩＳＦＥＴ形成領域４における半導体基板１０内に、Ｎ型ウェル１６Ｎを形成する。
この後、例えばアッシングにより、フォトレジスト膜６４を剥離する。
次に、図３（ｃ）に示すように、全面に、例えば熱酸化法により、例えば膜厚０．５〜２ｎｍのシリコン酸化膜１８を形成する。成膜温度は、例えば１０００℃とする。成膜室内の雰囲気は、例えば酸素雰囲気とする。
次に、図３（ｄ）に示すように、全面に、例えばＡＬＤ（Atomic Layer Deposition、原子層成長）法により、例えば膜厚１．５〜３．０ｎｍの高誘電率絶縁膜のゲート絶縁膜（高誘電率ゲート絶縁膜）２０を形成する。ゲート絶縁膜２０としては、例えば、Ｈｆの酸化物又はＺｒの酸化物を含む絶縁膜を用いる。より具体的には、ゲート絶縁膜２０の材料として、例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＺｒＯ、ＨｆＺｒＳｉＯ、ＺｒＯ２、ＺｒＳｉＯ、ＨｆＯＮ、ＨｆＳｉＯＮ、ＨｆＺｒＯＮ、ＨｆＺｒＳｉＯＮ、ＺｒＯＮ、ＺｒＳｉＯＮ等を用いることができる。ここでは、ゲート絶縁膜２０として、酸化ハフニウム膜を形成する。ゲート絶縁膜２０として酸化ハフニウム膜を形成する場合には、原料として、例えばＨＴＢ（Hafnium-Tetra-t-Butoxide）を用いる。成膜室内の雰囲気は、例えば、ＨＴＢとヘリウムと窒素との混合雰囲気とする。成膜温度は、例えば３００〜６００℃とする。成膜室内の圧力は、例えば０．３〜１．０Ｐａとする。
次に、図４（ａ）に示すように、全面に、例えばスパッタリング法により、例えばキャップ膜２２を形成する。キャップ膜２２は、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのものである。Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を低下させ得るキャップ膜２２の材料としては、希土類金属の酸化物やＭｇの酸化物を用いることができる。かかる希土類金属としては、例えば、Ｙ、Ｌａ、Ｄｙ等が用いられる。ここでは、キャップ膜２２として、例えば酸化イットリウム膜を用いる。キャップ膜２２の膜厚は、例えば０．１〜０．５ｎｍ程度とする。成膜温度は、例えば室温とする。成膜室内の圧力は、例えば１×１０−２〜１×１０−３Ｐａ程度とする。成膜室内の雰囲気は、例えばアルゴン雰囲気とする。
次に、図４（ｂ）に示すように、全面に、例えばＡＬＤ法により、例えば膜厚０．１〜０．５ｎｍのシリコン酸化膜２３を形成する。原料としては、ジクロロシランを用いる。成膜室内の雰囲気は、例えばジクロロシランとヘリウムと窒素との混合雰囲気とする。成膜温度は、例えば３００〜６００℃程度とする。成膜室内の圧力は、例えば０．３〜１．０Ｐａ程度とする。
次に、全面に、スピンコート法によりフォトレジスト膜６８を形成する。
次に、Ｎチャネル型ＭＩＳＦＥＴ形成領域２を露出する開口部７０をフォトレジスト膜６８に形成する（図４（ｃ）参照）。
次に、ウエットエッチングにより、Ｎチャネル型ＭＩＳＦＥＴ形成領域２内のシリコン酸化膜２３をエッチング除去する。エッチング液としては、例えば濃度が０．２％程度の希フッ酸を用いる。
この後、例えばアッシングにより、フォトレジスト膜６８を剥離する。
次に、プラズマ窒化を行う。基板温度は、例えば１５０〜３００℃程度とする。チャンバ内の圧力は、例えば０．０３〜０．１Ｔｏｒｒ程度とする。
次に、アニール（熱処理）を行う。この熱処理は、キャップ膜２２中の希土類原子等をゲート絶縁膜２０とシリコン酸化膜１８との境界まで拡散するとともに、キャップ膜２２等に加わったダメージを回復するためのものである。熱処理温度は、例えば８５０〜１０５０℃程度とする。チャンバ内の雰囲気は、例えば窒素雰囲気とする。熱処理時間は、例えば５〜１０秒程度とする。
次に、図４（ｄ）に示すように、例えばスパッタリング法により、例えば膜厚５〜２０ｎｍの導電膜２４を形成する。導電膜２４の材料としては、仕事関数がシリコンのバンドギャップの中央付近である材料を用いることが好ましい。かかる材料としては、例えばＴｉＮやＴａＮ等が挙げられる。ここでは、導電膜２４として、例えばＴｉＮ膜を形成する。成膜温度は、例えば室温〜３００℃程度とする。成膜室内の圧力は、例えば１×１０−２〜１×１０−３Ｐａ程度とする。成膜室内の雰囲気は、例えばアルゴンと窒素との混合雰囲気とする。
次に、図５（ａ）に示すように、全面に、例えばＣＶＤ法により、例えば膜厚３０〜８０ｎｍのシリコン膜２６を形成する。成膜温度は、例えば５００〜７００℃程度とする。シリコン膜２６の結晶状態は、多結晶でもよいし、非晶質でもよい。
次に、全面に、スピンコート法により、フォトレジスト膜７２を形成する。
次に、フォトリソグラフィ技術を用い、フォトレジスト膜７２を金属ゲート電極２４の形状にパターニングする（図５（ｂ）参照）。
次に、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、フォトレジスト膜７２をマスクとして、シリコン膜２６及び導電膜２４をエッチングする。エッチングガスとしては、例えばＣＦ系ガス及びＣｌ系ガスを用いる。
次に、フォトレジスト膜７２をマスクとして、例えばウエットエッチングにより、シリコン酸化膜２３、キャップ膜２２、ゲート絶縁膜２０及びシリコン酸化膜１８をエッチングする。エッチング液としては、例えば希フッ酸等を用いる。
この後、例えばアッシングにより、フォトレジスト膜７２を剥離する。
こうして、Ｎチャネル型ＭＩＳＦＥＴ形成領域２内の活性領域１２ａ上に、シリコン酸化膜１８、ゲート絶縁膜２０、キャップ膜２２、金属ゲート電極２４及びシリコン膜２６を含む積層体２８が形成される。また、Ｐチャネル型ＭＩＳＦＥＴ形成領域４内の活性領域１２ｂ上に、シリコン酸化膜１８、ゲート絶縁膜２０、キャップ膜２２、シリコン酸化膜２３、金属ゲート電極２４及びシリコン膜２６を含む積層体４２が形成される。
次に、全面に、スピンコート法により、フォトレジスト膜７４を形成する。
次に、フォトリソグラフィ技術を用い、Ｎチャネル型ＭＩＳＦＥＴ形成領域２を露出する開口部７６をフォトレジスト膜７４に形成する。
次に、例えばイオン注入法により、フォトレジスト膜７４と積層体２８とをマスクとして、Ｎ型のドーパント不純物を導入することにより、金属ゲート電極２４の両側の半導体基板１０内にＮ型のエクステンション領域３０を形成する（図５（ｃ）参照）。ドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速エネルギーは、例えば１〜３ｋｅＶ程度とする。ドーズ量は、例えば６×１０１４〜２×１０１５ｃｍ−２程度とする。
この後、例えばアッシングにより、フォトレジスト膜７４を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜７８を形成する。
次に、フォトリソグラフィ技術を用い、Ｐチャネル型ＭＩＳＦＥＴ形成領域４を露出する開口部８０をフォトレジスト膜７８に形成する（図６（ａ）参照）。
次に、例えばイオン注入法により、フォトレジスト膜７８と積層体４２とをマスクとして、Ｐ型のドーパント不純物を導入することにより、金属ゲート電極２４の両側の半導体基板１０内にＰ型のエクステンション領域４４を形成する。ドーパント不純物としては、例えばＢ（ボロン）を用いる。加速エネルギーは、例えば０．３〜０．８ｋｅＶ程度とする。ドーズ量は、例えば６×１０１４〜２×１０１５ｃｍ−２程度とする。
この後、例えばアッシングにより、フォトレジスト膜７８を剥離する。
次に、例えばＣＶＤ法により、例えば膜厚２０〜６０ｎｍの絶縁膜３２を形成する。絶縁膜３２としては、例えばシリコン窒化膜を形成する。成膜温度は、例えば３００〜６００℃程度とする。成膜室内の雰囲気は、例えばジクロロシランとアンモニアガスとの混合雰囲気とする。
次に、例えばＲＩＥ法により、絶縁膜３２をエッチバックすることにより、積層体２８，４２の側壁部分にサイドウォール絶縁膜３２を形成する（図６（ｂ）参照）。エッチングガスとしては、例えばＣＦ系ガスを用いることができる。
なお、サイドウォール絶縁膜３２の材料は、シリコン窒化膜に限定されるものではない。例えば、シリコン酸化膜又はシリコン窒化酸化膜によりサイドウォール絶縁膜３２を形成してもよい。
次に、全面に、スピンコート法により、フォトレジスト膜８２を形成する。
次に、フォトリソグラフィ技術を用い、Ｎチャネル型ＭＩＳＦＥＴ形成領域２を露出する開口部８４をフォトレジスト膜８２に形成する。
次に、例えばイオン注入法により、フォトレジスト膜８２、積層体２８及びサイドウォール絶縁膜３２をマスクとして、Ｎ型のドーパント不純物を導入することにより、金属ゲート電極２４の両側の半導体基板１０内にＮ型の不純物拡散領域３４を形成する。ドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば１０〜２０ｋｅＶ程度とする。ドーズ量は、例えば３×１０１５〜１×１０１６ｃｍ−２程度とする。エクステンション領域３０と不純物拡散領域３４とにより、Ｎ型のソース／ドレイン拡散層３６が形成される（図６（ｃ）参照）。
この後、例えばアッシングにより、フォトレジスト膜８２を剥離する。
次に、全面に、スピンコート法により、フォトレジスト膜８６を形成する。
次に、フォトリソグラフィ技術を用い、Ｐチャネル型ＭＩＳＦＥＴ形成領域４を露出する開口部８８をフォトレジスト膜８６に形成する（図７（ａ）参照）。
次に、例えばイオン注入法により、フォトレジスト膜８６、積層体４２及びサイドウォール絶縁膜３２をマスクとして、Ｐ型のドーパント不純物を導入することにより、金属ゲート電極２４の両側の半導体基板１０内にＰ型の不純物拡散領域４６を形成する。ドーパント不純物としては、例えばＢＦ２を用いる。加速エネルギーは、例えば１０〜２０ｋｅＶ程度とする。ドーズ量は、例えば３×１０１５〜１×１０１６ｃｍ−２程度とする。エクステンション領域４４と不純物拡散領域４６とにより、Ｐ型のソース／ドレイン拡散層４８が形成される。
この後、例えばアッシングにより、フォトレジスト膜８６を剥離する。
次に、例えばＰＶＤ（Physical Vapor Deposition、物理気相成長）法又はＣＶＤ法により、例えば膜厚５〜２０ｎｍ程度の高融点金属膜を形成する。高融点金属膜の材料としては、例えばＴｉ（チタン）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）等を用いることができる。ここでは、高融点金属膜として、例えばＴｉ膜を形成する。
次に、熱処理を行うことにより、半導体基板１０中のＳｉ原子と高融点金属膜中のＴｉ原子とを反応させるとともに、シリコン膜２６中のＳｉ原子と高融点金属膜中のＴｉ原子とを反応させる。
次に、未反応の高融点金属膜をエッチング除去する。こうして、ソース／ドレイン拡散層３６、４８の上部、及び、シリコン膜２６の上部に、例えばチタンシリサイドのシリサイド膜３８が形成される（図７（ｂ）参照）。ソース／ドレイン拡散層３６、４８上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
こうして、Ｎチャネル型ＭＩＳＦＥＴ形成領域２内に、Ｎチャネル型ＭＩＳＦＥＴ４０が形成され、Ｐチャネル型ＭＩＳＦＥＴ形成領域４内に、Ｐチャネル型ＭＩＳＦＥＴ５０が形成される。
次に、全面に、例えばＣＶＤ法により、例えば膜厚３００〜６００ｎｍのシリコン酸化膜の層間絶縁膜５２を形成する。
次に、フォトリソグラフィ技術を用い、シリサイド膜３８及びソース／ドレイン電極３８に達するコンタクトホール５４を形成する。
次に、例えばスパッタリング法により、膜厚３〜１０ｎｍのＴｉ膜と、膜厚５〜１０ｎｍのＴｉＮ膜とを順次積層する。これにより、積層膜のバリア膜（図示せず）が形成される。
次に、例えばＣＶＤ法により、膜厚１００〜３００ｎｍのタングステン膜を形成する。
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜５２の表面が露出するまで、タングステン膜を研磨する。これにより、コンタクトホール５４内に、例えばタングステンの導体プラグ５６が埋め込まれる。
次に、例えばＰＶＤ法により、膜厚１〜３μｍの導電膜５８を形成する。導電膜５８としては、例えばアルミニウム等を用いることができる。
次に、フォトリソグラフィ技術を用いて導電膜５８をパターニングすることにより、導電膜の配線層５８を形成する。こうして、導体プラグ５６に接続された配線層５８が形成される。
こうして、本実施形態による半導体装置が製造される（図７（ｃ）参照）。
このように、本実施形態では、Ｎチャネル型ＭＩＳＦＥＴ４０の閾値電圧を浅くするためのキャップ膜２２を、Ｎチャネル型ＭＩＳＦＥＴ４０とＰチャネル型ＭＩＳＦＥＴ５０の両方に形成する。そして、Ｐチャネル型ＭＩＳＦＥＴ５０のキャップ膜２２上には、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧が深くなるのを防止するためのシリコン酸化膜２３を形成する。このため、本実施形態によれば、金属ゲート電極２４及び高誘電率ゲート絶縁膜２０を用いたＮチャネル型ＭＩＳＦＥＴ４０とＰチャネル型ＭＩＳＦＥＴ５０のいずれの閾値電圧をも浅くすることができる。
しかも、本実施形態によれば、キャップ膜２２上にシリコン酸化膜２３を形成し、Ｎチャネル型ＭＩＳＦＥＴ形成領域２のシリコン酸化膜２３をエッチングするだけでよい。従って、本実施形態によれば、製造コストの大幅な増加を招くことなく、電気的特性の良好な半導体装置を提供することができる。
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図８乃至図１０を用いて説明する。図１乃至図７に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
（半導体装置）
まず、本実施形態による半導体装置について図８を用いて説明する。図８は、本実施形態による半導体装置を示す半導体装置である。
本実施形態による半導体装置は、Ｐチャネル型ＭＩＳＦＥＴ５０ａのゲート絶縁膜２０とキャップ膜２２との間に酸化アルミニウム（Ａｌ２Ｏ３）膜１９が形成されていることに主な特徴がある。
図８に示すように、Ｐチャネル型ＭＩＳＦＥＴ５０ａのゲート絶縁膜２０とキャップ膜２２との間には、酸化アルミニウム膜２１が形成されている。酸化アルミニウム膜２１は、Ｐチャネル型ＭＩＳＦＥＴ５０の閾値電圧を浅くするのに寄与するものである。酸化アルミニウム膜２１の膜厚は、例えば０．１〜１．０ｎｍ程度とする。
Ｐチャネル型ＭＩＳＦＥＴ形成領域４には、シリコン酸化膜１８、ゲート絶縁膜２０、酸化アルミニウム膜２１、キャップ膜２２、シリコン酸化膜２３、金属ゲート電極２４及びシリコン膜２６を含む積層体４２ａが形成されている。
一方、Ｎチャネル型ＭＩＳＦＥＴ４０のゲート絶縁膜２０とキャップ膜２２との間には、酸化アルミニウム膜２１は形成されていない。
本実施形態において、Ｐチャネル型ＭＩＳＦＥＴ５０ａのゲート絶縁膜２０とキャップ膜２２との間に酸化アルミニウム膜２１を形成しているのは、以下のような理由によるものである。
即ち、本実施形態では、第１実施形態と同様に、Ｐチャネル型ＭＩＳＦＥＴ５０ａにもキャップ膜２２が形成されているため、キャップ膜２２を形成することに起因するダイポールが、シリコン酸化膜１８とゲート絶縁膜２０との境界にも生じると考えられる。キャップ膜２２を形成することに起因してシリコン酸化膜１８とゲート絶縁膜２０との境界に生じるダイポールは、シリコン酸化膜１８側に正極が存在し、ゲート絶縁膜２０側に負極が存在する向きで形成されると考えられる。このような向きのダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を深くするように働くと考えられる。
また、本実施形態では、第１実施形態と同様に、キャップ膜２２上にシリコン酸化膜２３が形成されている。このため、本実施形態では、シリコン酸化膜２３を形成することに起因するダイポールが、Ｐチャネル型ＭＩＳＦＥＴ５０ａのキャップ膜２２とシリコン酸化膜２３との境界に生じると考えられる。シリコン酸化膜２３を形成することに起因してキャップ膜２２とシリコン酸化膜２３との境界に生じるダイポールは、キャップ膜２２側に負極が存在し、シリコン酸化膜２３側に正極が存在する向きで形成されると考えられる。このような向きのダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を浅くするように働くと考えられる。
本実施形態では、更に、Ｐチャネル型ＭＩＳＦＥＴ５０ａのゲート絶縁膜２０とキャップ膜２２との間に酸化アルミニウム膜２１が形成されている。このため、本実施形態では、酸化アルミニウム膜２１を形成することに起因するダイポールが、シリコン酸化膜１８とゲート絶縁膜２０との境界に生じると考えられる。酸化アルミニウム膜２１を形成することに起因してシリコン酸化膜１８とゲート絶縁膜２０との境界に生じるダイポールは、シリコン酸化膜１８側に負極が存在し、ゲート絶縁膜２０側に正極が存在する向きで形成されると考えられる。このような向きのダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を浅くするように働くと考えられる。
このように、本実施形態では、キャップ膜２２を形成することに起因して生ずるダイポールモーメントと反対向きのダイポールモーメントを、シリコン酸化膜２３と酸化アルミニウム膜２１とを形成することにより生じさせることができると考えられる。シリコン酸化膜２３と酸化アルミニウム膜２１とを形成することに起因して生ずるダイポールモーメントの大きさを、キャップ膜２２を形成することに起因して生ずるダイポールモーメントの大きさより大きくすることも可能である。このため、本実施形態によれば、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を更に浅くすることが可能である。従って、本実施形態によれば、電気的特性の更に良好なＣＭＩＳＦＥＴを有する半導体装置を提供することが可能となる。
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図９及び図１０を用いて説明する。図９及び図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、素子分離領域１４を形成する工程から、Ｐ型ウェル１６Ｐ及びＮ型ウェル１６Ｎを形成する工程までは、図３（ａ）及び図３（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図９（ａ）参照）。
次に、図３（ｃ）を用いて上述した半導体装置の製造方法と同様にして、シリコン酸化膜１８を形成する（図９（ｂ）参照）。
次に、図３（ｄ）を用いて上述した半導体装置の製造方法と同様にして、ゲート絶縁膜２０を形成する（図９（ｃ）参照）。
次に、図９（ｄ）に示すように、全面に、例えばＡＬＤ法により、例えば膜厚０．１〜１．０ｎｍの酸化アルミニウム膜２１を形成する。原料ガスとしては、例えばＴＭＡ（Tri-Methyl Aluminum）を用いる。反応ガスとしては、例えば酸素又はオゾンを用いる。成膜温度は、例えば３００〜６００℃程度とする。成膜室内の圧力は、０．３〜１．０Ｐａ程度とする。
次に、図１０（ａ）に示すように、全面に、スピンコート法によりフォトレジスト膜９０を形成する。
次に、Ｎチャネル型ＭＩＳＦＥＴ形成領域２を露出する開口部９２をフォトレジスト膜９０に形成する。
次に、ウエットエッチングにより、Ｎチャネル型ＭＩＳＦＥＴ形成領域２内の酸化アルミニウム膜２１をエッチング除去する。エッチング液としては、例えばＴＭＡＨ（Tetra-Methyl Ammonium Hydroxide）を用いる。
この後、フォトレジスト膜９０を除去する。フォトレジスト膜９０を除去する際には、酸化アルミニウム膜２１、ゲート絶縁膜２０及びシリコン酸化膜１８が変質するのを防止すべく、アセトン又はシンナー等の有機溶剤を用いる。
次に、酸化アルミニウム膜２１中のアルミニウムを拡散するとともに、ゲート絶縁膜２０等のダメージを回復するための熱処理（アニール）を行う。後工程において形成されるキャップ膜２２から拡散される希土類金属等の量に対して、酸化アルミニウム膜２１から拡散されるアルミニウムの量を十分に多くすれば、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を十分に浅くすることが可能である。このため、この熱処理においては、キャップ膜２２を形成した後に行われる熱処理に対して、熱処理温度を高くするか、熱処理時間を長くすることが好ましい。熱処理温度は、例えば１０００〜１１００℃程度とする。熱処理時間は、例えば５〜１５秒程度とする。チャンバ内の雰囲気は、例えば窒素雰囲気とする。
次に、図４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、キャップ膜２２を形成する（図１０（ｂ）参照）。
この後の半導体装置の製造方法は、図４（ｂ）乃至図７（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
こうして、本実施形態による半導体装置が製造される（図１０（ｃ）参照）。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、Ｎチャネル型ＭＩＳＦＥＴ４０の金属ゲート電極２４とＰチャネル型ＭＩＳＦＥＴ５０、５０ａの金属ゲート電極２４とに同じ材料を用いたが、異なる材料を用いてもよい。例えば、Ｎチャネル型ＭＩＳＦＥＴ４０のゲート電極２４の材料として、仕事関数がシリコンの導電帯付近の値の材料を用いてもよい。より具体的には、仕事関数が４．４ｅＶ以下の材料をＮチャネル型ＭＩＳＦＥＴ４０のゲート電極２４の材料として用いてもよい。このような材料としては、例えばＴａＳｉＮ、ＴａＣＮ等が挙げられる。また、Ｐチャネル型ＭＩＳＦＥＴ５０、５０ａのゲート電極２４の材料として、仕事関数がシリコンの価電子帯付近の値の材料を用いてもよい。より具体的には、仕事関数が４．８ｅＶ以上の材料をＰチャネル型ＭＩＳＦＥＴ５０のゲート電極２４の材料として用いてもよい。このような材料としては、例えばＭｏ、Ｒｕ、Ｔｉ等が挙げられる。
また、金属ゲート電極２４として、金属シリサイドを用いてもよい。即ち、金属ゲート電極２４は、金属により形成してもよいし、金属窒化物により形成してもよいし、金属シリサイド等の金属化合物により形成してもよい。
また、第２実施形態では、ゲート絶縁膜２０とキャップ膜２２との間に酸化アルミニウム膜２１を形成する場合を例に説明したが、ゲート絶縁膜２０とキャップ膜２２との間に形成する膜は、酸化アルミニウム膜２１に限定されるものではない。例えば、酸化チタン膜や酸化タンタル膜等を、ゲート絶縁膜２０とキャップ膜２２との間に形成してもよい。ゲート絶縁膜２０とキャップ膜２２との間に酸化チタン膜を形成することに起因してシリコン酸化膜１８とゲート絶縁膜２０との境界に生じるダイポールは、シリコン酸化膜１８側に負極が存在し、ゲート絶縁膜２０側に正極が存在する向きで形成されると考えられる。このような向きのダイポールは、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を浅くするように働くと考えられる。また、ゲート絶縁膜２０とキャップ膜２２との間に酸化タンタル膜を形成することに起因して生成されるダイポールも、シリコン酸化膜１８側に負極が存在し、ゲート絶縁膜２０側に正極が存在する向きで形成されると考えられる。このような向きのダイポールも、Ｐチャネル型ＭＩＳＦＥＴ５０ａの閾値電圧を浅くするように働くと考えられる。従って、酸化チタン膜や酸化タンタル膜等を、ゲート絶縁膜２０とキャップ膜２２との間に形成してもよい。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたキャップ膜と、
前記キャップ膜上に形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成された金属ゲート電極と、
前記金属ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と
を有する第１のトランジスタを有する
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記ゲート絶縁膜は、Ｈｆの酸化物又はＺｒの酸化物を含む
ことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置において、
前記キャップ膜は、希土類金属の酸化物又はＭｇの酸化物を含む
ことを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記希土類金属は、Ｌａ、Ｙ又はＤｙである
ことを特徴とする半導体装置。
（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記ゲート絶縁膜と前記キャップ膜との間に形成された酸化アルミニウム膜、酸化チタン膜又は酸化タンタル膜を更に有する
ことを特徴とする半導体装置。
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記半導体基板と前記ゲート絶縁膜との間に形成された他のシリコン酸化膜を更に有する
ことを特徴とする半導体装置。
（付記７）
付記１乃至６のいずれかに記載の半導体装置において、
前記金属ゲート電極は、ＴｉＮ又はＴａＮを含む
ことを特徴とする半導体装置。
（付記８）
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にキャップ膜を形成する工程と、
前記キャップ膜上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に金属ゲート電極を形成する工程と、
前記金属ゲート電極の両側の前記半導体基板内にソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記９）
半導体基板の第１の活性領域上及び第２の活性領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にキャップ膜を形成する工程と、
前記キャップ膜上にシリコン酸化膜を形成する工程と、
前記第１の活性領域上の前記シリコン酸化膜を除去する工程と、
前記第１の活性領域上の前記キャップ膜上に第１の金属ゲート電極を形成し、前記第２の活性領域上の前記シリコン酸化膜上に第２の金属ゲート電極を形成する工程と、
前記第１の金属ゲート電極の両側の前記半導体基板内に第１のソース／ドレイン拡散層を形成し、前記第２の金属ゲート電極の両側の前記半導体基板内に第２のソース／ドレイン拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１０）
付記８記載の半導体装置の製造方法において、
前記シリコン酸化膜を形成する工程の後、前記金属ゲート電極を形成する工程の前に、熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１１）
付記９記載の半導体装置の製造方法において、
前記第１の活性領域上の前記シリコン酸化膜を除去する工程の後、前記第１の金属ゲート電極及び前記第２の金属ゲート電極を形成する工程の前に、熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２）
付記８記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の後、前記キャップ膜を形成する工程の前に、前記ゲート絶縁膜上に酸化アルミニウム膜、酸化チタン膜又は酸化タンタル膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１３）
付記９記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の後、前記キャップ膜を形成する工程の前に、前記ゲート絶縁膜上に酸化アルミニウム膜、酸化チタン膜又は酸化タンタル膜を形成する工程と、前記第１の活性領域上の前記酸化アルミニウム膜、前記酸化チタン膜又は前記酸化タンタル膜を除去する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
（付記１４）
付記８乃至１３のいずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜を形成する工程の前に、前記半導体基板上に他のシリコン酸化膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１５）
付記８乃至１４のいずれかに記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、Ｈｆの酸化物又はＺｒの酸化物を含む
ことを特徴とする半導体装置の製造方法。（１１）
（付記１６）
付記８乃至１５のいずれかに記載の半導体装置の製造方法において、
前記キャップ膜は、希土類金属の酸化物又はＭｇの酸化物を含む
ことを特徴とする半導体装置の製造方法。（１２）
（付記１７）
付記１６記載の半導体装置の製造方法において、
前記希土類金属は、Ｌａ、Ｙ又はＤｙである
ことを特徴とする半導体装置の製造方法。
（付記１８）
付記８記載の半導体装置の製造方法において、
前記金属ゲート電極は、ＴｉＮ又はＴａＮを含む
ことを特徴とする半導体装置の製造方法。
（付記１９）
付記９記載の半導体装置の製造方法において、
前記第１の金属ゲート電極及び前記第２の金属ゲート電極は、ＴｉＮ又はＴａＮを含む
ことを特徴とする半導体装置の製造方法。
（付記２０）
付記９記載の半導体装置の製造方法において、
前記第１の金属ゲート電極は、ＴａＳｉＮ又はＴａＣＮを含み、
前記第２の金属ゲート電極は、Ｍｏ、Ｒｕ又はＴｉを含む
ことを特徴とする半導体装置の製造方法。
２…Ｎチャネル型ＭＩＳＦＥＴ形成領域
４…Ｐチャネル型ＭＩＳＦＥＴ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｐ…Ｐ型ウェル
１６Ｎ…Ｎ型ウェル
１８…シリコン酸化膜
２０…ゲート絶縁膜
２１…酸化アルミニウム膜
２２…キャップ膜
２３…シリコン酸化膜
２４…金属ゲート電極
２６…シリコン層
２８…積層体
３０…エクステンション領域
３２…サイドウォール絶縁膜
３４…不純物拡散領域
３６…ソース／ドレイン拡散層
３８…シリサイド膜
４０…Ｎチャネル型ＭＩＳＦＥＴ
４２…積層体
４４…エクステンション領域
４６…不純物拡散領域
４８…ソース／ドレイン拡散層
５０、５０ａ…Ｐチャネル型ＭＩＳＦＥＴ
５２…層間絶縁膜
５４…コンタクトホール
５６…導体プラグ
５８…配線層
６０…フォトレジスト膜
６２…開口部
６４…フォトレジスト膜
６６…開口部
６８…フォトレジスト膜
７０…開口部
７２…フォトレジスト膜
７４…フォトレジスト膜
７６…開口部
７８…フォトレジスト膜
８０…開口部
８２…フォトレジスト膜
８４…開口部
８６…フォトレジスト膜
８８…開口部
９０…フォトレジスト膜
９２…開口部

Claims (10)

  1. 半導体基板の第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記半導体基板の第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のキャップ膜と、
    前記第２のゲート絶縁膜上に形成された第２のキャップ膜と、
    前記第１及び第２のキャップ膜のうちの第２のキャップ膜上のみに形成された第１のシリコン酸化膜と、
    前記第１のキャップ膜上に形成された第１の金属ゲート電極と、
    前記シリコン酸化膜上に形成された第２の金属ゲート電極と、
    前記第１の金属ゲート電極の両側の前記第１の活性領域内に形成された第１のソース／ドレイン拡散層と、
    前記第２の金属ゲート電極の両側の前記第２の活性領域内に形成された第２のソース／ドレイン拡散層と
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１及び第２のゲート絶縁膜は、Ｈｆの酸化物又はＺｒの酸化物を含む
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記第１及び第２のキャップ膜は、希土類金属の酸化物又はＭｇの酸化物を含む
    ことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記希土類金属は、Ｌａ、Ｙ又はＤｙである
    ことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置において、
    前記第１のゲート絶縁膜と前記第１のキャップ膜との間及び前記第２のゲート絶縁膜と前記第２のキャップ膜との間のうちの、前記第２のゲート絶縁膜と前記第２のキャップ膜との間に形成された酸化アルミニウム膜、酸化チタン膜又は酸化タンタル膜を更に有する
    ことを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか１項に記載の半導体装置において、
    前記第１の活性領域と前記第１のゲート絶縁膜との間に形成された第２のシリコン酸化膜と、
    前記第２の活性領域と前記第２のゲート絶縁膜との間に形成された第３のシリコン酸化膜とを更に有する
    ことを特徴とする半導体装置。
  7. 半導体基板の第１の活性領域上及び第２の活性領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にキャップ膜を形成する工程と、
    前記キャップ膜上にシリコン酸化膜を形成する工程と、
    前記第１の活性領域上の前記シリコン酸化膜を除去する工程と、
    前記第１の活性領域上の前記キャップ膜上に第１の金属ゲート電極を形成し、前記第２の活性領域上の前記シリコン酸化膜上に第２の金属ゲート電極を形成する工程と、
    前記第１の金属ゲート電極の両側の前記半導体基板内に第１のソース／ドレイン拡散層を形成し、前記第２の金属ゲート電極の両側の前記半導体基板内に第２のソース／ドレイン拡散層を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記ゲート絶縁膜を形成する工程の後、前記キャップ膜を形成する工程の前に、前記ゲート絶縁膜上に酸化アルミニウム膜、酸化チタン膜又は酸化タンタル膜を形成する工程と、前記第１の活性領域上の前記酸化アルミニウム膜、前記酸化チタン膜又は前記酸化タンタル膜を除去する工程とを更に有する
    ことを特徴とする半導体装置の製造方法。
  9. 請求項７又は８に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜は、Ｈｆの酸化物又はＺｒの酸化物を含む
    ことを特徴とする半導体装置の製造方法。
  10. 請求項７乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記キャップ膜は、希土類金属の酸化物又はＭｇの酸化物を含む
    ことを特徴とする半導体装置の製造方法。
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