KR101282343B1 - 금속게이트를 갖는 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 게이트절연막의 누설전류를 감소시키고 구동전류를 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 제1영역(PMOSFET) 및 제2영역(NMOSFET)을 구비하는 기판의 제1영역 상에 제1일함수조절막(Al2O3/SiO2)을 형성하는 단계; 상기 제2영역 상에 제2일함수조절막(La2O3/SiO2)을 형성하는 단계; 상기 제2일함수조절막을 포함한 기판의 전면에 고유전상수를 갖는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 및 상기 게이트도전막, 상기 게이트절연막 및 상기 제1,2일함수조절막을 식각하여 상기 제1영역 및 상기 제2영역에 각각 서로 다른 일함수를 갖는 제1게이트 및 제2게이트를 형성하는 단계를 포함하고, 본 발명은 게이트절연막으로서 고유전상수를 갖는 금속실리케이트를 사용함에 따라 누설 전류 억제를 통한 오프상태 특성을 개선시켜 전력 소모량을 감소시키므로 모바일 DRAM 제품군에 적용할 수 있고, 또한, 게이트전극의 일함수 이동을 유도하는 물질을 사용함에 따라 NMOSFET와 PMOSFET에 적합한 일함수이동을 유도하여 문턱전압을 감소시킬 수 있으므로 구동전류 증가를 통한 동작 속도를 개선하여 고속 DRAM 제품군에 적용할 수 있다.

Description

금속게이트를 갖는 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH METAL GATE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 금속게이트를 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
DRAM 등의 반도체 장치가 점점 고속화됨에 따라, 고속으로 동작하는 NMOSFET 뿐만 아니라 고속으로 동작하는 PMOSFET도 요구되고 있다. NMOSFET 및 PMOSFET가 모두 고속으로 동작하면서 최적화된 특성을 갖기 위해서는, NMOSFET의 게이트 전극 및 PMOFSET의 게이트 전극이 각각 최적화된 일함수(Work-function)를 갖는 것이 바람직하다. 즉, NMOSFET의 게이트 전극의 일함수가 실리콘의 전도대 가장자리 에너지 준위에 근접하고, PMOSFET의 게이트 전극의 일함수가 실리콘의 가전자대 가장자리 에너지 준위(silicon valence-band edge energy level)에 근접하는 것이 바람직하다. 이 경우, NMOSFET 및 PMOSFET의 채널이 모두 표면 채널(surface channel)로 형성될 수 있다. 따라서, NMOSFET 및 PMOSFET가 모두 고속으로 동작할 수 있다.
도 1은 종래기술에 따른 반도체장치의 구조를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11)에 소자분리막(12)이 형성된다. 소자분리막(12)에 의해 반도체기판(11)에는 NMOSFET가 형성되는 제1영역(101)과 PMOSFET가 형성되는 제2영역(105)이 한정된다.
제1영역(101) 상에는 제1게이트(103)가 형성되고, 제2영역(102) 상에는 제2게이트(104)가 형성된다. 제1게이트(103)은 실리콘산화막(SiO2, 13A), N+ 폴리실리콘막(N+ Poly-Si, 14A) 및 텅스텐막(W, 15A)이 적층된다. 제2게이트(104)는 실리콘산화막(SiO2, 13B), P+ 폴리실리콘막(P+ Poly-Si, 14B) 및 텅스텐막(15B)이 적층된다.
상술한 종래기술에서 게이트절연막(Gate dielectric layer)으로 사용하는 실리콘산화막(13A, 13B)은 구동전류(Drive current) 증가 목적으로 30Å 이하로 성장시키고 있으나, 다이렉트 터널링(Direct tunneling) 현상으로 인해 누설 전류값이 증가한다. 이에 따라 오프상태(Off-state) 특성이 열화되는 문제점이 발생하여 저전력 모바일(Mobile) 제품군 적용에 제한을 받고 있다.
그리고, 종래기술은 게이트전극으로 사용되는 N+ 폴리실리콘막(14A)과 P+폴리실리콘(14B)을 형성하기 위해 폴리실리콘막 증착 후 리소그래피(Lithography) 공정을 2회 진행하여 각각 이온주입(Implantation) 공정을 진행해야 하는 등 공정이 매우 복잡하다.
또한, P+ 폴리실리콘막(14B)에 도핑된 도펀트, 예컨대, 보론(Boron)이 하부의 게이트절연막인 실리콘산화막(13B)으로 침투하여 누설 전류를 증가시키는 문제가 있다.
또한, 종래기술은 게이트전극이 N형 및 P형 불순물들로 도핑된 폴리실리콘막으로 형성되기 때문에, 비저항이 높을 수 밖에 없을뿐만 아니라 게이트전극에 공핍영역(depletion region)이 형성됨에 따라 동작 속도를 저하시킬 수 있다.
본 발명은 게이트절연막의 누설전류를 감소시키고 구동전류를 증가시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 기판 상에 형성되고 고유전상수를 갖는 게이트절연막; 상기 게이트절연막 상에 형성된 게이트전극; 및 상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수 이동을 유도하는 일함수 조절막을 포함하는 것을 특징으로 한다. 상기 일함수 조절막은 제1막과 상기 제1막보다 단위면적당 산소농도가 큰 제2막을 포함하고, 상기 제1막은 실리콘산화막을 포함하고, 상기 제2막은 알루미나를 포함하는 것을 특징으로 한다. 또한, 상기 일함수 조절막은 제1막과 상기 제1막보다 작은 산소농도를 갖는 제2막을 포함하고, 상기 제1막은 실리콘산화막을 포함하고 상기 제2막은 란탄산화막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 PMOSFET 영역으로 정의된 기판 상에 형성되고 고유전상수를 갖는 게이트절연막; 상기 게이트절연막 상에 형성된 게이트전극; 및 상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수를 증가시키는 일함수 조절막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치는 NMOSFET 영역으로 정의된 기판 상에 형성되고 고유전상수를 갖는 게이트절연막; 상기 게이트절연막 상에 형성된 게이트전극; 및 상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수를 감소시키는 일함수 조절막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 제1영역 및 제2영역을 구비하는 기판의 제1영역 상에 제1일함수조절막을 형성하는 단계; 상기 제2영역 상에 제2일함수조절막을 형성하는 단계; 상기 제2일함수조절막을 포함한 기판의 전면에 고유전상수를 갖는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 및 상기 게이트도전막, 상기 게이트절연막 및 상기 제1,2일함수조절막을 식각하여 상기 제1영역 및 상기 제2영역에 각각 서로 다른 일함수를 갖는 제1게이트 및 제2게이트를 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제1영역은 PMOSFET가 형성되는 영역이고, 상기 제2영역은 NMOSFET가 형성되는 영역을 포함하는 것을 특징으로 한다.
본 발명은 게이트절연막으로서 고유전상수를 갖는 금속실리케이트를 사용함에 따라 누설 전류 억제를 통한 오프상태 특성을 개선시켜 전력 소모량을 감소시키므로 모바일 DRAM 제품군에 적용할 수 있다.
또한, 게이트전극의 일함수 이동을 유도하는 물질을 사용함에 따라 NMOSFET와 PMOSFET에 적합한 일함수이동을 유도하여 문턱전압을 감소시킬 수 있으므로 구동전류 증가를 통한 동작 속도를 개선하여 고속 DRAM 제품군에 적용할 수 있다.
게이트전극으로서 금속질화막을 적용하고, 게이트절연막으로서 금속실리케이트를 적용함에 따라 게이트전극과 게이트절연막간의 계면 특성이 개선되므로 전자의 이동도 특성이 향상되어 구동전류가 증가하므로 문턱전압을 감소시킬수 있다.
도 1은 종래기술에 따른 반도체장치의 구조를 도시한 도면이다.
도 2a는 본 발명의 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2b는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 일함수조절막의 다이폴 형성 원리를 설명하기 위한 도면이다.
도 5a 내지 도 5f는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 누설 전류 감소를 통한 오프상태 특성 개선 목적으로 게이트절연막으로서 고유전상수를 갖는 금속실리케이트(Metal silicate)를 적용한다. 금속실리케이트는 하프늄실리케이트(HfSiO)를 포함한다.
또한, 구동전류를 증가시키기 위해 게이트전극으로서 금속질화막(Metal nitride)을 형성한다, 금속질화막은 티타늄질화막(TiN)을 포함한다. 아울러, 구동전류 증가를 위해 게이트전극의 일함수 이동(work-function shift)을 유도하는 일함수조절막(Work-function control layer)을 형성한다. 일함수조절막은 게이트전극의 일함수를 증가 또는 감소시킨다. NMOSFET에서는 게이트전극의 일함수를 감소시키도록 일함수조절막이 구비된다. PMOSFET에서는 게이트전극의 일함수를 증가시키도록 일함수조절막이 구비된다.
도 2a는 본 발명의 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2a를 참조하면, 기판(201)에 제1영역(202)과 제2영역(203)을 전기적으로 분리시키는 소자분리막(204)이 형성된다. 제1영역(202)은 PMOSFET 영역이고, 제2영역(203)은 NMOSFET 영역이다. 기판(201)은 실리콘기판을 포함한다.
기판(201) 상에 제1게이트(G1)와 제2게이트(G2)가 형성된다. 제1게이트(G1)는 제1영역(202) 상에 형성되어 PMOSFET의 게이트가 된다. 제2게이트(G2)는 제2영역(203) 상에 형성되어 NMOSFET의 게이트가 된다.
먼저, 제1게이트(G1)는 제1일함수조절막(23), 제1게이트절연막(25) 및 제1게이트전극(26)이 적층된다. 제1게이트절연막(25)은 고유전상수(high-k)를 갖는 고유전막을 포함한다. 제1게이트절연막(25)은 금속실리케이트를 포함한다. 바람직하게, 제1게이트절연막(25)은 하프늄실리케이트(HfSiO)를 포함한다. 제1게이트전극(26)은 금속질화막을 포함한다. 바람직하게, 제1게이트전극(26)은 티타늄질화막(TiN)을 포함한다.
제1일함수조절막(23)은 기판(201)과 제1게이트절연막(25) 사이에 형성되어 제1게이트전극(26)의 일함수 이동을 유도한다. 특히, 제1일함수조절막(23)은 제1게이트전극(26)의 일함수를 증가시킨다. 제1일함수조절막(23)은 제1계면막(21)과 제1계면막(21)보다 단위면적당 산소농도가 큰 제1캡핑막(22)을 포함한다. 제1계면막(21)은 실리콘산화막(SiO2)을 포함하고, 제1캡핑막(22)은 알루미나(Al2O3)를 포함한다. 실리콘산화막은 막내 산소농도가 1이고, 알루미나는 막내 산소농도가 1.37이다. 이에 따라, 실리콘산화막과 알루미나 사이에 다이폴이 형성된다. 예컨대, 실리콘산화막과 알루미나가 접촉하면, 알루미나의 산소가 실리콘산화막으로 확산이동한다. 이에 따라, 알루미나는 산소공공이 형성되어 전기적으로 양성이 되고, 산소가 확산이동된 실리콘산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴이 형성된다. 바람직하게, 실리콘산화막 위에 알루미나가 형성되면 알루미나가 양성을 갖고, 실리콘산화막이 음성을 갖게 되므로, 제1게이트전극(26)의 일함수는 증가하게 된다.
다음으로, 제2게이트(G2)는 제2일함수조절막(33), 제2게이트절연막(34) 및 제2게이트전극(35)이 적층된다. 제2게이트절연막(34)은 고유전상수를 갖는 고유전막을 포함한다. 제2게이트절연막(34)은 금속실리케이트를 포함한다. 바람직하게, 제2게이트절연막(34)은 하프늄실리케이트(HfSiO)를 포함한다. 제2게이트전극(35)은 금속질화막을 포함한다. 바람직하게, 제2게이트전극(35)은 티타늄질화막(TiN)을 포함한다.
제2일함수조절막(33)은 기판(201)과 제2게이트절연막(34) 사이에 형성되어 제2게이트전극(35)의 일함수 이동을 유도한다. 특히, 제2일함수조절막(33)은 제2게이트전극(35)의 일함수를 감소시킨다. 제2일함수조절막(33)은 제2계면막(31)과 제2계면막(31)보다 단위면적당 산소농도가 작은 제2캡핑막(32)을 포함한다. 제2계면막(31)은 실리콘산화막(SiO2)을 포함하고, 제2캡핑막(32)은 란탄늄산화막(La2O3)을 포함한다. 실리콘산화막은 막내 산소농도가 1이고, 란탄늄산화막은 막내 산소농도가 0.88이다. 이에 따라, 실리콘산화막과 란탄늄산화막 사이에 다이폴이 형성된다. 예컨대, 실리콘산화막과 란탄늄산화막이 접촉하면, 실리콘산화막의 산소가 란탄늄산화막으로 확산이동한다. 이에 따라, 실리콘산화막은 산소공공이 형성되어 전기적으로 양성이 되고, 산소가 확산이동된 란탄늄산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴이 형성된다. 바람직하게, 실리콘산화막 위에 란탄늄산화막이 형성되면, 실리콘산화막이 양성을 갖고, 란탄늄산화막이 음성을 갖게 되므로, 제2게이트전극(35)의 일함수는 감소하게 된다.
제1게이트(G1) 및 제2게이트(G2)는 각각 제1게이트전극(26)과 제2게이트전극(35) 상에 적층된 반응방지막(41)과 저저항 금속막(42)을 더 포함한다. 반응방지막(41)은 폴리실리콘막을 포함한다. 폴리실리콘막(N+ Poly-si)은 N형 불순물이 고농도로 도핑된다. 저저항 금속막(42)은 각 게이트의 저항을 낮추기 위한 물질로서 텅스텐막(W)을 포함한다.
제1게이트(G1)에서 제1게이트절연막(25)과 제1캡핑막(22) 사이에 란탄늄산화막(24)이 더 형성될 수 있다.
도 2b는 본 발명의 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 2b를 참조하면, 기판(201)에 제1영역(202)과 제2영역(203)을 전기적으로 분리시키는 소자분리막(204)이 형성된다. 제1영역(202)은 PMOSFET 영역이고, 제2영역(203)은 NMOSFET 영역이다. 기판(201)은 실리콘기판을 포함한다.
기판(201) 상에 제1게이트(G1)와 제2게이트(G2)가 형성된다. 제1게이트(G1)는 제1영역(202) 상에 형성되어 PMOSFET의 게이트가 된다. 제2게이트(G2)는 제2영역(203) 상에 형성되어 NMOSFET의 게이트가 된다.
먼저, 제1게이트(G1)는 제1일함수조절막(23), 제1게이트절연막(25) 및 제1게이트전극(26)이 적층된다. 제1게이트절연막(25)은 고유전상수를 갖는 고유전막을 포함한다. 제1게이트절연막(25)은 금속실리케이트를 포함한다. 바람직하게, 제1게이트절연막(25)은 하프늄실리케이트(HfSiO)를 포함한다. 제1게이트전극(26)은 금속질화막을 포함한다. 바람직하게, 제1게이트전극(26)은 티타늄질화막(TiN)을 포함한다.
제1일함수조절막(23)은 기판(201)과 제1게이트절연막(25) 사이에 형성되어 제1게이트전극(26)의 일함수 이동을 유도한다. 특히, 제1일함수조절막(23)은 제1게이트전극(26)의 일함수를 증가시킨다. 제1일함수조절막(23)은 제1계면막(21)과 제1계면막(21)보다 단위면적당 산소농도가 큰 제1캡핑막(22)을 포함한다. 제1계면막(21)은 실리콘산화막(SiO2)을 포함하고, 제1캡핑막(22)은 알루미나(Al2O3)를 포함한다. 실리콘산화막은 막내 산소농도가 1이고, 알루미나는 막내 산소농도가 1.37이다. 이에 따라, 실리콘산화막과 알루미나 사이에 다이폴이 형성된다. 예컨대, 실리콘산화막과 알루미나가 접촉하면, 알루미나의 산소가 실리콘산화막으로 확산이동한다. 이에 따라, 알루미나는 산소공공이 형성되어 전기적으로 양성이 되고, 산소가 확산이동된 실리콘산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴이 형성된다. 바람직하게, 실리콘산화막 위에 알루미나가 형성되면 알루미나가 양성을 갖고, 실리콘산화막이 음성을 갖게 되므로, 제1게이트전극(26)의 일함수는 증가하게 된다.
다음으로, 제2게이트(G2)는 제2일함수조절막(33), 제2게이트절연막(34) 및 제2게이트전극(35)이 적층된다. 제2게이트절연막(34)은 고유전상수를 갖는 고유전막을 포함한다. 제2게이트절연막(34)은 금속실리케이트를 포함한다. 바람직하게, 제2게이트절연막(34)은 하프늄실리케이트(HfSiO)를 포함한다. 제2게이트전극(35)은 금속질화막을 포함한다. 바람직하게, 제2게이트전극(35)은 티타늄질화막(TiN)을 포함한다.
제2일함수조절막(33)은 기판(201)과 제2게이트절연막(34) 사이에 형성되어 제2게이트전극(35)의 일함수 이동을 유도한다. 특히, 제2일함수조절막(33)은 제2게이트전극(35)의 일함수를 감소시킨다. 제2일함수조절막(33)은 제2계면막(31)과 제2계면막(31)보다 단위면적당 산소농도가 작은 제2캡핑막(32)을 포함한다. 제2계면막(31)은 실리콘산화막(SiO2)을 포함하고, 제2캡핑막(32)은 란탄늄산화막(La2O3)을 포함한다. 실리콘산화막은 막내 산소농도가 1이고, 란탄늄산화막은 막내 산소농도가 0.88이다. 이에 따라, 실리콘산화막과 란탄늄산화막 사이에 다이폴이 형성된다. 예컨대, 실리콘산화막과 란탄늄산화막이 접촉하면, 실리콘산화막의 산소가 란탄늄산화막으로 확산이동한다. 이에 따라, 실리콘산화막은 산소공공이 형성되어 전기적으로 양성이 되고, 산소가 확산이동된 란탄늄산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴이 형성된다. 바람직하게, 실리콘산화막 위에 란탄늄산화막이 형성되면, 실리콘산화막이 양성을 갖고, 란탄늄산화막이 음성을 갖게 되므로, 제2게이트전극(35)의 일함수는 감소하게 된다.
제1게이트(G1) 및 제2게이트(G2)는 각각 제1게이트전극(26)과 제2게이트전극(35) 상에 적층된 반응방지막(41)과 저저항 금속막(42)을 더 포함한다. 반응방지막(41)은 폴리실리콘막을 포함한다. 폴리실리콘막(N+ Poly-si)은 N형 불순물이 고농도로 도핑된다. 저저항 금속막(42)은 각 게이트의 저항을 낮추기 위한 물질로서 텅스텐막(W)을 포함한다.
도 2b는 도 2a와 다르게, 제1게이트(G1)에서 란탄늄산화막이 없는 구조이다.
상술한 실시예들에 따르면, 제1게이트절연막(25)과 제2게이트절연막(34)이 금속실리케이트를 포함하므로 누설전류가 억제된다.
제1게이트전극(26)과 제2게이트전극(35)이 티타늄질화막을 포함하므로 게이트절연막과의 계면특성이 개선되고, 이에 따라 전자이동도 특성이 향상된다.
또한, 제1 및 제2게이트절연막(25, 34) 하부에 각각 제1 및 제2일함수조절막(23, 33)을 형성하여 PMOSFET와 NMOSFET에 적합한 게이트전극의 일함수이동을 유도하므로써 문턱전압을 감소킨다.
결국, 금속실리케이트를 제1 및 제2게이트절연막(25, 34)으로 사용함에 따라 누설전류를 억제하고, 티타늄질화막을 제1 및 제2게이트전극(26, 35)으로 사용하고 제1 및 제2일함수조절막(23, 33)을 각각 제1 및 제2게이트절연막(25, 34) 하부에 형성하므로써 구동전류를 증가시킨다.
도 3 및 도 4는 본 발명의 실시예들에 따른 일함수조절막의 다이폴 형성 원리를 설명하기 위한 도면이다. 도 3은 PMOSFET에 적용된 경우이고, 도 4는 NMOSFET에 적용된 경우이다.
먼저, 도 3을 참조하면, 실리콘산화막은 막내 산소농도가 1이고, 알루미나는 막내 산소농도가 1.37이다. 이에 따라, 실리콘산화막과 알루미나 사이에 다이폴(29)이 형성된다. 예컨대, 실리콘산화막과 알루미나가 접촉하면, 알루미나의 산소(27)가 실리콘산화막으로 확산이동한다. 이에 따라, 알루미나는 산소공공(28)이 형성되어 전기적으로 양성이 되고, 산소(27)가 확산이동된 실리콘산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴(29)이 형성된다. 바람직하게, 실리콘산화막 위에 알루미나가 형성되면 알루미나가 양성을 갖고, 실리콘산화막이 음성을 갖게 되므로, PMOSFET의 게이트전극(26)의 일함수는 증가하게 된다.
도 4를 참조하면, 실리콘산화막은 막내 산소농도가 1이고, 란탄늄산화막은 막내 산소농도가 0.88이다. 이에 따라, 실리콘산화막과 란탄늄산화막 사이에 다이폴(38)이 형성된다. 예컨대, 실리콘산화막과 란탄늄산화막이 접촉하면, 실리콘산화막의 산소(36)가 란탄늄산화막으로 확산이동한다. 이에 따라, 실리콘산화막은 산소공공(37)이 형성되어 전기적으로 양성이 되고, 산소(36)가 확산이동된 란탄늄산화막은 전기적으로 음성이 된다. 이와 같이, 전기적으로 양성과 음성을 갖는 두 물질간에는 다이폴(38)이 형성된다. 바람직하게, 실리콘산화막 위에 란탄늄산화막이 형성되면, 실리콘산화막이 양성을 갖고, 란탄늄산화막이 음성을 갖게 되므로, NMOSFET의 게이트전극의 일함수는 감소하게 된다.
상술한 바와 같이 다이폴(28, 38)은 실리콘산화막과 접하는 물질 사이에 형성된다.
도 5a 내지 도 5f는 본 발명의 제1실시예에 따른 반도체장치의 제조 방법의 일예를 도시한 도면이다.
도 5a에 도시된 바와 같이, PMOSFET 영역(PMOSFET)과 NMOSFET 영역(NMOSFET)이 정의된 기판(51)에 PMOSFET 영역과 NMOSFET 영역을 전기적으로 분리시키는 소자분리막(52)을 형성한다. 기판(51)은 실리콘기판을 포함한다. 소자분리막(52)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성할 수 있다. 도면 상에는 도시되지 않았으나, 기판(51)의 NMOSFET 영역에는 P형 웰이 더 형성되고, PMOSFET 영역에는 N형 웰이 더 형성될 수 있다.
기판(51) 상에 계면막(Interlayer, 53)을 형성한다. 계면막(53)을 형성하기 전에, 세정공정을 진행하여 기판(51) 표면의 자연산화막을 제거한다. 세정공정은 HF 세정 공정을 포함하며, 이와 같이 HF 세정 공정을 진행하므로써 자연산화막을 제거함과 동시에 기판(51) 표면의 댕글링본드(Dangling bond)를 수소로 보호(passivation)한다. 이로써, 후속 공정 진행전까지 산화막이 형성되는 것을 억제한다.
계면막(53)은 실리콘산화막(SiO2)을 포함한다. 기판(51)이 실리콘기판을 포함하므로, 계면막(53)은 실리콘기판의 표면을 산화시켜 성장시킨 실리콘산화막을 포함한다. 계면막(53)은 10Å 두께로 성장시킨다. 바람직하게, 계면막(53)은 오존(O3)을 이용한 습식산화(Wet oxidation) 방식으로 성장시킨다. 계면막(53)은 기판의 계면 특성을 개선하여 전자의 이동도(Electron mobility)를 개선시킨다.
계면막(53) 상에 제1캡핑막(54)을 형성한다. 제1캡핑막(54)은 알루미나(Al2O3)를 포함한다. 알루미나(Al2O3)는 원자층증착법(Atomic Layer Deposition; ALD)을 이용하여 10Å 두께로 성장시킨다. 알루미나(Al2O3)를 성장시키기 위한 원자층증착법(ALD)은 약 450℃의 온도에서 TMA(trimethyl aluminum)와 O3를 반응시켜 형성한다. 제1캡핑막(54)은 PMOSFET에 사용되는 물질이다.
제1캡핑막(54)으로 사용된 알루미나(Al2O3)는 계면막(53)으로 사용된 실리콘산화막(SiO2)보다 단위면적당 산소농도가 더 크다. 예컨대, 실리콘산화막(SiO2)은 단위면적당 산소농도가 약 1인데 반해, 알루미나(Al2O3)는 단위면적당 산소농도가 약 1.37이다.
알루미나(Al2O3)와 실리콘산화막(SiO2)은 단위면적당 산소농도 차이가 있기 때문에, 알루미나(Al2O3)로부터 실리콘산화막(SiO2)으로 산소가 확산하게 된다. 산소가 확산하게 되면 알루미나에는 산소공공(Oxygen vacancy)이 생성되어 전기적으로 양성이 된다. 반대로, 실리콘산화막은 확산된 산소에 의해 전기적으로 음성이 된다. 결국, 알루미나와 실리콘산화막간에는 다이폴(Dipole)이 형성된다. 다이폴이 형성되면 후속 게이트전극의 일함수를 증가시킨다. 후속 공정에서 알루미나를 PMOSFET가 형성되는 제2영역에만 잔류시키므로써, PMOSFET의 게이트전극의 일함수를 증가시킨다.
제1캡핑막(54) 상에 포토리소그래피 공정을 진행하여 NMOSFET 영역은 오픈시키고 PMOSFET 영역을 덮는 감광막패턴(55)을 형성한다. 따라서, 감광막패턴(55)은 제1캡핑막(54) 상에서 PMOSFET 영역을 덮는다.
도 5b에 도시된 바와 같이, 감광막패턴(55)을 식각장벽으로 하여 제1캡핑막(54)의 일부를 제거한다. 이에 따라, PMOSFET 영역의 상부에만 제1캡핑막(54A)이 잔류하고, NMOSFET 영역의 상부에는 제1캡핑막(54)이 제거된다. NMOSFET 영역의 상부에서 제1캡핑막(54)을 제거하기 위해 알루미나를 선택적으로 제거할 수 있는 세정(Cleaning)을 적용할 수 있다.
감광막패턴(55)을 제거한 후 세정 공정을 진행한다.
도 5c에 도시된 바와 같이, 제1캡핑막(54A)을 포함한 전면에 제2캡핑막(56)으로서 란탄늄산화막(La2O3)을 형성한다. 란탄늄산화막은 원자층증착법(ALD)을 이용하여 10Å 두께로 성장시킨다. 란탄늄산화막을 성장시키기 위한 원자층증착법은 약 310℃의 온도에서 트리스 디테트라메틸헵탄디오나토 란탄늄(La(tmhd)3)과 H2O을 반응시켜 형성한다.
도 5d에 도시된 바와 같이, 제2캡핑막(56)을 포함한 전면에 게이트절연막(57)을 형성한다. 게이트절연막(57)은 고유전상수를 갖는 고유전막을 포함한다. 바람직하게, 게이트절연막(57)은 하프늄실리케이트(HfSiO)와 같은 금속실리케이트(Metal silicate)를 포함한다. 하프늄실리케이트(HfSiO)는 금속유기원자층증착법(MOALD)을 이용하여 30Å 두께로 성장시킨다. 하프늄실리케이트(HfSiO)를 성장시키기 위한 금속유기원자층증착법(MOALD)은 약 330℃의 온도에서 테트라키스에틸메틸아미노하프늄(TEMAH), 트리스다이메틸아미노실란(Tris-DMASiH) 및 O3를 반응시켜 형성하거나, 또는 테트라키스에틸메틸아미노하프늄(TEMAH), 트리스에틸메틸아미노실란(Tris-EMASiH) 및 O3을 반응시켜 형성한다.
플라즈마질화 공정을 진행한다. 플라즈마질화 공정은 600℃의 온도, 3kW의 파워, 1.0Torr의 압력하에서 Ar 및 N2 분위기로 120초동안 진행한다. 플라즈마질화공정에 의해 하프늄실리케이트의 막내 질소침투를 유도하여 후속 고온 열공정시 하프늄실리케이트의 상분리를 방지한다.
후속하여 어닐을 진행한다. 이를 PDA(Post Dielectric Anneal) 공정이라 한다. 어닐은 950℃의 온도, 10Torr의 압력하에서 N2 분위기로 60초동안 진행한다. 어닐을 통해 하프늄실리케이트의 막질을 치밀화한다.
위와 같은 플라즈마질화 공정과 PDA 공정에 의해 게이트절연막(57)으로 사용된 하프늄실리케이트의 누설전류를 최소화할 수 있다.
도 5e에 도시된 바와 같이, 전면에 게이트도전막(58)을 형성한다. 게이트도전막(58)은 티타늄질화막(TiN)을 포함한다. 티타늄질화막(TiN)은 플라즈마원자층증착법(PEALD)을 이용하여 60Å 두께로 성장시킨다. 티타늄질화막(TiN)을 성장시키기 위한 플라즈마원자층증착법은 약 300℃의 온도에서 형성한다. 티타늄질화막(TiN)은 티타늄유기소스와 질소플라즈마를 반응시켜 형성할 수 있다.
게이트도전막(58) 상에 반응방지막(59)으로서 폴리실리콘막을 형성한다. 폴리실리콘막은 550℃의 온도와 1.0Torr의 압력하에서 약 800Å 두께로 형성한다. 폴리실리콘막은 SiH4와 PH3를 반응시켜 형성한다. 폴리실리콘막은 고농도 N형 불순물을 포함한다. 이에 따라, 폴리실리콘막은 N+ 도우프드 폴리실리콘막을 포함한다. 반응방지막(59)은 게이트도전막(58)과 텅스텐막(60)간 반응을 방지하는 역할을 한다.
반응방지막(59) 상에 게이트전극의 비저항 감소를 위해 텅스텐막(60)을 형성한다.
도 5f에 도시된 바와 같이, 포토리소그래피 공정을 통해 게이트마스크(도시 생략)를 형성한 후 게이트식각 공정을 진행한다.
이에 따라, 기판의 PMOSFET 상에 제1게이트(G1)가 형성되고, NMOSFET 영역 상에 제2게이트(G2)가 형성된다. 제1게이트(G1)는 PMOSFET의 게이트가 되고, 제2게이트(G2)는 NMOSFET의 게이트가 된다. 제2게이트(G2)는 계면막(53), 제2캡핑막(56), 게이트절연막(57), 게이트전극(58)을 포함한다. 제1게이트(G1)는 계면막(53), 제1캡핑막(54A), 제2캡핑막(56), 게이트절연막(57) 및 게이트전극(58)을 포함한다. 제1게이트(G1)와 제2게이트(G2)는 각각 게이트전극(58) 상에 형성된 반응방지막(59)과 텅스텐막(60)을 더 포함한다.
한편, 본 발명의 제2실시예에 따른 반도체장치는 제2캡핑막을 PMOSFET영역에서 제거하는 것을 제외한 나머지는 제1실시예와 동일하게 진행한다.
예를 들어, 도 5f의 최종 구조에서 제1게이트(G1)의 제2캡핑막(56)을 제거한 구조를 갖는다. 제2캡핑막(56)을 제1게이트(G1)에서 제거하기 위해 도 5c 이후 PMOSFET 영역에서 선택적으로 제2캡핑막(56)을 제거하면 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201 : 기판 202 : 제1영역
203 : 제2영역 204 : 소자분리막
23 : 제1일함수조절막 25 : 제1게이트절연막
26 : 제1게이트전극 33 : 제2일함수조절막
34 : 제2게이트절연막 35 : 제2게이트전극

Claims (29)

  1. 기판 상에 형성되며 고유전상수를 갖는 게이트절연막;
    상기 게이트절연막 상에 형성된 게이트전극;
    상기 게이트전극 상에 형성된 반응방지막;
    상기 반응방지막 상에 형성된 금속막; 및
    상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수 이동을 유도하는 일함수 조절막
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 일함수 조절막은,
    제1막과 상기 제1막보다 단위면적당 산소농도가 큰 제2막을 포함하는 반도체장치.
  3. 제2항에 있어서,
    상기 제1막은 실리콘산화막을 포함하고, 상기 제2막은 알루미나를 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 일함수 조절막은,
    제1막과 상기 제1막보다 작은 산소농도를 갖는 제2막을 포함하는 반도체장치.
  5. 제4항에 있어서,
    상기 제1막은 실리콘산화막을 포함하고, 상기 제2막은 란탄산화막을 포함하는 반도체장치.
  6. 제1항에 있어서,
    상기 반응방지막은 폴리실리콘막을 포함하고, 상기 금속막은 텅스텐막을 포함하는 반도체장치.
  7. 제1항에 있어서,
    상기 게이트절연막은 하프늄실리케이트를 포함하는 반도체장치.
  8. 제1항에 있어서,
    상기 게이트전극은 티타늄질화막을 포함하는 반도체장치.
  9. PMOSFET 영역으로 정의된 기판 상에 형성되고 고유전상수를 갖는 게이트절연막;
    상기 게이트절연막 상에 형성된 게이트전극;
    상기 게이트전극 상에 형성된 반응방지막;
    상기 반응방지막 상에 형성된 금속막; 및
    상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수를 증가시키는 일함수 조절막
    을 포함하는 반도체장치.
  10. 제9항에 있어서,
    상기 일함수 조절막은,
    상기 기판 상에 형성된 제1막과 상기 제1막 상에 형성되며 상기 제1막보다 단위면적당 산소농도가 큰 제2막을 포함하는 반도체장치.
  11. 제10항에 있어서,
    상기 제1막은 실리콘산화막을 포함하고, 상기 제2막은 알루미나를 포함하는 반도체장치.
  12. 제9항에 있어서,
    상기 게이트절연막은 하프늄실리케이트를 포함하는 반도체장치.
  13. 제9항에 있어서,
    상기 게이트전극은 티타늄질화막을 포함하는 반도체장치.
  14. NMOSFET 영역으로 정의된 기판 상에 형성되고 고유전상수를 갖는 게이트절연막;
    상기 게이트절연막 상에 형성된 게이트전극;
    상기 게이트전극 상에 형성된 반응방지막;
    상기 반응방지막 상에 형성된 금속막; 및
    상기 기판과 게이트절연막 사이에 형성되어 상기 게이트전극의 일함수를 감소시키는 일함수 조절막
    을 포함하는 반도체장치.
  15. 제14항에 있어서,
    상기 일함수 조절막은,
    상기 기판 상에 형성된 제1막과 상기 제1막 상에 형성되며 상기 제1막보다 단위면적당 산소농도가 작은 제2막을 포함하는 반도체장치.
  16. 제15항에 있어서,
    상기 제1막은 실리콘산화막을 포함하고, 상기 제2막은 란탄산화막을 포함하는 반도체장치.
  17. 제14항에 있어서,
    상기 게이트절연막은 하프늄실리케이트를 포함하는 반도체장치.
  18. 제14항에 있어서,
    상기 게이트전극은 티타늄질화막을 포함하는 반도체장치.
  19. PMOSFET영역 및 NMOSFET영역을 구비하는 기판상에 계면막을 형성하는 단계;
    상기 PMOSFET영역의 계면막 상에 제1일함수조절막을 형성하는 단계;
    상기 제1일함수조절막을 포함한 기판 전면에 제2일함수조절막을 형성하는 단계;
    상기 제2일함수조절막을 포함한 기판의 전면에 고유전상수를 갖는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트도전막을 형성하는 단계; 및
    상기 게이트도전막, 상기 게이트절연막, 상기 제1,2일함수조절막 및 상기 계면막을 식각하여 상기 PMOSFET영역 및 상기 NMOSFET영역에 각각 서로 다른 일함수를 갖는 PMOSFET게이트 및 NMOSFET게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 PMOSFET게이트 및 NMOSFET게이트를 형성하기 이전에,
    상기 게이트도전막 상에 반응방지막 및 금속막을 순차적으로 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  21. 제19항에 있어서,
    상기 제1일함수조절막은 상기 PMOSFET게이트의 일함수를 증가시키도록 상기 계면막보다 단위면적당 산소농도가 큰 물질을 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 계면막은 실리콘산화막을 포함하고, 상기 제1일함수조절막은 알루미나를 포함하는 반도체장치 제조 방법.
  23. 제20항에 있어서,
    상기 반응방지막은 폴리실리콘막을 포함하고, 상기 금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  24. 제19항에 있어서,
    상기 제2일함수조절막은 상기 NMOSFET게이트의 일함수를 감소시키도록 상기 계면막보다 단위면적당 산소농도가 작은 물질을 포함하는 반도체장치 제조 방법.
  25. 제24항에 있어서,
    상기 계면막은 실리콘산화막을 포함하고, 상기 제2일함수조절막은 란탄산화막을 포함하는 반도체장치 제조 방법.
  26. 제19항에 있어서,
    상기 게이트절연막은 금속실리케이트를 포함하는 반도체장치 제조 방법.
  27. 제19항에 있어서,
    상기 게이트도전막은 티타늄질화막을 포함하는 반도체장치 제조 방법.
  28. PMOSFET영역과 NMOSFET영역을 갖는 기판;
    고유전상수를 갖고, 상기 PMOSFET영역의 기판상에 형성된 제1게이트절연막과 상기 NMOSFET영역의 기판상에 형성된 제2게이트절연막;
    상기 제1게이트절연막 상에 형성된 제1게이트전극;
    상기 PMOSFET영역의 기판과 상기 제1게이트절연막 사이에 형성되어 상기 제1게이트전극의 일함수 이동을 유발하는 제1일함수조절막;
    상기 제2게이트절연막 상에 형성된 제2게이트전극; 및
    상기 NMOSFET영역의 기판과 상기 제2게이트절연막 사이에 형성되어 상기 제2게이트전극의 일함수 이동을 유발하는 제2일함수조절막을 포함하고,
    상기 제2일함수조절막은 상기 제1게이트절연막과 상기 제1일함수조절막 사이에도 삽입된 구조를 갖는 반도체장치.
  29. 제28항에 있어서,
    상기 제1 및 제2게이트전극 상에 형성된 반응방지막; 및
    상기 반응방지막 상에 형성된 금속막
    을 더 포함하는 반도체장치.
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