JP2007243105A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ゲート電極の界面準位を低い状態に維持しつつ、低抵抗で適性な仕事関数値を有するゲート電極の形成を可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１３を介してゲート電極１４を備えた絶縁ゲート型トランジスタからなる半導体装置１であって、前記ゲート電極１４は、前記ゲート絶縁膜１３側に上層のゲート電極１４を成膜する際のダメージを抑止する導電性を有する緩衝膜１５と、前記緩衝膜１５上に形成されたゲート電極本体部１６とで構成されていることを特徴とする。
【選択図】図１

Description

本発明は、金属ゲート電極を用いた半導体装置およびその製造方法に関する。
ＭＯＳトランジスタの高集積化、高速化は、スケーリング則基づき、トランジスタの微細化によって実現してきており、既に０．１μｍのゲート長を目前にしている。これにともなって、ゲート絶縁膜の薄膜化が進められ、例えばゲート長が０．１μｍ以下のトランジスタにおいては、ゲート絶縁膜は２ｎｍ以下に薄膜する必要がある。この微細化により、さらなる素子の高速化、低消費電力化、素子の占有面積の縮小をもたらしている。また最近では、同じチップ面積により多くの素子を搭載できることからＬＳＩそのものの多機能化が実現している。
微細化の追求は０．１μｍを境に大きな壁にぶつかることが予想されている。その壁のひとつにゲート酸化膜の薄膜化の限界がある。従来ゲート絶縁膜は、固定電荷をほとんど含有せず、チャネル部のシリコン（Ｓｉ）との境界にほとんど界面準位を形成しないという素子動作上不可欠な２つの特性を満足できることから酸化シリコン（ＳｉＯ2）が用いられてきた。また酸化シリコン（ＳｉＯ2）は、簡単に制御性良く薄い膜を形成できることから、素子の微細化にも有効であった。
しかしながら、酸化シリコン（ＳｉＯ2）の比誘電率（３．９）は低く、ゲート長が０．１μｍ以降の世代ではトランジスタの性能を満足するために３ｎｍ以下の膜厚が要求される。この膜厚ではキャリアが膜中を直接トンネリングし、ゲート／基板間のリーク電流が増加する問題が起こることが予測される。
また、通常ゲート電極材料としては、多結晶シリコン（以下Ｐｏｌｙ−Ｓｉ）が用いられてきている。この理由としては、ゲート電極直下のゲート絶縁膜との界面が安定している点や、Ｐｏｌｙ−Ｓｉ内部へインプラ・拡散等の技術を用いて不純物を導入することが容易なので、不純物の元素や濃度を選択して、ＮＭＯＳＦＥＴ及び、ＰＭＯＳＦＥＴ各々に、最適な仕事関数を持つゲート電極を形成して、最適な閾値を得ることが可能である点が挙げられる。
そこで、現在ゲート電極としては、Ｎ型、Ｐ型のドーパントを添加した多結晶シリコン（Ｐｏｌｙ−Ｓｉ）が用いられているが、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の動作時に電極内に空乏層が広がり、電気的な膜厚を増加させるという問題が生じる。空乏層の膜厚はＮＭＯＳトランジスタで約０．２ｎｍ、ＰＭＯＳトランジスタで約０．５ｎｍ程度あり、ゲート絶縁膜の薄膜化とともに割合が増大し、無視できない問題となっている。このゲート電極の空乏化はＰｏｌｙ−Ｓｉが半導体であるがために抑制困難な現象である。そこで、この問題を解決するために、空乏層の生じない金属電極を用いることが研究されている。
しかし、金属ゲートを１種類の金属で形成した場合は、ゲート電極の仕事関数はＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴともに同じ値となるので、従来のＰｏｌｙ−Ｓｉゲートのように、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのゲート電極の仕事関数を調整することが困難になり、適正なしきい値を得ることができない。
これを克服するためには、デュアルメタルゲート、すなわち、ＮＭＯＳＦＥＴにはＮ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を有して、ＰＭＯＳＦＥＴにはＰ型Ｐｏｌｙ−Ｓｉと同様の仕事関数を得るように、各々の金属材料を選択することが提案されている。例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）等の金属窒化物材料は耐熱性、耐酸化性の観点から有望視されている。
また、形成方法としては、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）等の成膜方法が多く用いられている。しかしながら、熱ＣＶＤの場合、通常アンモニア（ＮＨ3）を窒素（Ｎ）導入のために用いられるが、成膜温度が４００℃以上と高い場合、絶縁膜中に窒素が添加されてしまい、界面準位が増大し、トランジスタ特性の劣化および信頼性の劣化が生じてしまう。また、４００℃以下にすることにより絶縁膜中への窒素添加は抑制可能であるが、成膜時の異常成長および成膜速度の低下の問題が生じる。成膜温度低温化のために、アンモニア（ＮＨ3）プラズマ、窒素（Ｎ2）プラズマが多く用いられているが、絶縁膜に窒素イオンが照射されることにより、絶縁膜中に窒素が添加され界面準位が増大しトランジスタ特性の劣化および信頼性の劣化が生じてしまう
また、金属ゲートを形成する方法としては、従来のＰｏｌｙ−Ｓｉゲートと同様に金属材料を成膜した後にゲート加工を行うプレーナー構造以外に、最初に形成したダミーゲートを除去した後に、再度ゲートを形成する、ダマシンゲート構造も検討されている（例えば、非特許文献１参照。）。
上記のダマシンゲート構造の場合、微細なゲート長に対しても成膜を行うためにはＣＶＤ法や、ＡＬＤ法などのカバレージの優れた手法で成膜することが望ましい。ＰＭＯＳＦＥＴ用の金属系ゲート材料として窒化チタン（ＴｉＮ）が候補の１つに挙げられていて、ＣＶＤ法を用いた窒化チタン（ＴｉＮ）が検討されている。ＣＶＤ−ＴｉＮの場合、高温成膜ではゲートリークが増加し、成膜温度の低温化によって改善されると報告されている（例えば、非特許文献２参照。）。
Atsushi Yagishita, Tomohiro Saito, Kazuaki Nakajima, Seiji Inumiya, Yasushi Akasaka, Yoshio Ozawa, Gaku Minamihara, Hiroyuki Yano, Katsuhiro Hieda著 「High Performance Metal Gate MOSFETs Fabricated by CMP for 0.1μm Regime」International Electron Devices Meeting(IEDM)98-785-788 １９９８年 Shinsuke Sakashita, Kenichi Mori, Kazuki Tanaka, Masaharu Mizuno, Masao Inoue, Shinichi Yamanari, Jiro Yugami, Hiroshi Miyatake,and Masahiro Toneda著 「Low temperature divided CVD technique for TiN metal gate electrodes of p-MISFETs」Extended Abstracts of 2005 International Conference on Solid Devices and Materials, p.854-855 ２００５年
解決しようとする問題点は、熱的な成膜方法、例えば熱ＣＶＤ法で金属ゲート電極を形成した場合、ゲート電極の抵抗が大きくなり、しかも成膜速度が遅くなるという問題があり、プラズマをアシストした成膜方法、例えばプラズマＣＶＤ法で成膜した場合、熱的な成膜よりも早い成膜速度で、低抵抗で、適性な仕事関数を有するゲート電極の形成が可能になるが、窒素を含む金属材料のゲート絶縁膜を形成しようとすると、プラズマの影響によりゲート絶縁膜中に窒素が導入され、この影響でゲート電極の界面準位が上昇するという問題が生じる。また、適性な仕事関数を有する成膜が困難である。
本発明は、ゲート電極の界面準位を低い状態に維持しつつ、低抵抗で適性な仕事関数値を有するゲート電極の形成を可能にすることを課題とする。
請求項１に係る本発明は、半導体基板上にゲート絶縁膜を介してゲート電極を備えた絶縁ゲート型トランジスタからなる半導体装置であって、前記ゲート電極は、前記ゲート絶縁膜上にゲート電極本体部を成膜する際のダメージを抑止する導電性の緩衝膜と、前記緩衝膜上に形成されたゲート電極本体部とで構成されていることを特徴とする。
請求項１に係る本発明では、ゲート絶縁膜とゲート電極本体部との間に緩衝膜が設けられていることから、ゲート電極本体部がプラズマをアシストした成膜方法によって形成されたものであっても、ゲート絶縁膜にプラズマの悪影響、例えば窒素が導入されるという悪影響が及ぶのが防止されている。このため、ゲート電極本体部はプラズマをアシストした成膜方法によって形成されたものを用いることができる。一方、緩衝膜は、プラズマの悪影響を防ぐ目的で形成される膜であるため、厚く形成されている必要がない。このため、緩衝膜を形成したことによる抵抗上昇による悪影響はなく、成膜速度の遅滞の影響もない。さらに緩衝膜は熱的成膜方法で形成された膜を用いることができる。
請求項４に係る本発明は、半導体基板上にゲート絶縁膜を介してゲート電極を備えた絶縁ゲート型トランジスタからなる半導体装置の製造方法であって、前記ゲート電極を形成する工程は、前記ゲート絶縁膜上にゲート電極本体部を成膜する際のダメージを抑止する導電性の緩衝膜を形成する工程と、前記緩衝膜上にゲート電極本体部を形成する工程とを有することを特徴とする。
請求項４に係る本発明では、ゲート絶縁膜とゲート電極本体部との間に緩衝膜を形成することから、ゲート電極本体部がプラズマをアシストした成膜方法によって形成しても、ゲート絶縁膜にプラズマの悪影響、例えば窒素が導入されるという悪影響が及ぶのが防止される。このため、ゲート電極本体部はプラズマをアシストした成膜方法によって形成することができるようになる。一方、緩衝膜は、プラズマの悪影響を防ぐ目的で形成する膜であるため、厚く形成する必要がない。このため、緩衝膜を形成したことによる抵抗上昇による悪影響はなく、成膜速度の遅滞の影響もない。さらに緩衝膜を熱的成膜方法で形成することができるようになる。
請求項１に係る本発明によれば、ゲート電極本体部はプラズマをアシストした成膜方法によって形成されたものを用いることができるため、ゲート電極本体部の低抵抗化、ゲート電極の成膜速度の高速化が可能になるという利点がある。また、緩衝膜は熱的成膜方法で形成された膜を用いることができるため、ゲート電極の界面準位を低い状態に維持しつつ、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴに適した仕事関数値が得られる。
請求項４に係る本発明によれば、ゲート絶縁膜にダメージを与えることなくプラズマをアシストした成膜方法によって、ゲート電極本体部を形成することができるため、ゲート電極本体部の低抵抗化、ゲート電極の成膜速度の高速化が可能になるという利点がある。また、熱的成膜方法で緩衝膜を形成することができるため、ゲート電極の界面準位を低い状態に維持しつつ、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴに適した仕事関数値を得ることができる。
請求項１に係る本発明の一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。図１では半導体装置として絶縁ゲート型の電界効果トランジスタを示す。
図１に示すように、半導体装置１は以下のように構成されている。半導体基板１１に素子分離のための絶縁領域１２が形成されている。上記半導体基板１１は、例えばシリコン基板で形成されている。上記半導体基板１１上にはゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４は、下層より上層のゲート電極を成膜する際のダメージを抑止するもので導電性を有する緩衝膜１５およびゲート電極本体部１６からなる。上記ゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成されている。または、高誘電体膜で形成することも可能である。
上記緩衝膜１５は、熱的成膜方法により形成された膜であり、例えば、熱ＣＶＤ法、熱ＡＬＤ法等により成膜された、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドで形成することができる。この緩衝膜１５は、例えば０．３ｎｍ〜１０ｎｍ程度の膜厚に形成されている。
上記ゲート電極本体部１６は、プラズマをアシストした成膜方法より形成された膜であり、例えば、プラズマＣＶＤ法、プラズマＡＬＤ法等により成膜された、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドで形成することができる。このゲート電極本体部１６は、例えば１０ｎｍ〜１００ｎｍ程度の膜厚に形成されている。
また、上記緩衝膜１５は、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴに合った仕事関数値に制御されている。
上記ゲート電極１４の両側における半導体基板１１にエクステンション領域１７、１８が形成されている。またゲート電極１４の側壁には側壁スペーサ１９が形成されている。そして、側壁スペーサ１９の下方のエクステンション領域１７、１８を残すようにして、ゲート電極１４の両側方向の半導体基板１１にソース・ドレイン領域２０、２１が形成されている。上記のようにＭＯＳＦＥＴからなる半導体装置１が構成されている。
上記半導体装置１では、ゲート絶縁膜１３とゲート電極本体部１６との間に緩衝膜１５が設けられていることから、ゲート電極本体部１６がプラズマをアシストした成膜方法によって形成されたものであっても、ゲート絶縁膜１３にプラズマの悪影響、例えば窒素が導入されるという悪影響が及ぶのが防止されている。このため、ゲート電極本体部１６はプラズマをアシストした成膜方法によって形成されたものを用いることができる。一方、緩衝膜１５は、プラズマの悪影響を防ぐ目的で形成される膜であるため、厚く形成されている必要がない。このため、緩衝膜１５を形成したことによる抵抗上昇による悪影響はなく、成膜速度の遅滞の影響もない。さらに緩衝膜１５は熱的成膜方法で形成された膜を用いることができる。
よって、ゲート電極本体部１６はプラズマをアシストした成膜方法によって形成されたものを用いることができるため、ゲート電極本体部１６の低抵抗化、成膜速度の高速化が可能になるという利点がある。また、緩衝膜１５は熱的成膜方法で形成された膜を用いることができるため、ゲート電極１４の界面準位を低い状態に維持しつつ、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴに適した仕事関数値が得られる。
次に、本発明の一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。図２では、埋め込みゲート構造のＭＯＳＦＥＴを示す。
図２に示すように、半導体基板１１に素子分離のための絶縁領域１２が形成されている。上記半導体基板１１は、例えばシリコン基板で形成されている。上記半導体基板１１上には、ゲート電極が形成されるゲート電極形成溝３３が形成されている。このゲート電極形成溝３３は、ダミーゲート（図示せず）を形成し、層間絶縁膜３２を形成した後、このダミーゲートを除去することにより形成されたものである。
上記ゲート電極形成溝３３の両側における半導体基板１１にはエクステンション領域１７、１８が形成されている。またゲート電極形成溝３３の側壁には側壁スペーサ１９が形成されている。そして、側壁スペーサ１９の下方のエクステンション領域１７、１８を残すようにして、半導体基板１１にソース・ドレイン領域２０、２１が形成されている。
上記ゲート電極形成溝３３の内部には、ゲート絶縁膜３４を介してゲート電極３５が形成されている。このゲート電極３５は、下層より上層のゲート電極を成膜する際のダメージを抑止するもので導電性を有する緩衝膜３６およびゲート電極本体部３７からなる。上記ゲート絶縁膜３４は、例えば酸化シリコン（ＳｉＯ2）膜で形成されている。または、高誘電体膜で形成することも可能である。
上記緩衝膜３６は、熱的成膜方法により形成された膜であり、例えば、熱ＣＶＤ法、熱ＡＬＤ法（ＡＬＤは原子層蒸着であり、Atomic Layer Depositionの略記である）等により成膜された、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドで形成することができる。この緩衝膜３６は、例えば０．５ｎｍ〜１０ｎｍ程度の膜厚に形成されている。この緩衝膜３６は、ＰＭＯＳＦＥＴもしくはＮＭＯＳＦＥＴに合った仕事関数値を制御されている。
上記ゲート電極本体部３７は、例えば２層に形成されている。この２層のうちの下層（３７ａ）は、プラズマをアシストした成膜方法より形成された膜であり、例えば、プラズマＣＶＤ法、プラズマＡＬＤ法等により成膜された、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドで形成することができる。このゲート電極本体部３７は、例えば１０ｎｍ〜１０ｎｍ程度の膜厚に形成されている。
また、上記ゲート電極本体部３７の上層３７ｂは、ゲート電極形成溝３３の内部を埋め込むように形成されている。この上層３７ｂは金属膜からなり、例えばＣＶＤ−タングステン（Ｗ）膜からなる。この上層３７ｂは、導電性を有する金属系膜であればよく、例えば金属膜、窒化金属膜、窒化金属シリサイド膜等、低抵抗な金属系材料を用いることができる。
上記のようにＭＯＳＦＥＴからなる半導体装置２が構成されている。この半導体装置２では、前記第１実施例の半導体装置１と同様なる作用効果を得ることができる。
次に、請求項４に係る本発明の一実施の形態（第３実施例）を、図３〜図５の製造工程断面図によって説明する。
図３（１）に示すように、半導体基板１１に素子分離のための絶縁領域１２を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。次いで、上記絶縁領域１２が形成された半導体基板１１表面を洗浄する。この洗浄では、アンモニア、過酸化水素水および純水を混合した溶液で基板表面の汚染を除去する。引き続きフッ酸（ＨＦ）／水（Ｈ2Ｏ）比が１／１００の水溶液に６０秒間浸してシリコン基板上の自然酸化膜を除去する。
次に、図３（２）に示すように、上記半導体基板１１上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば半導体基板１１を熱酸化することで熱酸化膜（ＳｉＯ2膜）で形成する。この成膜条件としては、酸化温度を６００℃−１０００℃、成膜雰囲気の圧力を１．３３Ｐａ〜１０１ｋＰａに設定する。なお、ゲート絶縁膜１３を高誘電体膜で形成することも可能である。この場合には、ＣＶＤ法、ＡＬＤ法等の成膜方法を採用することができる。
次に、図４（３）、図４（４）の部分拡大図に示すように、ゲート絶縁膜１３上にゲート電極形成膜３１を形成する。このゲート電極形成膜３１は、ゲート絶縁膜１３側に上層のゲート電極を成膜する際のダメージを抑止する導電性を有する緩衝膜１５と、緩衝膜１５上に形成されるゲート電極本体部１６とからなる。また、ゲート電極形成膜３１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドで形成することができる。その際、緩衝膜１５およびゲート電極本体部１６を形成するために、異なる成膜方法によって２段階の成膜を行う。例えば、緩衝膜１５を形成する成膜では、熱的成膜方法を採用する。そしてゲート電極本体部１６の成膜では、プラズマをアシストした成膜方法を採用する。
例えば窒化チタン（ＴｉＮ）膜で形成する一例を以下に説明する。第１段階の成膜では、一例として、成膜雰囲気の圧力を１．３３Ｐａ〜１３３ｋＰａ、成膜温度（基板温度）を２００℃〜４００℃、原料ガスに、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）との混合ガスを用い、プラズマのアシストは受けずに成膜を行う。そして、緩衝膜１５を、例えば０．３ｎｍ〜１．０ｎｍ程度の膜厚に形成する。この膜厚であれば、次に、プラズマをアシストした成膜を行っても、その影響がゲート絶縁膜１３に及ばなくなる。また、ゲート電極本体部１６と比較して電気抵抗の高い緩衝膜１５の膜厚の上限は、ゲート電極１４の電気抵抗の許容範囲によって決定される。
上記緩衝膜１５を形成した後、第２段階の成膜を行う。この第２段階の成膜では、プラズマをアシストした成膜方法、例えばプラズマＣＶＤ法により、ゲート電極本体部１６の成膜を行う。この成膜条件の一例としては、成膜雰囲気の圧力を１．３３Ｐａ〜１３３ｋＰａ、成膜温度（基板温度）を２００℃〜４００℃、原料ガスに、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）との混合ガスを用い、プラズマパワーを１００Ｗ〜６００Ｗに設定し、ゲート電極本体部１６を１０ｎｍ〜１００ｎｍ程度の膜厚に形成する。
このように、第１段階の成膜で熱的成膜を行い、第２段階の成膜でプラズマをアシストした成膜を行うことにより、熱ＣＶＤの低温プロセスで問題となる異常成長が抑制され、かつ、緩衝膜１５によってアシストした成膜によるプラズマダメージを抑制することが可能となる。
また、上記成膜では、緩衝膜１５の成膜温度によってその膜の仕事関数値を制御することができる。図６の仕事関数値と成膜温度との関係図に示すように、成膜温度によって、仕事関数値が異なるので、成膜温度を調整することで所望の仕事関数値を得るように成膜することが可能になる。この図６では窒化チタン（ＴｉＮ）膜の場合を示したが、上記に挙げた窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドでも、成膜温度によって、仕事関数値を制御することができる。上記金属系材料の仕事関数の一例としては、ＴａＮが４．５−４．６ｅＶ、ＴａＳｉＮが４．３ｅＶ、ＨｆＮが４．７ｅＶ、ＨｆＳｉＮが４．−４．７ｅＶ、ＺｒＮが４．３ｅＶ、ＴｉＳｉＮが４．７−４．８ｅＶ、ＭｏＳｉＮが４．３−４．５ｅＶ、ＷＮが５ｅＶ等の報告がある。
図５（５）に示すように、通常のパターニング技術（例えばリソグラフィー技術によるマスク形成、そのマスクを用いたドライエッチング技術による加工）によって、ゲート電極形成膜３１を加工してゲート電極１４を形成する。したがって、ゲート電極１４は、ゲート絶縁膜１３上に緩衝膜１５およびゲート電極本体部１６で構成される。
その後、図５（６）に示すように、通常の技術のトランジスタ形成技術によって、ゲート電極１４の両側における半導体基板１１にエクステンション領域１７、１８を形成する。次いで、通常のサイドウォール形成技術によって、ゲート電極１４の側壁に側壁スペーサ１９を形成する。そして、側壁スペーサ１９の下方にエクステンション領域１７、１８を残すようにして、半導体基板１１にソース・ドレイン領域２０、２１を形成する。上記エクステンション領域１７、１８．ソース・ドレイン領域２０、２１は、既知のドーピング技術、例えばイオン注入法、拡散法等による。その後、活性化アニールを行い、ＭＯＳＦＥＴからなる半導体装置１が形成される。
次に、上記半導体装置１のＣＶ特性を図７に示す。図７では、縦軸にゲート電極／ゲート絶縁膜間の容量を示し、横軸にゲート電圧を示す。
図７に示すように、ゲート電極１４を窒化チタンのような金属系電極にすることにより、多結晶シリコン電極／酸化シリコンゲート絶縁膜（Ｐｏｌｙ−Ｓｉ／ＳｉＯ2）で見られる空乏層が無くなることが分かる。
次に、上記半導体装置（ＭＯＳＦＥＴ）１の電子移動度を図８に示す。図８では、縦軸に電子移動度を示し、横軸にゲート電界を示す。
図８に示すように、プラズマＣＶＤ法による成膜のみで形成したゲート電極を有するＭＯＳＦＥＴと比較して、緩衝膜１５を形成した本発明に係るゲート電極１４を有するＭＯＳＥＦＴでは、理論的な移動度に近い値をとることがわかる。この結果から、本発明の半導体装置１では良好なＭＯＳＦＥＴ特性が得られていることが分かる。
上記第３実施例で説明したゲート電極形成膜３１の形成方法では、ＣＶＤ法を用いたが、ＡＬＤ法を用いることもできる。このＡＬＤ法により成膜したものであっても同様な作用効果を得ることができる。以下にＡＬＤ法によるゲート電極の形成工程を説明する。
まず、第１段階の成膜では、熱ＡＬＤ法により成膜を行う。その成膜条件の一例としては、成膜雰囲気の圧力を１．３３Ｐａ〜１３３Ｐａ、成膜温度（基板温度）を２００℃〜４００℃に設定し、成膜ガスに四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）を用い、パージガスにアルゴン（Ａｒ）を用い、プラズマのアシストを受けないで、緩衝膜１５を０．３ｎｍ〜１．０ｎｍの膜厚に形成する。この膜厚であれば、次に、プラズマをアシストした成膜を行っても、その影響がゲート絶縁膜１３に及ばなくなる。また、上限の膜厚を１．０ｎｍとしたのは、この程度の膜厚であれば、後に説明するゲート電極１４の電気抵抗をほとんど上昇させないためである。また、後に形成するゲート電極本体部の膜厚によって、もしくは、ゲート電極の電気抵抗の許容範囲によっては、緩衝膜１５の厚みの上限はゲート電極１４全体の比抵抗が例えば２００μΩ・ｃｍ以下になる範囲の膜厚まで許容される。
上記緩衝膜１５を形成した後、第２段階の成膜を行う。この第２段階の成膜では、プラズマをアシストしたＡＬＤ法（プラズマＡＬＤ法）により、ゲート電極本体部１６の成膜を行う。この成膜条件の一例としては、成膜雰囲気の圧力を１．３３Ｐａ〜１３３ｋＰａ、成膜温度（基板温度）を２００℃〜４００℃、原料ガスに、四塩化チタン（ＴｉＣｌ4）とアンモニア（ＮＨ3）との混合ガスを用い、プラズマパワーを１００Ｗ〜６００Ｗに設定し、ゲート電極本体部１６を１０ｎｍ〜１００ｎｍ程度の膜厚に形成する。
このように、第１段階の成膜で熱的成膜のＡＬＤ法により成膜を行い、第２段階の成膜でプラズマをアシストしたプラズマＡＬＤ法により成膜を行うことにより、熱ＡＬＤの低温プロセスで問題となる異常成長が抑制され、かつ、緩衝膜１５によってプラズマをアシストした成膜によるプラズマダメージを抑制することが可能となる。
ＡＬＤ成膜におけるガス導入、プラズマ導入のタイミングを図９に示す。図９では、縦軸に工程を示し、横軸に成膜時間を示す。
図９（１）に示すように、第１段階では、はじめに四塩化チタンを供給してチタン層を形成した後、四塩化チタン供給を停止するとともに、アルゴンをパージする。アルゴンによるパージが完了した後、アルゴンの供給を停止するとともに、アンモニアの供給を開始して、窒素原子の層を形成する。そして、アンモニアの供給を停止して、第１回目の原子層成膜を終える。このように、チタン層の形成と窒素層の形成を所定の膜厚になるまで繰り返し行うことによって、窒化チタン層を形成する。
次に、図９（２）に示すように、第２段階では、はじめに四塩化チタンを供給してチタン層を形成した後、四塩化チタン供給を停止するとともに、アルゴンをパージする。アルゴンによるパージが完了した後、アルゴンの供給を停止するとともに、アンモニアの供給を開始して、窒素原子の層を形成する。この成膜では、プラズマをアシストして行う。そして、アンモニアの供給を停止するとともに、アルゴンをパージする。このときもプラズマをアシストして、第１回目の原子層成膜を終える。このように、チタン層の形成と窒素層の形成を所定の膜厚になるまで繰り返し行うことによって、窒化チタン層を形成する。
次に、成膜方法をパラメータにとった窒化チタン（ＴｉＮ）膜の比抵抗と成膜温度との関係を図１０に示す。図１０では、縦軸に比抵抗を示し、横軸に成膜温度を示す。
図１０に示すように、熱ＡＬＤ法で成膜した膜の場合、成膜温度が３５０℃では比抵抗が８７０μΩ−ｃｍ、４００℃であっても比抵抗が４１０μΩ−ｃｍ程度あり、４００℃以下の成膜温度であっても比抵抗が高くなる。一方、プラズマＡＬＤ法で成膜した膜の場合、２７０℃、３５０℃、４００℃であっても、比抵抗が１７０μΩ−ｃｍ程度以下と低い値が得られる。このように、プラズマＡＬＤ法、プラズマＣＶＤ法のように、プラズマのアシストを受けた成膜方法では、膜密度の高い成膜が可能になるので、比抵抗の低い膜の形成が可能になる。したがって、プラズマダメージを防止する緩衝膜１５は、プラズマダメージをゲート絶縁膜１３に与えない熱的な成膜方法、例えば熱ＣＶＤ法、熱ＡＬＤ法等により成膜し、緩衝膜１５が形成されている状態で成膜されるゲート電極本体部１６の成膜では、プラズマＡＬＤ法、プラズマＣＶＤ法のようなプラズマをアシストした成膜方法を用いることが、低抵抗なゲート電極１４を形成する上で効果的である。
上記第３実施例では、ゲート絶縁膜１３とゲート電極本体部１６との間にゲート絶縁膜１３にプラズマの影響が及ばないようにプラズマを阻止する緩衝膜１５を設けることから、ゲート電極本体部１６がプラズマをアシストした成膜方法によって形成しても、ゲート絶縁膜１３にプラズマの悪影響、例えば窒素が導入されるという悪影響が及ぶのが防止される。このため、ゲート電極本体部１６は、プラズマをアシストした成膜方法によって形成することができるので、低抵抗な膜となる。一方、緩衝膜１５は、プラズマの悪影響を防ぐ目的で形成する膜であるため、例えば０．３ｎｍ以上１０ｎｍ以下の薄い膜厚でよく、厚く形成する必要がない。このため、緩衝膜１５を形成したことによる比抵抗の上昇による悪影響はなく、成膜速度の遅滞の影響もない。よって、緩衝膜１５は、仕事関数の調整が可能な熱的成膜方法で形成することができる。
言い換えれば、ゲート絶縁膜１３にダメージを与えることなくプラズマをアシストした成膜方法によって、ゲート電極本体部１６を形成することができるため、ゲート電極本体部１６の低抵抗化が可能になるという利点がある。またゲート電極１４の成膜速度の高速化が可能になるという利点がある。また、熱的成膜方法で緩衝膜１５を形成することができるため、ゲート電極１４の界面準位を低い状態に維持しつつ適性な仕事関数値を得ることができる。
次に、請求項４に係る本発明の一実施の形態（第４実施例）を、図１１〜図１２の製造工程断面図によって説明する。図１１〜図１２には、ダマシン（Ｒｅｐｌａｃｅｍｅｎｔ）構造のゲート電極を有するＭＯＳＦＥＴの製造方法を示す。
図１１（１）に示すように、半導体基板１１に素子分離のための絶縁領域１２を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。次いで、上記半導体基板１１上にダミーゲート（図示せず）を形成し、このダミーゲートの両側における半導体基板１１にエクステンション領域１７、１８を形成する。次いで、通常のサイドウォール形成技術によって、ダミーゲートの側壁に側壁スペーサ１９を形成する。そして、側壁スペーサ１９の下方にエクステンション領域１７、１８を残すようにして、半導体基板１１にソース・ドレイン領域２０、２１を形成する。さらに、ダミーゲートを被覆するように層間絶縁膜３２を形成した後、ダミーゲート表面が露出されるように層間絶縁膜３２を平坦化する。そしてダミーゲートを除去し、ゲート電極形成溝３３を形成する。
次に、ゲート絶縁膜３４を成膜する。その後、緩衝膜３６を成膜する。この緩衝膜３６は、例えば、熱的成膜方法、例えば熱ＣＶＤ方、熱ＡＬＤ法等の成膜方法による。例えば熱ＡＬＤ法で成膜する場合の成膜条件の一例は、例えば基板温度を２５０℃−６５０℃、成膜雰囲気の圧力を１３．３Ｐａ−１．３３ｋＰａに設定し、アルゴン（Ａｒ）等で希釈した四塩化チタン（ＴｉＣｌ4）を導入し、吸着させた後に排気する。その後アンモニア（ＮＨ3）を導入し、反応させた後に排気することによって、熱ＡＬＤ−ＴｉＮを成膜する。このシーケンスを繰り返すことによって、所望の膜厚、例えば０．５ｎｍ〜１０ｎｍの熱ＡＬＤ−ＴｉＮを成膜する。
次に、上記ゲート電極形成溝３３内部を含む上記緩衝膜３６表面にゲート電極本体部３７を、例えば２層構造に形成する。まずその下層３７ａを形成する。この成膜では、プラズマをアシストした成膜方法を用いる。例えばプラズマＡＬＤ法、もしくはプラズマＣＶＤ法を用いる。
ここでは一例として、プラズマＡＬＤ法を用いた窒化チタン膜の成膜例を説明する。このプラズマＡＬＤ法による成膜条件の一例としては、基板温度を２５０℃〜６５０℃、成膜雰囲気の圧力を１３．３Ｐａ〜１．３３ｋＰａに設定し、アルゴン（Ａｒ）等の不活性ガスで希釈した四塩化チタン（ＴｉＣｌ4）を導入し、成膜表面にチタン（Ｔｉ）を吸着させた後に排気する。その後、アンモニア（ＮＨ3）、窒素(Ｎ2)／水素（Ｈ2）等の雰囲気でプラズマを放電することによって、窒素（Ｎ）を吸着させて、プラズマＡＬＤ−ＴｉＮを成膜する。上記チタン（Ｔｉ）の吸着、窒素（Ｎ）の吸着のシーケンスを繰り返すことによって、所望の膜厚、例えば０．５ｎｍ〜１０ｎｍのプラズマＡＬＤ−ＴｉＮを成膜する。なお、第３実施例より膜厚の下限を厚くしたのはカバリッジ性を考慮してのことである。
ここではＡＬＤ法で窒化チタン（ＴｉＮ）膜を成膜する方法を一例として挙げたが、第３実施例で説明したような、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化ジルコニウム（ＺｒＮ）、窒化モリブデン（ＭｏＮ）、窒化タングステン（ＷＮ）等の窒化金属、窒化チタンシリサイド（ＴｉＳｉＮ）、窒化タンタルシリサイド（ＴａＳｉＮ）、窒化ジルコニウムシリサイド（ＺｒＳｉＮ）、窒化ハフニウムシリサイド（ＨｆＳｉＮ）、窒化モリブデンシリサイド（ＭｏＳｉＮ）、窒化タングステンシリサイド（ＷＳｉＮ）等の窒化金属シリサイドでも同様に成膜することができる。
次に、図１１（２）に示すように、ゲート電極形成溝３３の内部を埋め込むように、ゲート電極本体部３７の上層３７ｂを形成する。ここでは一例として、ＣＶＤ−タングステン（Ｗ）膜を用いた。この成膜条件の一例としては、基板温度を３５０℃〜４５０℃、成膜雰囲気の圧力を１３３Ｐａ〜１３．３ｋＰａに設定し、プロセスガスとして六フッ化タングステン（ＷＦ6）、水素（Ｈ2）、モノシラン（ＳｉＨ4）等を用いて成膜する。ここではＣＶＤ−タングステン（Ｗ）を用いる例を挙げているが、埋め込み材料種、成膜法は問わない。
次に、図１２（３）に示すように、例えば化学的機械研磨技術を用いて、層間絶縁膜３１上に形成されているゲート絶縁膜３４、緩衝膜３６、ゲート電極本体部３７等を除去し、ゲート電極形成溝３３の内部にゲート絶縁膜３４を介して緩衝膜３６、ゲート電極本体部３７からなるゲート電極３５を形成する。このようにして、半導体装置２が形成される。
上記のような埋め込みゲート構造を形成する場合、微細なゲート長に対してカバリッジ良く成膜を行うために、化学的気相成長（ＣＶＤ）法や原子層蒸着（ＡＬＤ）法などのカバリッジに優れた成膜方法で採用することが望ましい。
上記各実施例では、ＰＭＯＳＦＥＴ用の金属系ゲート材料として、窒化チタン（ＴｉＮ）を挙げたが、先に説明したように、成膜温度によって仕事関数値を調整できることを利用して、先に記載して金属窒化物、窒化金属シリサイド等を用いることも可能である。
上記第４実施例では、ゲート絶縁膜３４とゲート電極本体部３７との間にゲート絶縁膜３４にプラズマの影響が及ばないようにプラズマを阻止する緩衝膜３６を設けることから、ゲート電極本体部３７がプラズマをアシストした成膜方法によって形成しても、ゲート絶縁膜３４にプラズマの悪影響、例えば窒素が導入されるという悪影響が及ぶのが防止される。このため、ゲート電極本体部３７は、プラズマをアシストした成膜方法によって形成することができるので、低抵抗な膜となる。一方、緩衝膜３６は、プラズマの悪影響を防ぐ目的で形成する膜であるため、０．３ｎｍ以上１０ｎｍ以下の膜厚でよく、厚く形成する必要がない。このため、緩衝膜３６を形成したことによる比抵抗の上昇による悪影響はなく、成膜速度の遅滞の影響もない。よって、緩衝膜３６は、仕事関数の調整が可能な熱的成膜方法で形成することができる。
請求項１に係る本発明の一実施の形態（第１実施例）を示した概略構成断面図である。 本発明の一実施の形態（第２実施例）を示した概略構成断面図である。 請求項４に係る本発明の一実施の形態（第３実施例）を示した製造工程断面図である。 請求項４に係る本発明の一実施の形態（第３実施例）を示した製造工程断面図である。 請求項４に係る本発明の一実施の形態（第３実施例）を示した製造工程断面図である。 仕事関数値と成膜温度との関係図である。 半導体装置１のＣＶ特性図である。 半導体装置１の電子移動度と電界の関係図である。 ＡＬＤ成膜におけるガス導入、プラズマ導入のタイミングチャートである。 成膜方法による窒化チタン膜の比抵抗と成膜温度との関係図である。 本発明の一実施の形態（第４実施例）を示した製造工程断面図である。 本発明の一実施の形態（第４実施例）を示した製造工程断面図である。
符号の説明
１…半導体装置、１１…半導体基板、１３…ゲート絶縁膜、１４…ゲート電極、１５…緩衝膜、１６…ゲート電極本体部

Claims (6)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を備えた絶縁ゲート型トランジスタからなる半導体装置であって、
    前記ゲート電極は、前記ゲート絶縁膜上にゲート電極本体部を成膜する際のダメージを抑止する導電性の緩衝膜と、
    前記緩衝膜上に形成されたゲート電極本体部とで構成されている
    ことを特徴とする半導体装置。
  2. 前記緩衝膜は熱的成膜方法により形成された膜からなり、
    前記ゲート電極本体部はプラズマをアシストした成膜方法により形成された膜からなる
    ことを特徴とする請求項１記載の半導体装置。
  3. 前記緩衝膜は、前記絶縁ゲート型トランジスタの仕事関数に合わせた仕事関数値を有する
    ことを特徴とする請求項１記載の半導体装置。
  4. 半導体基板上にゲート絶縁膜を介してゲート電極を備えた絶縁ゲート型トランジスタからなる半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    前記ゲート絶縁膜上にゲート電極本体部を成膜する際のダメージを抑止する導電性の緩衝膜を形成する工程と、
    前記緩衝膜上にゲート電極本体部を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  5. 熱的成膜方法により前記緩衝膜を形成し、
    プラズマをアシストした成膜方法により前記ゲート電極本体部を形成する
    ことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記緩衝膜を前記絶縁ゲート型トランジスタの仕事関数に合わせた仕事関数値を有する膜に形成する
    ことを特徴とする請求項４記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111989762A (zh) * 2018-04-19 2020-11-24 应用材料公司 经由气相沉积调谐p金属功函数膜的功函数

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821089B1 (ko) * 2006-12-27 2008-04-08 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US8017997B2 (en) * 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
JP5640379B2 (ja) 2009-12-28 2014-12-17 ソニー株式会社 半導体装置の製造方法
US8513107B2 (en) * 2010-01-26 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement gate FinFET devices and methods for forming the same
US8981495B2 (en) 2010-02-08 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
US8349678B2 (en) * 2010-02-08 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
US8765603B2 (en) * 2011-08-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a buffer layer
US9165826B2 (en) 2011-08-01 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a semiconductor device comprising titanium silicon oxynitride
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
US9040404B2 (en) 2012-11-14 2015-05-26 International Business Machines Corporation Replacement metal gate structure for CMOS device
CN104347418B (zh) * 2013-08-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US9384984B2 (en) * 2013-09-03 2016-07-05 United Microelectronics Corp. Semiconductor structure and method of forming the same
US20150076624A1 (en) * 2013-09-19 2015-03-19 GlobalFoundries, Inc. Integrated circuits having smooth metal gates and methods for fabricating same
US9725310B2 (en) 2013-12-20 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Micro electromechanical system sensor and method of forming the same
US9224950B2 (en) * 2013-12-27 2015-12-29 Intermolecular, Inc. Methods, systems, and apparatus for improving thin film resistor reliability
US9799565B2 (en) 2014-12-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US9478628B1 (en) 2015-09-14 2016-10-25 United Microelectronics Corp. Metal gate forming process
US11587791B2 (en) 2018-10-23 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon intermixing layer for blocking diffusion

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
JP2002198441A (ja) * 2000-11-16 2002-07-12 Hynix Semiconductor Inc 半導体素子のデュアル金属ゲート形成方法
US7344934B2 (en) * 2004-12-06 2008-03-18 Infineon Technologies Ag CMOS transistor and method of manufacture thereof
US20060284249A1 (en) * 2005-06-21 2006-12-21 Chien-Hao Chen Impurity co-implantation to improve transistor performance
JP4455427B2 (ja) * 2005-06-29 2010-04-21 株式会社東芝 半導体装置及びその製造方法
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111989762A (zh) * 2018-04-19 2020-11-24 应用材料公司 经由气相沉积调谐p金属功函数膜的功函数
JP2021522405A (ja) * 2018-04-19 2021-08-30 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 気相堆積によるｐ−金属仕事関数膜の仕事関数の調整
JP7515402B2 (ja) 2018-04-19 2024-07-12 アプライド マテリアルズ インコーポレイテッド 気相堆積によるｐ－金属仕事関数膜の仕事関数の調整

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