JP4455427B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
ゲート長がサブミクロンサイズとなる次世代のＣＭＯＳ（complementary metal oxide semiconductor）デバイスを製造する場合、それを構成するＭＩＳトランジスタのゲート電極としては、それよりも前の世代に用いられていたシリコンをそのまま利用できない可能性が高い。
その理由の一つは、シリコンのシート抵抗が数十Ω／□と高いため、これをゲート電極に使用すると、いわゆるＲＣ遅延がデバイス動作上無視できなくなるためである。一般的には、ゲート長がサブミクロンサイズのデバイスについては、ＲＣ遅延を無視できるゲート電極のシート抵抗は５Ω／□以下と考えられている。
もう一つの理由としては、ゲート電極の空乏化がある。不純物（ドーパント）のシリコンに対する固溶限界は、１×１０２０ｃｍ−３程度であるため、ゲート電極をシリコンから構成した場合、ゲート電極に有限の長さの空乏層が広がり、これがＭＩＳトランジスタの電流駆動力の低下を発生させる。
具体的には、この空乏層は、ゲート電極とチャネルとの間においてゲート絶縁膜に直列接続された容量となるため、ＭＩＳトランジスタのゲート容量は、実質的には、ゲート絶縁膜による容量に空乏層による容量が上乗せされた形となってしまう。この上乗せされた容量は、例えば、ゲート絶縁膜を構成する酸化シリコンの厚さに換算すると、約０．３ｎｍ〜０．５ｎｍとなる。これにより、トランジスタ素子の電流駆動力が低下するという問題が生じる。
今後、ＭＩＳトランジスタのゲート長がサブミクロンサイズとなるので、ゲート絶縁膜の厚さは、酸化シリコンに換算して１．５ｎｍ以下となることが想定される。このため、空乏層による容量は、ゲート絶縁膜によるそれの２割以上となり、無視できない。
ところで、このような問題を解決するための一つの手段として、シリコンゲート電極に高濃度の不純物（リン、ボロンなど）を添加し、その比抵抗を下げる試みがなされている。しかし、ゲート長がサブミクロンサイズのＭＩＳトランジスタでは、既に述べたように、ゲート絶縁膜の厚さが１．５ｎｍ以下となる。この場合、ゲート電極内の不純物がゲート絶縁膜を通過し、シリコン基板に拡散若しくは突き抜ける、という問題が発生する。
このような不純物の拡散若しくは突き抜けは、ＭＩＳトランジスタの駆動力低下や閾値電圧の変動の原因となる。
そこで、近年では、モリブデン、タングステン、タンタルなどの高融点金属或いはこれらの窒化物をゲート電極として使用する試みがなされている。これは、いわゆるメタルゲート技術と称される。
メタルゲート技術によれば、ゲート電極は、シリコンより比抵抗が小さいメタルから構成されるため、基本的にはＲＣ遅延を無視することができる。また、メタルには原理的に空乏層が発生しないので、シリコンゲートに発生するような空乏層によるＭＩＳトランジスタの電流駆動力の低下は発生しない。さらに、メタルゲートには低抵抗化のための不純物を添加する必要もないため、不純物の拡散若しくは突き抜けによるＭＩＳトランジスタの駆動力低下や閾値電圧の変動もない。
しかし、メタルゲート技術も完璧ではなく、それによりＣＭＯＳデバイスを形成する場合には、以下に挙げる特有の問題が発生する。
即ち、メタルゲート技術では、ＰチャネルＭＩＳトランジスタについては、Ｐ＋シリコンに近い仕事関数を持つ金属材料をゲート電極として使用し、ＮチャネルＭＩＳトランジスタについては、Ｎ＋シリコンに近い仕事関数を持つ金属材料をゲート電極として使用しなければならない。こうすることで、ＰチャネルＭＩＳトランジスタ及びＮチャネルＭＩＳトランジスタの閾値電圧を適切な値に設定することができるからである。
これは、いわゆるデュアルφ（ファイ）メタルゲート技術と称されるが、現実的には、Ｐ＋シリコン若しくはＮ＋シリコンに近い仕事関数を持つ金属材料であって、耐熱性に優れたものを見つけ出すことは困難であり、現状では、このような条件を満たした最適なゲート絶縁膜及びゲート電極の材料は発見されていない。
また、仮に、耐熱性を有し、かつ、適切な仕事関数を持つゲート絶縁膜若しくはゲート電極のための金属材料が発見されたとしても、これをＬＳＩの製造プロセスにより形成できなければ意味をなさない。例えば、従来のセルフアラインプロセスによるシリコンゲート電極はＰチャネルＭＩＳトランジスタ、ＮチャネルＭＩＳトランジスタを一括加工して形成していて、これにより加工プロセスの簡易化が図られていた。しかしながら、デュアルφメタルゲート技術ではＰチャネルＭＩＳトランジスタ、ＮチャネルＭＩＳトランジスタに別々の金属材料を用いるため、一括加工は不可能であり、製造工程数の増加が問題となる。同時に、それぞれの材料に最適な加工条件を開発しなければならないという問題も生じる。
ここで、ＮチャネルＭＩＳトランジスタあるいはＰチャネルＭＩＳトランジスタのいずれかのゲート電極にのみ窒素（非特許文献１、２）、酸素、フッ素（特許文献１）等の不純物原子を導入し、仕事関数を変化させる技術が存在する。これにより、同一の金属ゲート電極を用いながら、それぞれのトランジスタに適した仕事関数を得る事が可能となり、上述の製造工程複雑化の課題が解決されることが期待された。この技術を、シングルメタルーデュアルファイ技術と呼ぶ。
R.Lin et.al., "An Adjustable Work Function Technology Using Mo Gate for CMOS Devices", IEEE Electron Device Letters, vol.23, p.p.49-51(2004). T.Aoyama and Y.Nara, "Process Integration Issues on Mo-Metal-Gated MOSFETs with HfO2 High-k Gate Dielectrics", Jap.J.Appl.Phys., vol.44, p.p.2283-2287(2005). 特開２００３−２７３３５０号公報
しかしながら、従来のシングルメタルーデュアルファイ技術は、不純物原子導入に伴うゲート電極の仕事関数変化が一定せず、制御が困難であるという課題を抱えていた。すなわち、同じような方法でＭｏ（モリブデン）に対し窒素イオン注入を行った場合でも、非特許文献１が０．４２ｅＶの仕事関数低下を報告しているのに対し、非特許文献２では０．７０ｅＶの仕事関数上昇を報告していて、その変化の方向は正反対であった。特許文献１によれば、不純物導入の効果は、これら不純物の電気陰性度が大きいため、微量であっても金属の仕事関数を大きく変化させるためとされている。しかし、ＭｏへのＮ（窒素）の導入の例からわかるとおり、このメカニズムによる仕事関数制御は極めて困難であり、トランジスタ製品に対するしきい値電圧の精度要求を到底満たせるものではなかった。
本発明は、上記事情を考慮してなされたものであって、しきい値電圧のばらつきの少ない金属ゲート電極を有するＣＭＯＳデバイスを備えた半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、半導体基板に設けられた第１導電型半導体領域と、前記第１導電型半導体領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられ、仕事関数が第１導電型チャネルＭＩＳトランジスタに適した値となる材料からなる第１ゲート電極と、前記第１ゲート電極の両側の前記第１導電型半導体領域に設けられたソース・ドレイン領域とを有する第２導電型チャネルＭＩＳトランジスタと、前記半導体基板に設けられた第２導電型半導体領域と、前記第２導電型半導体領域上に形成される第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数が第１導電型チャネルＭＩＳトランジスタに適した値となる材料からなる第２ゲート電極と、前記第２ゲート電極の両側の前記第２導電型半導体領域に設けられたソース・ドレイン領域とを有する第１導電型チャネルＭＩＳトランジスタと、を備え、前記第１ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下であることを特徴とする。
また、本発明の第２の態様による半導体装置の製造方法は、素子分離された第１導電型半導体領域および第２導電型半導体領域を有する半導体基板の前記第２導電型半導体領域に第１ダミーゲートを形成するとともに前記第１導電型半導体領域に第２ダミーゲートを形成する工程と、前記第１ダミーゲートの両側の前記第２導電型半導体領域に第１導電型のソース・ドレイン領域を形成する工程と、前記第２ダミーゲートの両側の前記第１導電型半導体領域に第２導電型のソース・ドレイン領域を形成する工程と、前記第１導電型のソース・ドレイン領域および第２導電型のソース・ドレイン領域を覆うように前記第１および第２ダミーゲートの側部に絶縁膜を形成する工程と、前記第１および第２ダミーゲートを除去することにより前記絶縁層に第１および第２の溝を形成する工程と、前記第１および第２の溝の少なくとも底部にゲート絶縁膜を形成する工程と、前記第１および第２の溝の底部の前記ゲート絶縁膜上に第１および第２ゲート電極を形成する工程と、前記第１および第２ゲート電極上に、前記第１および第２の溝を埋め込むように酸素解離吸着金属層を形成する工程と、前記第２ゲート電極上の前記酸素解離吸着金属層のみを酸素拡散バリア層で覆い、酸素分子を含む雰囲気中で熱処理する工程と、を備えたことを特徴とする。
また、本発明の第３の態様による半導体装置の製造方法は、素子分離された第１導電型半導体領域および第２導電型半導体領域を有する半導体基板の前記第２導電型半導体領域に第１ゲート絶縁膜を形成するとともに前記第１導電型半導体領域に第２ゲート絶縁膜を形成する工程と、前記第１および第２ゲート絶縁膜上に第１および第２ゲート電極を形成する工程と、前記第１ゲート電極の両側の前記第２導電型半導体領域に第１導電型のソース・ドレイン領域を形成する工程と、前記第２ゲート電極の両側の前記第１導電型半導体領域に第２導電型のソース・ドレイン領域を形成する工程と、前記第１導電型のソース・ドレイン領域および前記第２導電型のソース・ドレイン領域を覆うように前記第１および第２ゲート電極の側部に絶縁層を形成する工程と、前記第２ゲート電極上を覆わないが前記第１ゲート電極上を覆う酸素解離吸着金属層を形成する工程と、酸素分子を含む雰囲気中で熱処理する工程と、を備えたことを特徴とする。
本発明によれば、しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを備えた半導体装置およびその製造方法を提供することができる。
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
（概要および原理）
まず、本発明の実施形態を説明する前に、本発明の一実施形態の概要及び原理を説明する。
本発明の一実施形態はＣＭＯＳデバイスを備えた半導体装置であって、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタのゲート電極がともにＮチャネルＭＩＳトランジスタに適す仕事関数を有する材料からなっている。そして、ＰチャネルＭＩＳトランジスタのゲート電極中における膜厚方向の酸素濃度がゲート電極とゲート絶縁膜の界面で最大値をとり、この最大値は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下である。
従来の、酸素等を用いたシングルメタルーデュアルファイ技術では、ゲート電極の内部に酸素等を局在させることにより、ゲート電極材料の仕事関数を変化させていた。例えば、特許文献１に開示されるように極微量の不純物元素添加で仕事関数の変化を実現していた。しかしながら、非特許文献１および非特許文献２で報告されているように、仕事関数の変化はその方向性、すなわち正の方向かまたは負の方向に変化するかが安定せず、この従来の手法の信頼性は低かった。ちなみに、特許文献1中には、酸素による仕事関数制御が、非特許文献１、２と同様の物理機構によるものであることが明記されている。
本発明の一実施形態は、これら従来のシングルメタルーデュアルファイ技術とは、構造を異にする。つまり、本発明の一実施形態では、ゲート電極とゲート絶縁膜の界面に従来よりも多量の酸素を配することにより、上記界面にゲート電極を構成するカチオンと酸素の双極子からなる層を形成する。この双極子からなる層の作用で、従来の場合よりも確実に仕事関数の変調作用を得ることが可能となる。
ただし、上記双極子の作用で仕事関数の変調を実現するには、１０２０ｃｍ−３以上、１０２２ｃｍ−３以下の酸素濃度を必要とする。これは従来の場合の、ゲート電極自体の仕事関数変調の場合よりも高い濃度である。これを、従来の場合の金属ゲート電極中の酸素濃度を計算することによって証明する。特許文献１には最大１０１４ｃｍ−２の酸素を、１０ｋｅＶの加速エネルギーで金属中にイオン注入する例が紹介されている。１０ｋｅＶの酸素であれば少なくとも１０ｎｍ以上の縦方向ストラッグル（注入イオンの分布の幅）を有するため、全ての注入イオンがこの分布幅内に分布したとして仮定すると、その濃度は１０２０ｃｍ−３である。しかし、全ての注入イオンがこの分布幅内に分布するわけではないので、実際の密度はこの値（＝１０２０ｃｍ−３）未満となる。従来の場合ではこの程度の酸素濃度でも十分な仕事関数変調効果が得られていた。
本発明の一実施形態が１０２０ｃｍ−３以上の酸素濃度を必要とすることは、従来の場合に比べて仕事関数の制御性が向上する反面、ゲート電極の抵抗率上昇という欠点をもたらす。しかしながら、１０２２ｃｍ−３以下の酸素濃度であればゲート電極中のキャリア密度は金属的なまま保たれるので、ゲート空乏化が生じず、トランジスタの電流駆動力の低下が発生の改善効果は問題なく得ることができるとともに、ポリシリコンゲートの課題である、不純物の拡散若しくは突き抜けによるトランジスタの駆動力低下や閾値電圧の変動も生じない。
また、上記構造を得るために、本発明では、膜厚方向に粒界が貫通するゲート電極に対し原子状酸素を導入し、熱拡散させ、ゲート電極とゲート絶縁膜の界面に偏析させる。粒界は酸素原子にとっての高速拡散路となり、大量の酸素を界面に局在させて導入することを可能にする。また、界面に到達した原子状酸素はゲート電極を構成するカチオン（本明細書では、金属イオンまたはシリコンイオン）と容易に結合し、双極子層の形成を可能とする。
なお、仮に界面に酸素原子ではなく酸素分子が供給された場合は、ゲート電極のカチオンとの結合形成のためには酸素分子の解離エネルギーが必要となるため、双極子層はほとんど形成されない。
また、非特許文献１または非特許文献２に提案されている窒素またはフッ素の導入についての問題点を簡単に述べる。窒素に関しては界面に双極子を作ったところで仕事関数変調効果が小さいため実用的でなく、フッ素については原子状で供給したときにゲート絶縁膜の金属（あるいはシリコン）と酸素との結合を切断して特性劣化をもたらすという問題がある。
次に、ゲート電極にタンタル（Ｔａ）を用いた場合を例に、本発明の一実施形態の原理を説明する。図２に示すように、シリコンおよび酸素からなるゲート絶縁膜と、Ｔａからなるゲート電極とを有するＰチャネルＭＩＳトランジスタのゲート電極に酸素を添加すると、添加された酸素は、ゲート電極とゲート絶縁膜の界面において、ゲート電極を構成するカチオン原子との間に、図１に示すような向きの双極子（Ｔａ−Ｏ）からなる層を形成する。双極子層が形成されると、双極子による電位差Ｖdipoleが生じる。ここで電位差Ｖdipoleは、ｑdipoleを素電荷量とし、ｄを双極子層の厚さとし、Ｎdipoleを単位面積あたりの双極子の個数とし、ε０を真空誘電率とし、εｒを双極子層の比誘電率とすると、以下の式で表される。
Ｖdipole ＝ ｑdipole・ｄ・Ｎdipole／（ε０・εｒ）
そして、図３に示すように、双極子層が形成された場合は、実効的な仕事関数φm,effは真空仕事関数をφmとすると、
φm,eff ＝ φm ＋ Ｖdipole
であるから、実効的な仕事関数φm,effが増加する傾向を示す。
このとき、添加される酸素が１０２０ｃｍ−３以上あれば、形成された電気双極子がゲート電極の実効的な仕事関数を０．４Ｖ〜１．０Ｖあまり増加させ、ＰチャネルＭＩＳトランジスタに適した仕事関数を与えることを本発明者達は発見した。なお、界面に電気双極子がない場合のエネルギーバンド図を図４に示す。また、図３および図４において、φｓはチャネルの表面仕事関数を表す。
一方、ＮチャネルＭＩＳトランジスタのゲート電極は酸素を含まないため、上記電気双極子が形成されず、ＮチャネルＭＩＳトランジスタに適した仕事関数が保持される。
このようにして、同一のゲート電極材料を用いながら、ＰチャネルＭＩＳトランジスタのゲート電極にのみ酸素を加えることで実効的な仕事関数を増加させ、これにより、所望のＣＭＯＳデバイスを構成することが可能となる。
ここで、図１に示したように、添加された酸素原子がゲート絶縁膜を構成するカチオン原子との間で双極子（Ｏ−Ｓｉ）を形成しうることには注意が必要である。なぜならば、ゲート電極のカチオンと酸素間の双極子と、ゲート絶縁膜のカチオンと酸素間の双極子が相殺した場合には、酸素を添加した本発明の一実施形態の構造であっても、ＰチャネルＭＩＳトランジスタのゲート電極の仕事関数を増加させる作用が得られないためである。
このような状況を避けるために、本発明の一実施形態では、ゲート絶縁膜の少なくともゲート電極に接する部分に含まれるカチオン原子の平均的な電気陰性度は、ゲート電極に含まれるカチオン原子の平均的電気陰性度より大きくなるように構成する。このような構成では、例えば図１に示すようにＴａ−Ｏ−Ｓｉ結合が形成されたとしても、ＴａからＳｉの方向、すなわちゲート電極からゲート絶縁膜の向きに電気的双極子が形成され、酸素添加されたＰチャネルＭＩＳトランジスタのゲート電極の実効的仕事関数は増大する。
本発明の一実施形態に係るゲート電極を構成する物質としては、Ｔａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちの一つが選択される。これらの材料はＮチャネルＭＩＳトランジスタに適した仕事関数を有するばかりでなく、一般的なゲート絶縁膜を構成するカチオン原子と比較して、カチオン原子の平均的電気陰性度を十分低くできるので、本発明の一実施形態の構成に相応しい。
また、本発明の一実施形態に係るゲート電極を構成する物質として、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素、のいずれかを含む窒化金属シリサイドから選択することもできる。これらの材料は、窒素が添加されていることに起因してややその比抵抗が高い。しかし、ＮチャネルＭＩＳトランジスタに適した仕事関数を有し、カチオン原子の平均的電気陰性度を十分低くできるため、本発明の一実施形態に係るゲート電極として選択するのに相応しい。
また、窒素添加によりゲート絶縁膜との反応性が抑制されている点も本発明の一実施形態の効用を高めるのに役立つ。比抵抗は高くなるので低抵抗層を積層させるなどの工夫が必要となるが、シリコンゲート電極の場合に問題となる空乏化、不純物のつきぬけ現象は起きない。
図５（ａ）は本発明の一実施形態に係るゲート電極を構成するカチオンの電気陰性度を示し、図５（ｂ）はゲート絶縁膜を構成するカチオンの電気陰性度を示したものである。ゲート絶縁膜にＳｉＯ２（ＳｉＯＮ）、ＨｆＳｉＯＮ（Ｈｆ濃度３０％）のいずれを用いた場合にも、ゲート電極の電気陰性度はゲート絶縁膜の電気陰性度よりも小さい。ゲート電極とゲート絶縁膜の界面に酸素が添加された系では、ゲート電極からゲート絶縁膜の向きに双極子が形成されて、実効的な仕事関数が増加して本発明の一実施形態の効果が得られる。ＳｉＯ２とＨｆＳｉＯＮを比較すると、ＳｉＯ２の方が電気陰性度が大きいために、酸素添加により形成される双極子モーメントが大きくなり、より効率的にＰチャネルＭＩＳトランジスタのゲート電極の実効的仕事関数を増加させることが可能となる。
図５（ａ）、（ｂ）からわかるように、酸素との双極子が最も大きくなり、大きな仕事関数変調作用が得られるのは、ゲート電極にＹ、Ｌａ等の希土類、Ｈｆ、Ｚｒを用いたときであり、特にＨｆＳｉＯＮなどの高誘電体絶縁膜を用いる場合にはこれらの金属をゲート電極に用いることが望ましい。
図６は本発明の一実施形態に係るゲート電極の仕事関数を調べた結果である。３．８ｅＶ〜４．４ｅＶの値が示されていて、本発明の一実施形態でこれらの材料を用いる根拠となっている。
以上その概要を述べたような構成にすることより、従来のシリコンゲート電極技術のプロセス簡易性がほとんどそのまま引き継がれた形で、空乏化、不純物の突き抜けといった問題の無い高性能なメタルゲートＣＭＯＳデバイスを備えた半導体装置を提供することが可能となる。
（第１実施形態）
次に、本発明の第１実施形態による半導体装置を図７乃至図１５を参照して説明する。本実施形態の半導体装置は、ＣＭＯＳデバイスであって、その断面構造を図７に示す。
半導体基板１内には、Ｎ型ウェル領域２及びＰ型ウェル領域３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層４により分離される。Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ５０が設けられる。ＰチャネルＭＩＳトランジスタ５０は、Ｐ型拡散層５と、Ｐ型エクステンション層６と、ゲート絶縁膜９と、第１ゲート電極１０とを備えている。ゲート絶縁膜９はＮ型ウェル領域２上に設けられ、このゲート絶縁膜９上に第１ゲート電極１０が設けられている。また、第１ゲート電極１０上には、酸素解離吸着金属層１２が設けられている。なお、本実施形態においては、第１ゲート電極１０の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第１ゲート電極１０の両側部には、絶縁膜９ａを介して絶縁体からなるサイドウォール１３が設けられている。
また、Ｐ型エクステンション層６は第１ゲート電極１０の両側のＮ型ウェル領域２に設けられ、Ｐ型拡散層５はサイドウォール１３の両側のＮ型ウェル領域２に設けられている。そして、Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ５０のソース・ドレイン領域となる。
一方、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ６０が設けられる。ＮチャネルＭＩＳトランジスタ６０は、Ｎ型拡散層７と、Ｎ型エクステンション層８と、ゲート絶縁膜９と、第２ゲート電極１１とを備えている。ＮチャネルＭＩＳトランジスタ６０のゲート絶縁膜９はＰ型ウェル領域３上に設けられ、このゲート絶縁膜９上に第２ゲート電極１１が設けられている。また、第２ゲート電極１１上には、酸素解離吸着金属層１２が設けられている。なお、本実施形態においては、第２ゲート電極１１の側面にはゲート絶縁膜９と同じ材料からなる絶縁膜９ａが設けられている。そして、第２ゲート電極１１の両側部には、絶縁膜９ａを介して絶縁体からなるサイドウォール１３が設けられている。
また、Ｎ型エクステンション層８は第２ゲート電極１１の両側のＰ型ウェル領域３に設けられ、Ｎ型拡散層７はサイドウォール１３の両側のＰ型ウェル領域３に設けられている。そして、Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ６０のソース・ドレイン領域となる。なお、ＰチャネルＭＩＳトランジスタ５０およびＮチャネルＭＩＳトランジスタ６０は層間絶縁膜１４によって覆われている。
ＰチャネルＭＩＳトランジスタ５０の第１ゲート電極１０およびＮチャネルＭＩＳトランジスタ６０の第２ゲート電極１１は、ＮチャネルＭＩＳトランジスタに適した仕事関数を有する電極が用いられ、その材料としては、Ｔａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちのいずれか一つを用いることが好ましい。これらの材料は、仕事関数が３．８ｅＶ〜４．４ｅＶの範囲にあり、ＮチャネルＭＩＳトランジスタのしきい値電圧設定に適している（図６参照）。
一方、これらの材料は８００℃以上の高温環境に曝されたとき、ゲート絶縁膜との部分的反応を引き起こすため、製造過程では８００℃より低い温度に保持することが望まれる。この観点から、本実施形態においては、これらの電極材料を用いる際のＣＭＯＳトランジスタの製造は、ゲートスタック構造が拡散層活性化のような高温プロセスに曝されない、リプレースメントゲートプロセスを用いることが最も有効であり、結果としてそのデバイス構造も図７に示したリプレースメントゲートプロセス特有なものとなる。
本実施形態におけるＰチャネルＭＩＳトランジスタ５０の第１ゲート電極１０には、少なくともゲート絶縁膜９と接する部分に酸素が含まれている。そして、この酸素が第１ゲート電極１０を構成するカチオン原子と結合して作る電気双極子が第１ゲート電極１０の実効的な仕事関数を０．４ｅＶ〜１．０ｅＶ程度増加させて４．８ｅＶ以上となす作用により、ＰチャネルＭＩＳトランジスタのしきい値電圧を適した値に設定可能とする。
次に、第１実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造方法は、トランジスタ製造にいわゆるリプレースメントゲートプロセスを用い、その製造工程を図８乃至図１３に示す。なお、この製造方法は、第１および第２ゲート電極にＴａ（タンタル）を使用した場合を例にとって説明する。
まず、図８に示すように、半導体基板１に、ＳＴＩ構造の素子分離層４によって分離されたＮ型ウェル領域２およびＰ型ウェル領域３を形成する。続いて、Ｎ型ウェル領域２およびＰ型ウェル領域３にそれぞれダミーゲート（図示せず）を形成し、
、上記ダミーゲートをマスクとして、Ｎ型ウェル領域２にＰ型不純物を注入してＰ型エクステンション層６を形成するとともに、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型エクステンション層８を形成する。その後、上記ダミーゲートの側部にサイドウォール層１３を形成する。そして、ダミーゲートおよびサイドウォール層１３をマスクとしてＮ型ウェル領域２にＰ型不純物を注入してＰ型拡散層５を形成するとともに、Ｐ型ウェル領域３にＮ型不純物を注入してＮ型拡散層７を形成する。続いて、層間絶縁膜１４を堆積し、この層間絶縁膜１４を平坦化する。その後、上記ダミーゲートを除去することにより図８に示す構造を得る。図８からわかるように、ダミーゲートが除去された後に、溝３０が形成される。なお、拡散層５、７上にサリサイド層が形成されていてもよい。
次に、図９に示すようにゲート絶縁材料膜９を堆積する。例えば、ＡＬＤ（Atomic layer deposition）法によりハフニウムシリケートを３ｎｍ堆積した。堆積法は、ダミーゲートが除去された後の溝３０の底面および側面に沿って絶縁膜を形成することが可能であれば良く、ＣＶＤ法などでもかまわない。ゲート絶縁材料膜９の種類は、先に述べたように、その材料を構成するカチオン原子の平均的な電気陰性度が、ゲート電極を構成するカチオン原子の平均的な電気陰性度よりも大きくなる組み合わせを満たすものでなければならない。そこで本実施形態では、Ｈｆ（ハフニウム）の濃度３０％のハフニウムシリケートを堆積した。
次に、図１０に示すように、ゲート絶縁材料膜９上にゲート絶縁材料膜９に沿ってゲート電極材料膜１１を堆積する。本実施形態では、ＭＯＣＶＤ法によりＴａを１０ｎｍ堆積した。ここで、ゲート電極材料膜１１の種類はＴａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドのうちの一つから選ばれる。これらの電極材料膜は、膜厚方向に貫通した粒界を有している。
次に、酸素解離吸着金属層１２、ここでは一例としてＷ（タングステン）を例えばＭＯＣＶＤ法により溝３０を埋め込むように堆積した後、通常の化学機械研磨（ＣＭＰ）プロセスによって平坦化することにより、ＰチャネルＭＩＳトランジスタ形成領域上およびＮチャネルＭＩＳトランジスタ形成領域上にゲート絶縁膜９および絶縁膜９ａを形成するとともに、ゲート電極１１を形成し、図１１に示す構造を得る。
引き続き、図１２に示すように、通常のフォトリソグラフィープロセスを用いて、ＮチャネルＭＩＳトランジスタ形成領域上にのみ酸素拡散バリア層１５、ここでは一例としてＳｉＮ層を配する。その膜厚は、後ほど行う酸素拡散処理において酸素を透過させない程度に厚ければよく、ここでは５０ｎｍのＳｉＮを堆積した。
次に、通常の酸素分子雰囲気で熱処理することにより、ＰチャネルＭＩＳトランジスタ形成領域上のゲート電極１１に酸素を導入して第１ゲート電極１０へと変化させる（図１３参照）。
本実施形態では、ＬＳＩプロセスで利用される酸素ガスの通常形態である分子状酸素がＷ（タングステン）からなる酸素解離吸着金属層１２の表面で原子状に解離され、その原子状酸素がＷおよびＴａからなるゲート電極１１中の粒界を高速拡散し、容易にゲート絶縁膜９との界面に到達することができる。酸素解離吸着用金属としてはＷの他にもＰｔ、Ｐｄ、Ｒｈなどを用いることができるが、化学的安定性、熱的安定性の観点から、Ｗ、Ｐｔのいずれかを用いることがもっとも望ましい。
ここで、ゲート電極１０の上部が酸素解離吸着金属層１２ではなく、Ｔａからなっている場合、すなわちゲート電極およびその上部がＴａ単層からなっている場合には、酸素分子の解離吸着作用が無いため、酸素は分子状のままＴａからなるゲート電極中を拡散し、界面に到達する。この場合には、Ｔａと酸素の双極子形成するためには、酸素分子解離エネルギーが必要となるので、双極子層の形成が行われない。
なお、Ｔａ単層の構造であっても、予め原子状酸素を含む雰囲気で拡散処理を行えば、本実施形態のようにゲート電極上にＷ（タングステン）層を積層した構造と同様に、効率的な酸素導入が可能となる。しかし、Ｗを用いることで、原子状酸素の発生装置が不要になるなど、製造プロセスの簡易化が図れるという大きなメリットがある。また、原子状酸素発生装置を用いた場合よりも原子状酸素の供給効率は高くなる。さらに原子状酸素を発生させるためのプラズマ起因の阻止ダメージをも回避することが可能となる。
また、Ｗの比抵抗は図６に挙げたゲート電極材料よりも低いために、ゲート電極上にＷ層を積層させることによりゲート電極の寄生抵抗を低減させるという効果も得られる。
熱処理条件については、用いるゲート電極の材料、膜厚によって大きく変化するため、その温度や時間を厳密に既定することはあまり意味がない。少なくとも、ゲート電極とゲート絶縁膜の界面に酸素を効率よく到達させることが条件である。ただし高温側の制限に関しては、第１実施形態で選択可能なゲート電極材料が８００℃以上の温度ではゲート絶縁膜との化学反応を引き起こす可能性が高いものばかりなので、酸素導入プロセスに関しては８００℃よりも低い温度で行う必要がある。
ゲート電極の膜厚については、２ｎｍ以上、１００ｎｍ以下であることが望ましい。ゲート電極の厚みが薄いほど、ゲート絶縁膜との界面への酸素供給が容易になる。しかしながら、あまりにもゲート電極の厚みが薄くなると、その材料本来の仕事関数が発揮できなくなり、その臨界値は２ｎｍである。したがって、本実施形態のゲート電極の厚さは２ｎｍ以上でなくてはならない。
一方、ゲート電極の厚みが１００ｎｍ以上になると、本技術の使用が想定される技術世代におけるゲート長とのアスペクト比が、例えば５以上と非常に高くなってしまい、本実施形態において、ゲート絶縁膜およびゲート電極の形成プロセスが極めて困難になる。したがって、ゲート電極の膜厚は１００ｎｍ以下の必要がある。
第１ゲート電極のゲート絶縁膜との界面に含有される酸素の量は、１０２０ｃｍ−３以上、１０２２ｃｍ−３以下がよい。酸素濃度の下限については、１０２０ｃｍ−３以上でないと、ゲート電極のカチオン原子との双極子の量が不足し、ＮチャネルＭＩＳトランジスタに適した仕事関数からＰチャネルＭＩＳトランジスタに適した仕事関数までの変調作用が得られないためである。酸素濃度の上限については、あまりにも酸素導入量が多いと、ゲート電極の比抵抗が激増し、本来の目的である空乏化の抑制効果が得られなくなることから制約される。Ｔａを用いた実験では、酸素濃度がおよそ１０２２ｃｍ−３に達するとその比抵抗は臨界的に上昇し、空乏化抑制の効果は全く得られなくなることがわかった。もっとも、緩やかな比抵抗上昇は酸素濃度１０２２ｃｍ−３以下の領域でも観察されるため、ゲート電極の比抵抗を下げる目的から考えると酸素濃度は低い方が良く、１０２０ｃｍ−３以上、５×１０２１ｃｍ−３以下が良い。
本実施形態におけるＴａ以外のゲート電極材料においても、酸素濃度に対する制約は上に述べたものと同様である。下限については電気双極子の作用発揮の制限であり、これは電極材料に依存しないためである。また上限については、臨界的な抵抗上昇が金属状態から絶縁体状態へのエネルギーバンド構造変化が原因であると推定され、Ｔａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素のいずれかのシリサイド、あるいは希土類元素のボライドなどの物性が似通った材料に対して、この臨界酸素濃度が大きく異なるとは考えにくいためである。
最後に、図１３に示す構造に対し、ＳｉＮからなる酸素拡散バリア層１５を、例えば燐酸を用いたウェットエッチングで除去することにより、図７に示すＣＭＯＳデバイスが完成する。
Ｗ／Ｔａからなるゲート電極１０と、ハフニウムシリケートからなるゲート絶縁膜９と有する本実施形態の半導体装置において、酸素導入による仕事関数の変化の実験結果を図１４に示す。酸素導入前、すなわち図７におけるＮチャネルＭＩＳトランジスタ６０の第２ゲート電極１１の状態では、その実効仕事関数はおよそ４．４ｅＶであり、ＮチャネルＭＩＳトランジスタに適した値を示した。これに対し、酸素を導入した後、その仕事関数は約４．８ｅＶまで増加し、ＰチャネルＭＩＳトランジスタ５０に適した値をとることがわかった。
このときの、ＰチャネルＭＩＳトランジスタ５０の第１ゲート電極１０とゲート絶縁膜９との界面付近の断面（図７に示す切断線Ａ−Ａ’で切断した断面）を透過型電子顕微鏡法（ＴＥＭ）で観察した結果を図１５に示す。図１５に示す、ゲート電極とゲート絶縁膜の界面から０．５ｎｍ離れた点１において、直径約１ｎｍに収束したＴＥＭの電子ビームを利用したエネルギー分散型Ｘ線分光法（ＥＤＸ）による局所元素分析を行った結果、Ｔａの他に約１０２１ｃｍ−３の酸素が検出された。これより、ゲート電極とゲート絶縁膜の界面に約１０２１ｃｍ−３の酸素が局在していることがわかる。
一方、図１５のゲート電極／ゲート絶縁膜界面から１．５ｎｍ離れた点２においても酸素が検出されたが、その濃度は約１０２０ｃｍ−３であった。両測定点は互いに１ｎｍ離れており、直径１ｎｍのＴＥＭ電子ビームによるＥＤＸ元素分析によればこの２点の分解能は容易に得られる。測定点１における酸素濃度は界面に析出し双極子層を形成した酸素を示しており、測定点２における酸素濃度は熱拡散によりＴａ粒界を拡散した原子状酸素の一部が粒界にトラップされたものを示している。
したがって、本実施形態の半導体装置においては、図２７に示すように、第１ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下であることがわかる。これに対して、特許文献１で行われているイオン注入法を用いた場合は、図２８に示すように、ゲート電極中の酸素濃度はゲート絶縁膜との界面から膜厚方向に５ｎｍ以下の領域では１０２０ｃｍ−３未満である。
ここで、ゲート電極内部の実際の酸素分布は、図２８に示したように界面から１ｎｍの領域で平坦なのではなく、より界面で高濃度であり、界面から離れるに従い連続的に低下するプロファイルを持つものと推定される。ＴＥＭの電子ビームを０．２ｎｍまで収束させ、その透過電子エネルギー損失スペクトルから、Ｔａの結合状態を０．２ｎｍの空間分解能で分析した。この結果、界面から０．１ｎｍ離れた箇所において、Ｔａはほぼ完全に酸化された状態を示すことがわかった。これに対し、界面からの距離が離れるに従い、Ｔａは酸化状態から金属状態へと連続的に遷移していくことがわかった。現在の分析技術では、Ｔａの結合状態はわかるものの、０．２ｎｍの空間分解能で酸素定量を行うことは不可能である為、界面から０．２ｎｍの範囲での平均的な酸素濃度を知ることは出来ない。しかし、本実施形態の酸素分布は、界面から０．２ｎｍの電極中において酸素濃度が最大値を示すことは確かである。
第１実施形態におけるＴａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆのいずれかのシリサイドの仕事関数は、低くても４．３ｅＶ程度であり（図６参照）、従来のＮ＋シリコンゲートの仕事関数よりも０．２ｅＶ〜０．３ｅＶほどしきい値が高くなってしまう。このため、これらの電極材料を用いた第１実施形態の半導体装置は、バルク基板上に形成したＣＭＯＳデバイスとするよりも、ＳＯＩ（Silicon On Insulator）基板上に形成したＣＭＯＳデバイスとした方がより高性能なＣＭＯＳデバイスを実現できる。
一方、Ｌａ等の希土類元素のシリサイドあるいはボライドは、その仕事関数が４．０ｅＶ程度で従来のＮ＋シリコンゲートと遜色ない（図６参照）。すなわち、これらのゲート電極材料を用いた場合には、従来のバルク型ＣＭＯＳデバイスへの適用が十分可能となる。
以上説明したように、本実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＯＭＳデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
なお、本実施形態のゲート電極材料として、ハフニウムシリサイドを選択する場合、直方晶ＨｆＳｉ２を主成分とすることが望ましい。第１に、ＨｆＳｉ２は熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のＬＳＩ製造プロセス耐性の観点から、ＨｆＳｉ２の組成を取ることが最も望ましいためである。第２に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なＨｆＳｉ２は粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。
同様の論理により、本実施形態のゲート電極材料として、ハフニウム以外の金属シリサイドを選択する場合についても、熱力学的に最も安定な組成のシリサイドを用いることが望ましい。例えば直方晶ＴｉＳｉ２、直方晶ＺｒＳｉ２、六方晶ＴａＳｉ２、六方晶ＮｂＳｉ２、六方晶ＶＳｉ２、六方晶Ｅｒ３Ｓｉ５などである。
このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相の全体に対する比率は、最低でも５０％となることが好ましい。この比率が５０％以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が５０％を切ることで、膜厚方向に複数の結晶粒子（最安定および準安定シリサイド相）が混在し、粒界の連続性が著しく損なわれるためである。
（第２実施形態）
次に、本発明の第２実施形態によるＣＭＯＳデバイスを図１６乃至図２１を参照して説明する。本実施形態のＣＭＯＳデバイスの断面を図１６に示す。
半導体基板１に、Ｎ型ウェル領域２及びＰ型ウェル領域３が設けられている。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層４により分離される。Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ５０が設けられ、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ６０が設けられている。
ＰチャネルＭＩＳトランジスタ５０Ａは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられた第１ゲート電極１０と、第１ゲート電極１０の両側のＮ型ウェル領域２に設けられたＰ型エクステンション層６と、第１ゲート電極１０の側部に設けられた絶縁体からなるサイドウォール層１３と、サイドウォール層１３の両側のＮ型ウェル領域２に設けられたＰ型拡散層５と、第１ゲート電極１０上に設けられた酸素解離吸着金属層１２とを備えている。Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ５０Ａのソース・ドレイン領域となる。
ＮチャネルＭＩＳトランジスタ６０Ａは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられた第２ゲート電極１１と、第２ゲート電極１１の両側のＰ型ウェル領域３に設けられたＮ型エクステンション層８と、第２ゲート電極１１の側部に設けられた絶縁体からなるサイドウォール層１３と、サイドウォール層１３の両側のＰ型ウェル領域３に設けられたＮ型拡散層７とを備えている。Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。そして、Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ６０Ａのソース・ドレイン領域となる。
ＰチャネルＭＩＳトランジスタ５０Ａの第１ゲート電極１０およびＮチャネルＭＩＳトランジスタ６０Ａの第２ゲート電極１１は、ＮチャネルＭＩＳトランジスタに適した仕事関数を有する電極材料として、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素の金属シリサイドが選択される。これらの材料は、仕事関数が３．８ｅＶ〜４．４ｅＶ程度であり、ＮチャネルＭＩＳトランジスタのしきい値電圧設定に適している（図６参照）。また、これらシリサイドは、従来のシリコンからなるゲート電極技術でＣＭＯＳトランジスタを形成した後、シリコンゲート上に堆積した金属とのシリサイド化反応によりシリコンゲートを全て金属シリサイドとなす技術（トータルシリサイデーション技術）によって形成することが可能である。
第１実施形態で説明したように、本実施形態でも、ＰチャネルＭＩＳトランジスタ５０ＡおよびＮチャネルＭＩＳトランジスタ６０Ａに、ＮチャネルＭＩＳトランジスタに適した仕事関数を示すゲート電極を配し、ＰチャネルＭＩＳトランジスタのゲート電極へ選択的な酸素添加によって実効仕事関数を増加させている。本実施形態の半導体装置においては、第１実施形態と同様に、第１ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下である。
本実施形態においては、公知のトータルシリサイデーション技術によってＰチャネルＭＩＳトランジスタ５０ＡとＮチャネルＭＩＳトランジスタ６０Ａを形成した後、ＰチャネルＭＩＳトランジスタ５０Ａの上部にのみ酸素解離吸着金属層１２を形成し、酸素を選択的にＰチャネルＭＩＳトランジスタ５０Ａの第１ゲート電極１０に導入する。
本実施形態におけるＰチャネルＭＩＳトランジスタ５０Ａの第１ゲート電極１０には、少なくともゲート絶縁膜９と接する部分に酸素が含まれている。この酸素が第１ゲート電極１０を構成するカチオン原子と結合して作る電気双極子が第１ゲート電極１０の実効的な仕事関数を０．４ｅＶ〜１．０ｅＶ程度増加させて４．８ｅＶ以上となす作用により、ＰチャネルＭＩＳトランジスタのしきい値電圧を適した値に設定可能とする。
次に、第２実施形態によるＣＭＯＳデバイスの製造方法を図１７乃至図２０を参照して説明する。この製造方法は、第１および第２ゲート電極にハフニウムシリサイドを使用した場合を例にとっている。
まず、通常のシリコンゲートトランジスタ形成プロセスによって、図１７に示すようなＣＭＯＳトランジスタを形成する。シリコンゲート１６、１７の厚みは１００ｎｍであり、ゲート絶縁膜９はＳｉＯ２換算膜厚１．０ｎｍのＳｉＯＮ膜であった。Ｐ型拡散層５およびＰ型エクステンション層６を形成する際、ＰチャネルＭＩＳトランジスタ５０Ａのシリコンゲート１６にはボロンなどのＰ型不純物が導入されないようにすることが必要である。このようにしないと、後のトータルシリサイデーションプロセスにおける金属−シリコン間反応がＰ型不純物によって大きく阻害され反応速度が低下し、ＰチャネルＭＩＳトランジスタのゲート電極においてきれいなトータルシリサイデーションが不可能となるためである。
一方、ＮチャネルＭＩＳトランジスタ６０Ａのシリコンゲート１７にはリンや砒素などの不純物を添加しても良い。これは、Ｎ型不純物がシリサイド反応を阻害しないことがわかっているためである。このような構成をとることで、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタのトータルシリサイデーションを等速で均一に進行させることが可能となる。
次に、図１８に示するように、シリサイド化用金属、例えば本実施形態ではハフニウムからなる層１８を１００ｎｍスパッタ堆積した。成膜はスパッタ法でなくとも良い。
その後、８００℃、６０秒の急速熱処理によって、ハフニウム層１８のハフニウムとシリコンゲート１６、１７を固相反応（シリサイド化反応）させる。上述したようにＰチャネルＭＩＳトランジスタ５０Ａのシリコンゲート１６はノンドープであるため、ＮチャネルＭＩＳトランジスタ６０ＡとＰチャネルＭＩＳトランジスタ５０Ａにおけるシリサイド化反応は等速で進行し、両トランジスタのゲート電極を完全に等価なハフニウムシリサイドへと変換できる。
本実施形態の場合、ハフニウムシリサイドの主たる組成はＨｆＳｉ２で、結晶系は直方晶であることを、Ｘ線回折法により確認した。図１９にその分析結果を示す。この実験は、先に示した条件でハフニウムとシリコンゲートを反応させて形成したハフニウムシリサイド膜を、Ｘ線回折により分析した結果である。図中に図示したとおり、直方晶ＨｆＳｉ２の形成を示す回折ピークが得られた。また、ハフニウムシリサイドの組成は、完成したＭＯＳＦＥＴデバイスの断面構造の、断面ＴＥＭ法によるＥＤＸ分析により確認することも可能である。また、ハフニウムシリサイドは膜厚方向に貫通した粒界を有することを、走査型電子顕微鏡（ＳＥＭ）により確認した。その仕事関数は４．３ｅＶであり、ＮチャネルＭＩＳトランジスタに適した仕事関数を示している。
本実施形態ではハフニウムシリサイドの組成はＨｆＳｉ２であったが、ＮチャネルＭＩＳトランジスタに適した仕事関数を得るという目的からは、必ずしもＨｆＳｉ２である必要はない。しかし、下記の理由により、本実施形態のゲート電極としては、ＨｆＳｉ２を主成分とすることが最も望ましい。第１に、ＨｆＳｉ２は熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のＬＳＩ製造プロセス耐性の観点から、ＨｆＳｉ２の組成を取ることが最も望ましいためである。第２に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なＨｆＳｉ２は粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。同様の論理により、ハフニウム以外の金属材料についても、熱力学的に最も安定な組成のシリサイドを用いることが最も望ましい。例えば直方晶ＴｉＳｉ２、直方晶ＺｒＳｉ２、六方晶ＴａＳｉ２、六方晶ＮｂＳｉ２、六方晶ＶＳｉ２、六方晶Ｅｒ３Ｓｉ５などである。
金属／シリサイドの固相反応形成においては、一般に複数のシリサイド相が混在しながら化学反応が進行するため、本実施形態においても、必ずしもこのような最安定シリサイド単相にはならないことは起こりうる。このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相の全体に対する比率は、最低でも５０％となるよう、ハフニウム膜厚とシリコン膜厚、プロセス温度条件などを設定しなければならない。この比率が５０％以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が５０％を切ることで、膜厚方向に複数の結晶粒子（最安定および準安定シリサイド相）が混在し、粒界の連続性が著しく損なわれるためである。
なお、ＮチャネルＭＩＳトランジスタのシリコンゲート１７に予めリンなどのＮ型不純物を添加しておいた場合には、不純物がハフニウムシリサイド／ゲート絶縁膜界面に偏析し、実効的な仕事関数が０．２５ｅＶ低下し４．０５ｅＶとなった。これはＮ＋シリコンゲートの仕事関数とほぼ同じであり、従来のバルク型ＣＭＯＳデバイス、低しきい値電圧を要する高性能トランジスタなどの応用に適している。 引き続き、未反応ハフニウムを硫酸と過酸化水素水の混合薬液を用いて除去し、図２０に示すように、両トランジスタは、完全に等価なハフニウムシリサイドからなるゲート電極２０を有する構造を得た。
次に、図２１に示すように、ＰチャネルＭＩＳトランジスタの上部にのみ、酸素解離吸着金属１２、本実施形態においてはＰｔ層１２を形成する。このＰｔ層１２の形成は、ＰチャネルＭＩＳトランジスタの領域のみ開口を有するレジストパターンを形成した後、膜厚３０ｎｍのＰｔをスパッタ堆積し、レジストを剥離するリフトオフ法により、図２１に示す構造を実現した。
引き続いて、酸素を含む雰囲気中で熱処理することにより、ＰチャネルＭＩＳトランジスタ５０Ａの金属シリサイド１９にのみ原子状酸素を導入する。導入された原子状酸素は、第１の実施例でも詳述したように、ゲート絶縁膜との界面で双極子を形成し、金属シリサイドの実効的な仕事関数が増加し、ＰチャネルＭＩＳトランジスタに適した仕事関数を得ることができる。このようなプロセスを経て、図１６に示すＣＭＯＳデバイスが完成する。
ここで、図１６に示すＰチャネルＭＩＳトランジスタ５０Ａの上部に形成される酸素解離吸着金属層１２（本実施形態ではＰｔ層１２）は、本実施形態の酸素処理によってもほとんど酸化されず、低い抵抗率を保っている。したがって、このまま残しても上層のデバイス層との電気接点としては全く障害にならない。もっとも平坦化の観点からこの層が有害となる場合には、例えば王水処理などによって、ゲート電極１０、１１を残したまま除去することは可能である。
以上説明したように、本実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＯＭＳデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
（第３実施形態）
次に、本発明の第３実施形態によるＣＭＯＳデバイスを図２２乃至図２５を参照して説明する。本実施形態のＣＭＯＳデバイスの断面を図２２に示す。
半導体基板１内には、Ｎ型ウェル領域２及びＰ型ウェル領域３が配置される。Ｎ型ウェル領域２とＰ型ウェル領域３は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層４により分離される。
Ｎ型ウェル領域２内には、ＰチャネルＭＩＳトランジスタ５０Ｂが設けられ、Ｐ型ウェル領域３内には、ＮチャネルＭＩＳトランジスタ６０Ｂが設けられている。
ＰチャネルＭＩＳトランジスタ５０Ｂは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられた第１ゲート電極１０と、第１ゲート電極１０上に設けられたＰ＋シリコン層２０と、第１ゲート電極１０の両側のＮ型ウェル領域２に設けられたＰ型エクステンション層６と、第１ゲート電極１０およびＰ＋シリコン層２０の側部に設けられた絶縁体からなるサイドウォール層１３と、サイドウォール層１３の両側のＮ型ウェル領域２に設けられたＰ型拡散層５とを備えている。Ｐ型拡散層５はＰ型エクステンション層６よりもＮ型ウェル領域２との接合深さが深くなるように構成されている。そして、Ｐ型拡散層５およびＰ型エクステンション層６がＰチャネルＭＩＳトランジスタ５０Ｂのソース・ドレイン領域となる。
ＮチャネルＭＩＳトランジスタ６０Ｂは、ゲート絶縁膜９と、このゲート絶縁膜９上に設けられた第２ゲート電極１１と、第２ゲート電極１１上に設けられたＮ＋シリコン層２１と、第２ゲート電極１１の両側のＰ型ウェル領域３に設けられたＮ型エクステンション層８と、第２ゲート電極１１およびＮ＋シリコン層２１の側部に設けられた絶縁体からなるサイドウォール層１３と、サイドウォール層１３の両側のＰ型ウェル領域３に設けられたＮ型拡散層７とを備えている。Ｎ型拡散層７はＮ型エクステンション層８よりもＰ型ウェル領域３との接合深さが深くなるように構成されている。そして、Ｎ型拡散層７およびＮ型エクステンション層８がＮチャネルＭＩＳトランジスタ６０Ｂのソース・ドレイン領域となる。
ＰチャネルＭＩＳトランジスタ５０Ｂの第１ゲート電極１０およびＮチャネルＭＩＳトランジスタ６０Ｂの第２ゲート電極１１は、ＮチャネルＭＩＳトランジスタに適した仕事関数を有する電極材料として、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａ等の希土類元素のいずれかを含む窒化金属シリサイドを選択する。これらの材料は、仕事関数が４．０ｅＶ〜４．４ｅＶ程度であり、ＮチャネルＭＩＳトランジスタのしきい値電圧設定に適している。また、これらシリサイドは拡散層形成プロセス、典型的には１０００℃以上の条件下でもゲート絶縁膜との反応を起こしにくいため、従来型のセルフアラインプロセスによるトランジスタ形成に耐える。したがって、図２２において、Ｐ＋シリコン層２０およびＮ＋シリコン層２１を有さない構造でも本発明の効果を得ることは可能である。しかしながら、これら窒化金属シリサイドは、従来のシリコンゲートと比較すると、耐酸化性、耐薬品性などの性能に劣る。
そこで、図２２に示したような窒化シリサイド上にシリコンゲートを配した構造を用いると、シリコンゲートの耐酸化性、耐薬品性などの性能が受け継がれ、従来型セルフアラインプロセスが適用できる。同時に、窒化金属シリサイドによる空乏化および不純物突き抜けを抑制する効果が得られる。
なお、本実施形態の半導体装置においては、第１実施形態と同様に、第１ゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下である。
次に、第３実施形態によるＣＭＯＳデバイスの製造方法を、図２３乃至図２５を参照して説明する。この製造方法は、第１および第２ゲート電極にハフニウム窒化シリサイドを使用している。
まず、通常のプロセスによって、ＳＴＩ構造４、Ｎ型ウェル領域２、Ｐ型ウェル領域３を形成した後、公知のプロセスによってゲート絶縁膜９を形成する。ゲート絶縁膜９として、本実施形態例においては、ＳｉＯ２換算１．０ｎｍのＳｉＯＮを堆積した。引き続いて、窒化金属シリサイド層１１、本実施形態においてはＨｆＳｉＮ層１１を１０ｎｍ、ＣＶＤ法により堆積した後、通常のＣＶＤ法によってノンドープシリコン層２２を全面に堆積し、図２３に示す構造を得る。後の不純物活性化工程において、ＨｆＳｉＮ／シリコンゲート構造が化学反応を起こさない為に、ＨｆＳｉＮ中の窒素濃度は５ａｔ．％以上であることがもっとも望ましい。
次に、公知の方法を用いて、ノンドープシリコン層２２および窒化金属シリサイド層１１をパターニングし、ゲート形状に加工した。この際、両トランジスタのゲート積層構造は全く同じ物質で構成されているので、ＰチャネルＭＩＳトランジスタとＮチャネルＭＩＳトランジスタのゲートを一括で加工することが可能である。具体的には、図２３に示す構造上にレジストパターンを形成後、通常のＳｉエッチングを用いてノンドープシリコン層２２をパターニングする。ＨｆＳｉＮからなる窒化金属シリサイド層１１のエッチングは、塩素系ガスで容易に行うことができる。続いて、通常のセルフアラインプロセスによりエクステンション層６，８、サイドウォール層１３、拡散層５，７を形成する。このとき、エクステンション層６および拡散層５の形成の際に、ＰチャネルＭＩＳトランジスタ用のパターニングされたノンドープシリコン層２２にＰ型不純物が添加され、Ｐ＋シリコン層２０となる。また、エクステンション層８および拡散層７の形成の際に、ＮチャネルＭＩＳトランジスタ用のパターニングされたノンドープシリコン層２２にＮ型不純物が添加され、Ｎ＋シリコン層２１となる（図２４参照）。その後、層間絶縁膜１４を形成して図２４に示す構造を得た。
次に、通常のリソグラフィー技術によって、ＰチャネルＭＩＳトランジスタのＰ＋シリコン層２０上に、酸素解離吸着金属層１２、例えばＷを５０ｎｍ形成する。続いて、酸素を含む雰囲気で熱処理することにより、ＰチャネルＭＩＳトランジスタのゲート電極１１のゲート絶縁膜９と接する領域に原子状酸素が添加された第１ゲート電極１０を形成した（図２５参照）。シリコンゲート２０は結晶化し膜厚方向に貫通した粒界構造を有する。さらにＨｆＳｉＮ層１１はＮの添加によりＨｆシリサイドが部分結晶化した膜構造をとるが、膜厚方向に対しては網目状に粒界が貫通する構造となっている。酸素解離吸着金属層１２で解離された原子状酸素はシリコンゲート２０およびＨｆＳｉＮ層１１の粒界を高速拡散する。完成したＭＯＳＦＥＴデバイスにおけるシリコンゲート／部分結晶化ＨｆＳｉＮ／ゲート絶縁膜積層構造を断面ＴＥＭ観察した結果を図２６に示す。部分結晶化ＨｆＳｉＮの領域で、黒いコントラストの粒状部分がＨｆＳｉ２結晶である。厚さ約１０ｎｍのＨｆＳｉＮ中を粒界が縦断していて、この部分が酸素原子の拡散経路となる。この図に示したような部分結晶化状態を得るために、ＨｆＳｉＮ膜中の窒素濃度は３０ａｔ．％以下であることが好ましい。
なお、本実施形態のゲート電極材料として、ハフニウム窒化シリサイドを選択する場合、直方晶ＨｆＳｉ２を主成分とする部分結晶を有することが望ましい。第１に、ＨｆＳｉ２は熱力学的に最も安定なハフニウムシリサイドであり、シリサイド形成後のＬＳＩ製造プロセス耐性の観点から、ＨｆＳｉ２の組成を取ることが最も望ましいためである。第２に、本実施形態のゲート電極の構成として、酸素原子の拡散経路となるゲート電極を貫通する粒界が必要だが、熱力学的に安定なＨｆＳｉ２は粒成長が容易であり、結果として膜厚方向に単一粒子の構成をとりやすく、本実施形態の構成に最適なためである。
同様の論理により、本実施形態のゲート電極材料として、ハフニウム以外の窒化金属シリサイドを選択する場合についても、熱力学的に最も安定な組成のシリサイドの部分結晶を有することが望ましい。例えば直方晶ＴｉＳｉ２、直方晶ＺｒＳｉ２、六方晶ＴａＳｉ２、六方晶ＮｂＳｉ２、六方晶ＶＳｉ２、六方晶Ｅｒ３Ｓｉ５などである。
このとき、前述の熱的安定性および酸素拡散経路の確保が実効的に機能する最安定シリサイド相のシリサイド部分結晶に対する比率は、最低でも５０％となることが好ましい。この比率が５０％以下であったとき、熱的安定性の観点からは、準安定シリサイド相と最安定シリサイド相の間で原子の移動が顕著となり、ゲート電極のモフォロジー劣化が顕在化する。また、酸素拡散経路確保の観点からは、最安定シリサイド相の比率が５０％を切ることで、膜厚方向に複数の結晶粒子（最安定および準安定シリサイド相）が混在し、粒界の連続性が著しく損なわれるためである。
本実施形態では酸素解離吸着層１２としてＷ（タングステン）が用いられるが、このＷはＰ＋シリコン層２０とシリサイド化反応を起こす可能性がある。すべてのＷがシリサイド化してしまうと、酸素分子を解離し効率的にゲート電極のゲート絶縁膜に接する部分に酸素を輸送する効果が薄れる。そこで、本実施形態において、熱処理温度はＷのシリサイド化反応が極端に進行しない６００℃以下の温度で行われることが望ましい。
この後、酸素解離吸着金属層１２であるＷを例えばＨＦ水溶液などでウェットエッチングにより除去し、図２２に示す構造を完成させた。
以上説明したように、本実施形態によれば、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＯＭＳデバイスを製造する際のステップ数が増加するのを可及的に防止することができるとともに、複雑なプロセスが必要でなくなる。
以上、説明したように、本発明の各実施形態によれば、しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、低抵抗で耐熱性を有し、空乏化や不純物の拡散若しくは突き抜けといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができるとともに、ステップ数の増加や複雑化がない製造方法を得ることができる。
なお、上記したゲート電極に求められる仕事関数は、一般的なＣＭＯＳデバイスのＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴに対応するものを記載した。しかしながら、特殊な用途・世代の場合には、ゲート電極に求められる仕事関数について、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとで一般的な場合と逆になる場合がある。すなわち、特殊なＮチャネルＭＯＳＦＥＴのゲート電極には、一般的なＰチャネルＭＯＦＥＴのゲート電極に求められる仕事関数が求められ、特殊なＰチャネルＭＯＳＦＥＴのゲート電極には、一般的なＮチャネルＭＯＦＥＴのゲート電極に求められる仕事関数が求められる。
このような特殊な用途・世代としては、例えば、４５ｎｍ技術世代以降の完全空乏型ＳＯＩデバイスにおいて、ＬＳＴＰ（Low Standby Power）用デバイスのゲート電極に求められる仕事関数が挙げられる。この場合、上述したものと異なり、ＮチャネルＭＯＳＦＥＴのゲート電極に対しては４．７ｅＶ〜５．１ｅＶ、ＰチャネルＭＯＳＦＥＴのゲート電極に対しては４．２ｅＶ〜４．４ｅＶが要求される。このような特殊な用途・世代の場合には、それに適宜対応するように本発明を適用する。
本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の一実施形態による半導体装置のゲート絶縁膜とゲート電極との界面における酸素起因の双極子形成を示す模式図。 酸素導入前のゲート絶縁膜とゲート電極との界面近傍の模式図。 本発明の一実施形態による半導体装置における仕事関数変調原理を示すエネルギーバンド図。 双極子がゲート絶縁膜とゲート電極との界面近傍に存在しない場合のエネルギーバンド図。 本発明の一実施形態に係るゲート電極とゲート絶縁膜に用いられる材料のカチオン電気陰性度を示す図。 本発明の一実施形態に係るゲート電極に用いられる材料の仕事関数を示す図。 本発明の第１実施形態による半導体装置の断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の半導体装置の製造工程を示す断面図。 第１実施形態の仕事関数変調効果を示す実験結果。 第１実施形態に係るゲート電極とゲート絶縁膜の界面付近の透過型電子顕微鏡で観察した結果を示す写真。 本発明の第２実施形態によるＣＭＯＳデバイスを示す断面図。 第２実施形態の半導体装置の製造工程を示す断面図。 第２実施形態の半導体装置の製造工程を示す断面図。 第２実施形態に係るゲート電極の結晶状態を示す図。 第２実施形態の半導体装置の製造工程を示す断面図。 第２実施形態の半導体装置の製造工程を示す断面図。 本発明の第３実施形態によるＣＭＯＳデバイスを示す断面図。 第３実施形態の半導体装置の製造工程を示す断面図。 第３実施形態の半導体装置の製造工程を示す断面図。 第３実施形態の半導体装置の製造工程を示す断面図。 第３実施形態の半導体装置において、ゲート電極が部分結晶化した状態の透過型電子顕微鏡で観察した結果を示す写真。 第１実施形態に係る第１ゲート電極の、ゲート絶縁膜との界面付近の酸素濃度分布を示す図。 イオン注入法を用いて、ゲート電極とゲート絶縁膜との界面付近に酸素を導入した場合のゲート電極の酸素濃度分布を示す図。
符号の説明
１ 半導体基板
２ Ｎ型ウェル領域
３ Ｐ型ウェル領域
４ 素子分離層
５ Ｐ型拡散層
６ Ｐ型エクステンション層
７ Ｎ型拡散層
８ Ｎ型エクステンション層
９ ゲート絶縁膜
１０ 第１ゲート電極（酸素添加）
１１ 第２ゲート電極
１２ 酸素解離吸着金属層（Ｗ、Ｐｔ）
１３ サイドウォール層
１４ 層間絶縁層
１５ 酸素拡散バリア層（ＳｉＮ）

Claims (15)

  1. 半導体基板に設けられた第１導電型半導体領域と、前記第１導電型半導体領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられ、仕事関数が第１導電型ＭＩＳトランジスタに適した値となる材料からなる第１ゲート電極と、前記第１ゲート電極の両側の前記第１導電型半導体領域に設けられたソース・ドレイン領域とを有する第２導電型チャネルＭＩＳトランジスタと、
    前記半導体基板に設けられた第２導電型半導体領域と、前記第２導電型半導体領域上に形成される第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記第１ゲート電極と同じ材料からなる第２ゲート電極と、前記第２ゲート電極の両側の前記第２導電型半導体領域に設けられたソース・ドレイン領域とを有する第１導電型チャネルＭＩＳトランジスタと、を備え、
    前記第１ゲート電極中の、前記ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０２０ｃｍ−３以上、１０２２ｃｍ−３以下であることを特徴とする半導体装置。
  2. 前記第1ゲート電極には膜厚方向に貫通する粒界が少なくとも一つ含まれていることを特徴とする請求項１記載の半導体装置。
  3. 前記第１および第２ゲート電極は、Ｔａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、希土類元素のいずれかのシリサイド、および希土類元素のボライドのいずれかからなることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１および第２ゲート電極上に導電性膜が設けられており、前記導電性膜はＷ、Ｐｔ、Ｐｄ、Ｒｈのいずれかの金属からなっていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１および第２ゲート電極は、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、希土類元素のいずれかを含む窒化金属シリサイドからなることを特徴とする請求項１または２記載の半導体装置。
  6. 前記第１ゲート電極上に第２導電型のシリコン層が設けられ、前記第２ゲート電極上に第１導電型シリコン層が設けられていることを特徴とする請求項５記載の半導体装置。
  7. 前記第１および第２ゲート電極の物理的厚さが２ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第１および第２ゲート絶縁膜は高誘電体からなっていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１ゲート絶縁膜の少なくとも前記第１ゲート電極に接する部分のカチオン原子の平均的な電気陰性度は、前記第１ゲート電極のカチオン原子の電気陰性度よりも高いことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記半導体基板はＳＯＩ基板であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
  11. 素子分離された第１導電型半導体領域および第２導電型半導体領域を有する半導体基板の前記第２導電型半導体領域に第１ダミーゲートを形成するとともに前記第１導電型半導体領域に第２ダミーゲートを形成する工程と、
    前記第１ダミーゲートの両側の前記第２導電型半導体領域に第１導電型のソース・ドレイン領域を形成する工程と、
    前記第２ダミーゲートの両側の前記第１導電型半導体領域に第２導電型のソース・ドレイン領域を形成する工程と、
    前記第１導電型のソース・ドレイン領域および第２導電型のソース・ドレイン領域を覆うように前記第１および第２ダミーゲートの側部に絶縁層を形成する工程と、
    前記第１および第２ダミーゲートを除去することにより前記絶縁層に第１および第２の溝を形成する工程と、
    前記第１および第２の溝の少なくとも底部にゲート絶縁膜を形成する工程と、
    前記第１および第２の溝の底部の前記ゲート絶縁膜上に第１および第２ゲート電極を形成する工程と、
    前記第１および第２ゲート電極上に、前記第１および第２の溝を埋め込むように酸素解離吸着金属層を形成する工程と、
    前記第２ゲート電極上の前記酸素解離吸着金属層のみを酸素拡散バリア層で覆い、酸素分子を含む雰囲気中で熱処理する工程と、
    を備え、
    前記第１ゲート電極中の、前記ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０ ２０ ｃｍ −３ 以上、１０ ２２ ｃｍ −３ 以下であることを特徴とする半導体装置の製造方法。
  12. 素子分離された第１導電型半導体領域および第２導電型半導体領域を有する半導体基板の前記第２導電型半導体領域に第１ゲート絶縁膜を形成するとともに前記第１導電型半導体領域に第２ゲート絶縁膜を形成する工程と、
    前記第１および第２ゲート絶縁膜上に第１および第２ゲート電極を形成する工程と、
    前記第１ゲート電極の両側の前記第２導電型半導体領域に第１導電型のソース・ドレイン領域を形成する工程と、
    前記第２ゲート電極の両側の前記第１導電型半導体領域に第２導電型のソース・ドレイン領域を形成する工程と、
    前記第１導電型のソース・ドレイン領域および前記第２導電型のソース・ドレイン領域を覆うように前記第１および第２ゲート電極の側部に絶縁層を形成する工程と、
    前記第２ゲート電極上を覆わないが前記第１ゲート電極上を覆う酸素解離吸着金属層を形成する工程と、
    酸素分子を含む雰囲気中で熱処理する工程と、
    を備え、
    前記第１ゲート電極中の、前記第１ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０ ２０ ｃｍ −３ 以上、１０ ２２ ｃｍ −３ 以下であることを特徴とする半導体装置の製造方法。
  13. 前記絶縁層を形成する前に、前記第１ゲート電極上に第２導電型シリコン層を形成し、前記第２ゲート電極上に第１導電型シリコン層を形成する工程を更に備え、
    前記絶縁層の形成する際に、前記第１導電型シリコン層および前記第２導電型シリコン層の側部にも前記絶縁層が形成され、前記酸素解離吸着金属層は前記第２導電型シリコン層の上面に接するように形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記第１および第２ゲート電極は、Ｔａ、Ｎｂ、Ｖのいずれかの金属、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、希土類元素のいずれかのシリサイド、および希土類元素のボライドのいずれかからなることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
  15. 前記第１および第２ゲート電極は、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｚｒ、Ｈｆ、希土類元素のいずれかを含む窒化金属シリサイドからなることを特徴とする請求項１２または１３記載の半導体装置の製造方法。
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