JPWO2007148600A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体装置は、Ｎ型領域上から素子分離領域上を経由してＰ型領域上まで延在するように設けられたゲート電極ラインと、Ｎ形及びＰ型領域内に形成されたソース／ドレイン拡散層とを有する。ゲート電極ラインは、Ｐ型ＭＯＳＦＥＴのゲート電極を構成し、金属Ｍ１のシリサイドを含む第１シリサイド領域と、Ｎ型ＭＯＳＦＥＴを構成し、金属Ｍ２のシリサイドを含む第２シリサイド領域と、素子分離領域上に設けられ双方のゲート電極よりも高い濃度の不純物を含む不純物注入シリコン領域とを含む。

Description

本発明は、Ｎ型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)及びＰ型ＭＯＳＦＥＴを有する半導体装置、及びその製造方法に関するものである。特には、各ＭＯＳＦＥＴが高誘電率絶縁膜を有するゲート絶縁膜を備え、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとでゲート電極に組成の異なるシリサイド材料を用いた半導体装置の高性能化と高信頼性化のための技術に関する。
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、多結晶シリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用によりゲート電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されている。しかし、何れの材料を用いた場合においても、
（１）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖth）を適切な値に設定可能であること、
（２）メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、
（３）ゲート電極の抵抗率が十分低いこと、が必要となる。
ここで、上記（１）の点に関しては、先端ＣＭＯＳデバイスの中でも特に低電力動作のデバイスとするためには、デバイスを構成するＣＭＯＳトランジスタのしきい値電圧（Ｖth）を±０．２５〜０．５Ｖの範囲に設定する必要がある。このＶthを実現するためには、Ｎ型ＭＯＳＦＥＴを構成するゲート電極材料の仕事関数をＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．５〜４．３ｅＶの材料とする。また、Ｐ型ＭＯＳＦＥＴを構成するゲート電極材料の仕事関数をＳｉのミッドギャップ（４．６ｅＶ）を超える値、望ましくは４．７〜４．９ｅＶの材料とする。
そこで、この手段として、異なる仕事関数を持った異種の金属又は合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの各ゲート電極にそれぞれ使い分けることでトランジスタのＶthを制御する方法（デュアルメタルゲート技術）が提案されている。
例えば、このデュアルメタルゲート技術を用いた半導体装置として第１の文献（International electron devices meeting technical digest,2002,p.35）には、ＳｉＯ2上にそれぞれＴａ、Ｒｕからなるゲート電極を形成した半導体装置が開示されている。第１の文献には、このＴａ、及びＲｕの仕事関数はそれぞれ４．１５ｅＶ、４．９５ｅＶであり、この二つのゲート電極間では０．８ｅＶの仕事関数の変調が可能であると述べられている。
また、その他のメタルゲート技術を用いた半導体装置として、各ＭＯＳＦＥＴ用のゲート電極材料としてシリコンのミッドギャップ付近に実効仕事関数を持つ同一の高融点金属、又はこれらのシリサイドを用い、各ＭＯＳＦＥＴ用のゲート電極がそれぞれ異なる種類の不純物を含有したものが挙げられる。このメタルゲート技術では、各ＭＯＳＦＥＴ用のゲート電極となる部分に、イオン注入法により互いに異なる種類の不純物を添加し、高温アニール処理を行うことにより実効的な仕事関数が異なるゲート電極を備えるＭＯＳＦＥＴを作り分けることが可能となる。このメタルゲート技術の特徴は、多結晶シリコン（ポリシリコン）を高融点金属、あるいはそのシリサイドに置き換えるだけで従来技術とほとんど同じプロセスを適用できることである。
このような技術を用いた半導体装置として、第２の文献(International electron devices meeting technical digest 1985,p.41)や、特許公報JP-1996-130216Aには、各ＭＯＳＦＥＴ用ゲート電極材料として化学量論組成よりもシリコン（Ｓｉ）含有量が多いＭｏシリサイド又はＷシリサイドを用い、Ｐ型ＭＯＳＦＥＴ用ゲート電極及びＮ型ＭＯＳＦＥＴ用ゲート電極へそれぞれＢ及びＡｓをイオン注入することで、実効仕事関数を４．２〜５．１ｅＶの範囲に制御したものが開示されている。
さらに、最近では、Ｎ型ＭＯＳＦＥＴ用ゲート電極及びＰ型ＭＯＳＦＥＴ用ゲート電極となるポリシリコンのゲートパターンをＮｉなどの金属で完全にシリサイド化してゲート電極を形成するフルシリサイド技術が注目されている。この技術の特徴は、ＣＭＯＳのソース／ドレイン領域を形成、不純物活性化のための高温熱処理を行った後に、ポリシリコンゲートパターンを自己整合的にシリサイド化することが可能なことである。このため、従来のＣＭＯＳプロセスと整合性が高い。
第３の文献(International electron devices meeting technical digest, 2002,p.24）および第４の文献(International electron devices meeting technical digest,2003,p.31)には、このフルシリサイド技術を用いた半導体装置が開示されている。すなわち、第３及び第４の文献には、ゲート絶縁膜にＳｉＯ2を用いゲート電極としてＰやＢなどの不純物を注入した多結晶シリコンのゲートパターンをＮｉで完全にシリサイド化したＮｉシリサイド電極（Ｎ型ＭＯＳＦＥＴ用ゲート電極にＰドープＮｉＳｉ，Ｐ型ＭＯＳＦＥＴ用ゲート電極にＢドープＮｉＳｉ）を用いることにより、実効仕事関数を最大で０．５ｅＶ変調させた技術が開示されている。
また、第５の文献(International electron devices meeting technical digest, 2004,p.91)およびＷＯ２００６／００１２７１号公報には、図２に示すようなゲート絶縁膜としてＨｆＳｉＯＮの高誘電率絶縁膜を用い、完全にシリサイド化したＮｉシリサイド結晶相のゲート電極を用いた半導体装置が開示されている。このＭＯＳＦＥＴでは、Ｎｉシリサイドの結晶相（組成）を制御することにより実効仕事関数を制御している（相制御Ｎｉフルシリサイド技術）。
図５Ａ〜図５Ｉに、ＷＯ２００６／００１２７１号公報に記載の製造プロセスを示す。この製造プロセスでは、まず半導体基板２内にＮ型ＭＯＳＦＥＴ用、及びＰ型ＭＯＳＦＥＴ用のソース／ドレイン領域６、半導体基板２上にポリシリコンからなるゲートパターン１４、及びマスク層１５を設ける。図５Ａは、この状態の上面図、図５Ｂ、５Ｃ、５Ｄはそれぞれ、図５ＡのＢ−Ｂ’断面図、Ｃ−Ｃ’断面図、及び、Ｄ−Ｄ’断面図を表す。
次に、図５Ａ〜５Ｄに示す状態において、全面に層間絶縁膜１０を形成する。この後、層間絶縁膜１０の平坦化を行い、マスク層１５上部を露出させ、さらに、これを除去することよってポリシリコン層１４を露出させる（図５Ｅ、５Ｆ）。
次に、全面にＮｉ層１６を堆積させた後、Ｎ型ＭＯＳＦＥＴ用ゲート電極となるゲートパターン上にＮｉの拡散防止層１８を設け、更にこの上にＮｉ層１６を堆積させる（図５Ｇ、５Ｈ）。この後、アニール処理を行うことにより、ゲートパターン１４をシリサイド化させて、各ＭＯＳＦＥＴ用ゲート電極８，９を形成する（図５Ｉ、５Ｊ）。この際、Ｎ型ＭＯＳＦＥＴ用のゲートパターン１４上の拡散防止膜１８上に堆積されたＮｉ層１６はポリシリコンゲートパターンとは反応しないのに対して、Ｐ型ＭＯＳＦＥＴ用のゲートパターン１４上に堆積したＮｉ層は全てポリシリコンゲートパターンと反応し得る。この結果、実質的にＮ型ＭＯＳＦＥＴ用ゲート電極となるゲートパターン、Ｐ型ＭＯＳＦＥＴ用ゲート電極となるゲートパターン上に堆積するＮｉの膜厚を変えて、Ｎｉシリサイドの結晶相を作り分けることが可能となる。
上記フルシリサイド技術を用いることにより、図３に示すように、ゲート電極材料の組成を変えることにより広範囲にわたって実効仕事関数の制御が可能となる。図３からは、ゲート電極材料をＮｉＳｉ2、ＮｉＳｉ、Ｎｉ3Ｓｉと変化させることで実効仕事関数を約０．４ｅＶ、変調可能なことが分かる。具体的に、ＷＯ２００６／００１２７１号公報ではＰ型ＭＯＳＦＥＴ用のゲート電極材料としてＮｉ3Ｓｉ、Ｎ型ＭＯＳＦＥＴ用のゲート電極材料としてＮｉＳｉ2を用いることで、ＣＭＯＳトランジスタのＶthを±０．３Ｖの範囲に設定可能としている。
発明者の検討によれば、上記従来技術にはそれぞれ以下のような問題点が存在していた。第１の文献に記載されているようなデュアルメタルゲート技術では、各ＭＯＳＦＥＴ用ゲート電極として異なる仕事関数を持った異種の金属、又は合金をそれぞれ別々に作り分けている。このため、ゲート絶縁膜上に堆積したゲートパターンをエッチング除去して、各ＭＯＳＦＥＴ用のゲート電極を作り分ける必要があった。例えば、Ｐ型ＭＯＳＦＥＴ用ゲート電極用のメタル材料をウェハー全面に成膜後、Ｎ型ＭＯＳＦＥＴ用ゲート電極用のメタル材料を成膜するためには、Ｎ型ＭＯＳＦＥＴ用ゲートパターン上に既に堆積しているＰ型ＭＯＳＦＥＴ用ゲート電極用のメタル材料をゲート絶縁膜を残してエッチング除去する必要があった。この結果、このエッチング除去時にゲート絶縁膜の品質を劣化させて素子の特性や信頼性が低下する場合があった。さらに、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのゲート電極に用いる異なる２つのメタル材料を、Ｓｉ基板に対して十分な選択比を有し、同時に加工するためのエッチング技術の開発が困難であるといった問題があった。
更に、第２の文献およびＪＰ−１９９６−１３０２１６Ａに開示されているような、Ｓｉ含有量が化学量論組成よりも多い高融点金属シリサイドのゲート電極を用いる場合、ゲート電極へ注入された不純物がゲート電極外へ拡散したり、ソース／ドレイン領域の活性化のための高温アニール時にシリサイドが相分離して実効仕事関数のばらつきが生じ、素子の再現性や均一性が低下する可能性があった。
第３の文献及び４に記載されているような、不純物がドープされた多結晶シリコンをフルシリサイド化することにより実効仕事関数を変調する技術では、ゲート絶縁膜が高誘電率膜（ＨｆＳｉＯＮ）の場合、フルシリサイド化前のｐｏｌｙ−Ｓｉ／ＨｆＳｉＯＮ界面に生じるフェルミレベルのピンニング現象が解消せず、不純物による実効仕事関数の変調効果を全く得ることが出来ないといった問題があった。このためＭＯＳＦＥＴのしきい値電圧を適切な値に設定できないといった問題があった。
第５の文献及びＷＯ２００６／００１２７１に記載の相制御Ｎｉフルシリサイド技術では、各ＭＯＳＦＥＴ用ゲート電極材料が直接接するような構造の場合、図６の矢印に示すように、フルシリサイド化（アニール時）時に一方のゲート電極材料から他方のゲート電極材料までゲート電極材料が拡散してしまい、ゲート電極組成が不均一となってＶthを所望の値に制御できない場合があった。
図４Ａ〜４Ｄは各ＭＯＳＦＥＴ用ゲート電極材料が直接接するような構造において、相制御Ｎｉフルシリサイド技術でゲート電極を形成した場合における、理想的な構造を表したものである。図４Ａは半導体装置の上面図である。また、図４Ｂ、４Ｃ、４Ｄは、図４Ａの半導体装置のＢ−Ｂ’断面図、Ｃ−Ｃ’断面図、Ｄ−Ｄ’断面図である。相制御Ｎｉフルシリサイド技術によってＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴ用のゲート電極として結晶相の異なるＮｉシリサイドを形成する場合、図４Ａ、図４Ｂに示すように異なる結晶相が素子分離領域上で接し、それぞれの結晶相を安定に維持する必要がある。
しかしながら、これらの半導体装置では、Ｎ型ＭＯＳＦＥＴ用とＰ型ＭＯＳＦＥＴ用ゲート電極材料が素子分離領域上で連通しているために、各ＭＯＳＦＥＴ用ゲート電極の形成時、あるいは形成後のアニールプロセスの際に、一方から他方のゲート電極までゲート電極材料の拡散が起こり、ゲート電極の組成が所望のものからずれてしまう場合があった。
例えば、ＷＯ２００６／００１２７１号公報の半導体装置では、図７に示すように、Ｐ型ＭＯＳＦＥＴ領域上に堆積されていた余剰Ｎｉが、横方向（Ｐ型ＭＯＳＦＥＴ用ゲート電極からＮ型ＭＯＳＦＥＴ用ゲート電極へ向かう方向：図７中の矢印の方向）へ拡散することとなっていた。従って、余剰Ｎｉが素子分離領域を乗り越えてＮ型ＭＯＳＦＥＴ用ゲート電極となるゲートパターン中にまで拡散し、このゲートパターンをシリサイド化してしまう場合があった。この結果、Ｎ型ＭＯＳＦＥＴ用のゲート電極の一部にＰ型ＭＯＳＦＥＴ用のゲート電極のシリサイドと同一の結晶相が形成されてしまい、Ｖthのバラツキを引き起こす場合があった。
さらに、これらの半導体装置では、上記シリサイド化工程だけでなくゲート電極形成後の後工程プロセスで熱処理を行うことによって、各ＭＯＳＦＥＴ用ゲート電極間でゲート電極材料が拡散してしまう場合があった。この結果、図７に示すように各ＭＯＳＦＥＴ用ゲート電極中に異なる結晶相の中間相又は混合相が形成されてしまい、Ｖthのバラツキが生じてしまっていた。
 発明の概要
本発明は、上記に鑑み、ゲート絶縁膜及びゲート電極の組成が均一で、信頼性を低下させることなく広範囲にＶthの制御が可能で、Ｎ型ＭＯＳＦＥＴ用のゲート電極とＰ型ＭＯＳＦＥＴ用のゲート電極が異なるシリサイドからなる半導体装置及びその製造方法を提供することを例示的な目的とする
本発明は、一例として、半導体基板と、
前記半導体基板の表面部分を、Ｐ型領域及びＮ型領域に区画する素子分離領域と、
前記素子分離領域、Ｐ型領域及びＮ型領域上に延在し、ゲート絶縁膜によって前記Ｐ型領域及びＮ型領域から絶縁されるゲート電極ラインと、
前記Ｐ型領域及びＮ型領域のそれぞれに前記ゲート電極ラインを挟んで形成されるソース／ドレイン拡散層とを備え、
前記ゲート電極ラインは、前記Ｎ型領域上に形成され、金属Ｍ１のシリサイドを含む第１シリサイド領域と、前記Ｐ型領域上に形成され、金属Ｍ２のシリサイドを含む第２シリサイド領域と、前記素子分離領域上に形成され、前記第１シリサイド領域と前記第２シリサイド領域とを分離する不純物注入シリコン領域とを有することを特徴とする半導体装置を提供する。
また、本発明は、別の例として、素子分離領域によって表面部分がＮ型領域及びＰ型領域に区画された半導体基板上にゲート絶縁膜を形成する工程と、
前記素子分離領域及びゲート絶縁膜上にシリコンを含むゲート電極パターンを形成する工程と、
前記Ｎ型領域及びＰ型領域内のゲート電極パターンの両側にそれぞれソース／ドレイン領域を形成する工程と、
前記ゲート電極パターンを露出し前記ソース／ドレイン領域を覆う層間絶縁膜を形成する工程と、
前記素子分離領域上のゲート電極パターンに選択的に不純物を注入し不純物注入シリコン領域を形成する工程と、
前記Ｎ型領域上のゲート電極パターンのシリコンと金属Ｍ１とを反応させて第１シリサイド領域を形成する工程と、
前記Ｐ型領域上のゲート電極パターンのシリコンと金属Ｍ２とを反応させて第２シリサイド領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法の製造方法を提供する。
なお、本明細書において、「高誘電率絶縁膜」（ｈｉｇｈ−ｋ膜）とは、一般にゲート絶縁膜として従来から用いられて来た二酸化ケイ素（ＳｉＯ2）の絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素よりも比誘電率が高い絶縁膜のことを意味する。その具体的数値は限定されるものではない。
本明細書において、「第１ゲート電極」及び「第２ゲート電極」とは、それぞれゲート電極ラインのうちＰ型領域上の部分、Ｎ型領域上の部分を表し、ゲート電極ラインのこれ以外の部分はゲート電極には含まれない。
本明細書において、ゲート電極の「実効仕事関数」あるいは「実効的な仕事関数」とは、一般にＣＶ測定によるフラットバンドより求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受けた仕事関数を表すものである。このため、ゲート電極を構成する材料本来の「仕事関数」とは区別される。
本明細書において、「ＭＯＳ」(Metal Oxide Semiconductor)とは、導電体、絶縁体、半導体の三層構造を意味し、導電体が金属単体、絶縁体が二酸化ケイ素に限定されるものではない。
上記本発明の目的、及び、他の目的、構成及び効果は図面を参照した以下の記述により明らかになる。
本発明の一実施例の半導体装置の上面図。 図１Ａの半導体装置のＢ−Ｂ’断面図。 図１Ａの半導体装置のＣ−Ｃ’断面図。 図１Ａの半導体装置のＤ−Ｄ’断面図。 本発明の別の実施例の半導体装置の断面図。 フェルミレベルのピンニングによるＮｉシリサイド組成と実効仕事関数との関係を表すグラフ。 従来の半導体装置の上面図。 図４Ａの半導体装置のＢ−Ｂ’断面図。 図４Ａの半導体装置のＣ−Ｃ’断面図。 図４Ａの半導体装置のＤ−Ｄ’断面図。 従来の半導体装置の製造プロセスの一工程段階の上面図。 図５Ａの工程段階におけるＢ−Ｂ’断面図。 図５Ａの工程段階におけるＣ−Ｃ’断面図。 図５Ａの工程段階におけるＤ−Ｄ’断面図。 図５Ａに後続する工程段階における図５Ｃ、５Ｄに対応する断面図。 図５Ｅの工程段階における図５Ｂに対応する断面図。 図５Ｅに後続する工程段階における図５Ｃ、５Ｄに対応する断面図。 図５Ｇの工程段階における図５Ｂに対応する断面図。 図５Ｇに後続する工程段階における図５Ｃ、５Ｄに対応する断面図。 図５Ｉの工程段階における図５Ｂに対応する断面図。 従来の半導体装置を表す断面図。 従来の半導体装置を表す断面図。 本発明の半導体装置の一例の断面図。 本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図 図９Ａに後続する工程段階を示す断面図。 図９Ｂに後続する工程段階を示す断面図。 図９Ｃに後続する工程段階を示す断面図。 図９Ｄに後続する工程段階を示す断面図。 図９Ｅに後続する工程段階を示す断面図。 図９Ｆに後続する工程段階を示す断面図。 本発明の実施例の半導体装置の製造方法の一工程段階を示す平面図。 図１０Ａの工程段階におけるＢ−Ｂ’断面図。 図１０Ａに後続する工程段階を示す平面図。 図１０Ｃの工程段階におけるＤ−Ｄ’断面図。 本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図。 図１１Ａに後続する工程段階を示す断面図。 図１１Ｂに後続する工程段階を示す断面図。 図１１Ｃに後続する工程段階を示す断面図。 図１１Ｅに後続する工程段階を示す断面図。 図１１Ｅに後続する工程段階を示す断面図。 本発明の実施例の半導体装置の製造方法の一工程段階を示す断面図。 図１２Ａに後続する工程段階を示す断面図。 図１２Ｂに後続する工程段階を示す断面図。 図１２Ｃに後続する工程段階を示す断面図。 図１２Ｄに後続する工程段階を示す断面図。 図１２Ｅに後続する工程段階を示す断面図。 図１２Ｆに後続する工程段階を示す断面図。 従来の半導体装置のゲート電極中の不純物濃度の濃度プロファイルの一例を示すグラフ。
以下に本発明の実施例を図面に基づいて説明する。本発明の理解を容易にするために、全図を通して同様な要素には、同様な符号を付して示した。
図１Ａ〜１Ｄは、本発明の、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えた半導体装置の一例を示す図である。図１Ａはこの半導体装置の上面図、図１Ｂ、１Ｃ、１Ｄはそれぞれ、図１Ａの半導体装置のＢ−Ｂ’断面図、Ｃ−Ｃ’断面図、Ｄ−Ｄ’断面図を表す。
図１Ａ〜１Ｄに示すシリコン基板１内には、Ｐ型領域（Ｐ型ウェル；Ｐ型活性領域）、Ｎ型領域（Ｎ型ウェル；Ｎ型活性領域）が設けられている。Ｐ型領域、Ｎ型領域間には素子分離領域２が設けられ、これらの領域を絶縁分離（素子分離）している。
図１Ａ、１Ｂに示すように、Ｐ型領域上には、ゲート絶縁膜３ａ、３ｂ、及び、第２ゲート電極８ａが設けられ、この第２ゲート電極８ａの側面にはゲート側壁７が設けられている。ゲート絶縁膜は、２層からなっており、Ｐ型領域側にはＳｉＯ2膜３ａ、高誘電率絶縁膜（ＨｆＳｉＯＮ膜）３ｂが設けられている。更に、Ｐ型領域内の第２ゲート電極８ａを挟んだ両側には、エクステンション領域５及びＮ型のソース／ドレイン領域４が設けられている。そして、これらＰ型領域、ゲート絶縁膜３ａ、３ｂ、第２ゲート電極８ａ、エクステンション領域５及びソース／ドレイン領域４とからＮ型ＭＯＳトランジスタが構成されている。
同様に、図１Ａ、１Ｃに示すように、Ｎ型領域上にはゲート絶縁膜、第１ゲート電極９ａ、第１ゲート電極９ａの側面にはゲートサイドウォール７が設けられている。ゲート絶縁膜はＳｉＯ2膜３ａ、高誘電率絶縁膜（ＨｆＳｉＯＮ膜）３ｂの２層からなっている。Ｎ型領域内の第１ゲート電極９ａを挟んだ両側には、エクステンション領域５、及びＰ型のソース／ドレイン領域４が設けられている。そして、これらＮ型領域、ゲート絶縁膜３ａ、３ｂ、第１ゲート電極９ａ、エクステンション領域５及びソース／ドレイン領域４とからＰ型ＭＯＳトランジスタが構成されている。
これら第１ゲート電極９ａ、第２ゲート電極８ａはゲート電極ラインの一部として構成されている。すなわち、本発明の半導体装置では、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのゲート長方向（チャネル長方向、ソース／ドレイン領域の方向）２２に垂直、かつ半導体基板に平行な方向２１に一本のゲート電極ライン２３が形成されている。このゲート電極ライン２３のうち、Ｐ型領域上の部分はＮ型ＭＯＳＦＥＴ用の第２ゲート電極８ａ（太線の部分）を構成する。また、ゲート電極ライン２３のうち、Ｎ型領域上の部分はＰ型ＭＯＳＦＥＴ用の第１ゲート電極９ａ（太線の部分）を構成する。
第１ゲート電極は、金属Ｍ１のシリサイドを含む第１シリサイド領域からなり、第２ゲート電極は、金属Ｍ２のシリサイドを含む第２シリサイド領域からなる。第１及び第２シリサイド領域は、それぞれ第１及び第２ゲート電極の一部を構成していても、全部を構成していても良い。第１及び第２シリサイド領域が、それぞれ第１及び第２ゲート電極の一部を構成している場合には、後述するように第１及び第２ゲート電極が低抵抗層を有していても良い。
また、第１及び第２シリサイド領域は、それぞれ金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドを含んでおり、これ以外にその他の成分を有していても良い。金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドは、それぞれ単一のシリサイド成分であっても、複数のシリサイド成分であっても良い。
金属Ｍ１とＭ２とは互いに異なる金属元素であっても同じ金属元素であっても良いが、金属Ｍ１のシリサイドと金属Ｍ２のシリサイドとは同じ材料ではない。このため、金属Ｍ１とＭ２とが同じ金属元素の場合には、金属Ｍ１のシリサイドと金属Ｍ２のシリサイドとは互いに組成が異なるシリサイド（金属含有率の異なるシリサイド又はシリコン含有率の異なるシリサイド）とする。
更に、ゲート電極ライン２３は、第２ゲート電極８ａを含む電極部分８、第１ゲート電極９ａを含む電極部分９と、これらの電極部分８、９間に双方の電極部分が直接に接触しないように、素子分離領域上に設けられた不純物拡散シリコン領域（不純物領域）２０とから構成されている。すなわち、不純物領域２０は、ゲート電極ライン２３の厚み方向２４及び幅方向の全体にわたって設けられており、これにより不純物領域２０は、双方の電極部分８、９の間に設けられ、電極部分８と電極部分９とが直接に接触することを阻止する。
不純物領域２０は、素子分離領域の一部の上に設けられていても、素子分離領域全体の上に設けられていても良い。しかし、本発明の半導体装置では、不純物領域２０は素子分離領域上にしか設けられておらず、第１及び第２ゲート電極内にまでは設けられていない。同様にして、電極部分８及び９はそれぞれ第１及び第２ゲート電極と一致していても良いが、更に素子分離領域上の位置にまで延在して設けられていても良い。不純物領域は、第１及び第２ゲート電極中よりも高い濃度で不純物を含んでおり、これ以外にポリシリコンやその他の成分を含んでいても良い。
不純物領域は、第１及び第２ゲート電極中よりも高い濃度で不純物を含んでいるため、この不純物領域中の不純物元素により、ゲート電極材料の横方向への拡散が防止され、第１及び第２ゲート電極の組成を均一なものとすることができる。
このように金属Ｍ１のシリサイドと、金属Ｍ２のシリサイドとで互いに組成の異なるシリサイドとすることで、第１及び第２ゲート電極材料により所望の実効仕事関数に制御することができ、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのＶthを所望の値に制御することが可能となる。
図８は、本発明の半導体装置の他の一例を示すものである。図８の半導体装置では、第１及び第２ゲート電極９ａ，８ａがそれぞれ２層からなり、各ゲート電極の上部に低抵抗層を有する点で図１Ａ〜１Ｄに示した半導体装置とは異なる。このように各ゲート電極８ａ，９ａを２層構造とし、最上部の層を低抵抗層とすることで、ゲート電極の配線抵抗を低くすることが可能となる。
なお、「低抵抗層」とは、第１及び第２ゲート電極が２層以上からなる場合において、最上部の層が最も電気抵抗値が低い層からなる場合に、この層のことを表す。低抵抗層を有する第１及び第２ゲート電極としては例えば、以下の構成のものを挙げることができる。
第１ゲート電極が、金属Ｍ１のシリサイドとして、Ｎｉ2Ｓｉ結晶相又はＮｉ3Ｓｉ結晶相を含む第１シリサイド領域、及び、ＮｉＳｉ結晶相を有する低抵抗層を有する。第２ゲート電極が、金属Ｍ２のシリサイドとして、ＮｉＳｉ2結晶相を含む第２シリサイド領域と、ＮｉＳｉ結晶相を有する低抵抗層とを有する。なお、本明細書においては、このように低抵抗層がシリサイドを含む場合であっても、この低抵抗層は第１及び第２シリサイド領域には含まれないものとする。従って、本明細書では、ゲート電極中において低抵抗層以外のシリサイドを含む領域を第１シリサイド領域、第２シリサイド領域と呼ぶ。
上記のように低抵抗層を設けることにより、配線とのコンタクト抵抗を効果的に減らすことができる。また、このゲート電極の下層部と低抵抗の上層部を、同じ金属のシリサイドで組成の異なるものとなるように構成することにより、製造プロセスを簡易にできる。更に、各層を同じ金属の結晶相で形成することができ、ゲート電極ライン全体の安定性を向上させることができる。
なお、第１ゲート電極９ａと第２ゲート電極８ａとは、電気的に接続されていても、接続されていなくても良い。第１ゲート電極９ａと第２ゲート電極８ａとが電気的に接続されている場合には、この半導体装置は例えばＣＭＯＳＦＥＴを構成する。
不純物領域は、素子分離領域上に設けられたゲート電極ラインの一部又は全部を構成する領域のことであり、第１及び第２ゲート電極中よりも高い不純物濃度を有する。つまり、不純物領域は、第１及び第２ゲート電極中で最も高い不純物濃度の値よりも高い不純物濃度を有する。なお、この不純物領域は、ＥＤＸ（蛍光Ｘ線）分析によって不純物元素の種類と厚み方向の不純物濃度プロファイルを測定することによって確認することができる。
なお、上記不純物濃度とは、第1及び第２ゲート電極、並びに不純物領域中にそれぞれ複数種の不純物が含まれる場合、これら複数の不純物を合わせたものの濃度を表しているのであり、単独の不純物の不純物濃度を表しているのではない。従って、この場合、不純物領域中の全ての不純物を合わせた不純物の濃度は、第1及び第２ゲート電極中の全ての不純物を合わせた不純物濃度の中で最も高い不純物濃度よりも高くなっている。
なお、製造方法によっては、第１及び第２ゲート電極中のゲート絶縁膜近傍には、不純物が高濃度で含まれる薄い領域が存在する場合があるが、この場合にはこの領域中の不純物の濃度は考慮しない。この第１及び第２ゲート電極中のゲート絶縁膜近傍の高濃度不純物領域は、後述するようにＳＩＭＳ分析等によって明確に他の領域と判別することができる。
以下、このゲート電極中の不純物の濃度プロファイルについて説明する。図１３は、従来の半導体装置において、このようなシリサイド化後のゲート電極中の厚み方向（半導体基板の法線方向；例えば、図１Ｄの矢印２４の方向）の不純物の濃度プロファイルの一例を表したものである。この不純物の濃度プロファイルは、ＳＩＭＳ分析法（二次イオン質量分析法）を用い、不純物としてＡｓを注入したＮ型ＭＯＳＦＥＴ用ゲート電極に関して測定を行ったものである。また、半導体基板側から試料をエッチングしながら、中に１次イオンを入射させたものであり、１次イオンとしてはＣｓを用いた。図１３中の横軸の深さ０ｎｍの部分はゲート電極の最上部の面（ゲート絶縁膜と接する側の面と反対側の面）、図１３中の最も深さが深い部分はゲート電極のゲート絶縁膜と接する部分を表す。
図１３に示したグラフ（ａ）〜（ｃ）の何れの場合も、グラフの右側端部に不純物濃度が高いピークＡ’が認められ、これらグラフ（ａ）〜（ｃ）の半導体装置はゲート電極がピークＡ’の最右端の深さに相当する厚みを有していることが分かる。ここで、グラフの最右端がゲート電極のゲート絶縁膜と接する部分を表している。このグラフ（ａ）〜（ｃ）のピークＡ’は、ゲート電極の形成時（シリサイド化時）に、ゲート電極材料（ゲートパターン）が上部から下部に向かってシリサイド化され、このシリサイド化に伴ってゲート電極材料中の不純物がゲート絶縁膜界面に掃き出されたものである。
このように、製法によってはゲート絶縁膜界面に不純物が高濃度で存在する領域が形成されるが、この領域はＳＩＭＳによって明確に判別できる。そして、本発明では不純物領域は、第１及び第２ゲート電極中でこの不純物が高濃度で存在する領域を除いた部分のうち、最も高い不純物の濃度よりも高い不純物濃度を有する。
なお、図１３（ａ）〜（ｃ）の各グラフによってゲート電極の厚みが異なるのは以下の理由によるものである。すなわち、図１３（ａ）〜（ｃ）は順に不純物の注入量を多くしたものを表している。上述のようにゲート電極材料中の不純物濃度が高くなるほどシリサイド化は起こりにくくなり、ゲート電極はより金属の原子組成比の小さなシリサイドから構成されやすくなる。この結果、シリサイド化時のゲート電極材料の膨張の程度は小さくなり、ゲート電極の厚みも小さくなる。一方、ゲート電極材料中の不純物濃度が低いとシリサイド化は起こり易くなり、ゲート電極はより金属の原子組成比の大きなシリサイドから構成されやすくなる。この結果、シリサイド化時のゲート電極材料の膨張の程度は大きくなり、ゲート電極の厚みは大きくなる。このようにゲート電極材料中の不純物濃度によって形成後のゲート電極の厚みが異なるのは、不純物濃度によってシリサイド化速度及び金属Ｍのシリサイドの組成が影響を受けるためである。
また、本発明の不純物領域は高濃度の不純物元素を含むが、これ以外にポリシリコンや若干のその他の成分が含まれていても良い。このように不純物領域が設けられていることにより、第１及び第２ゲート電極は互いに直接、接しないようになっている。更に、不純物領域は各ゲート電極材料の拡散を防止する効果を有しており、各ゲート電極材料は不純物領域を介して互いに他方のゲート電極材料中に拡散しないようになっている。以下、この理由について説明する。
従来のＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えた半導体装置は、各ゲート電極の構成材料が直接に、接触しており、各ＭＯＳＦＥＴ用のゲート電極材料をそれぞれ個別又は同時に形成していた。このため、この各ゲート電極の構成材料が接する界面を通してゲート電極材料の相互拡散が起こり、均一な組成のゲート電極材料を形成することが困難であった。
すなわち、このようなゲート電極材料の不均一化は、主に一方と他方のゲート電極材料の界面を介して、例えば、一方のゲート電極材料であるシリコン濃度が高いシリサイド中を、他方のゲート電極材料である金属濃度が高いシリサイドを構成していた金属元素が拡散することによって起こっていた。この際、一方のゲート電極材料であるシリサイドがいくつかの結晶相をとることが可能であり、最も金属濃度が高い結晶相でない場合、ゲート電極を構成するシリサイド中に金属元素がさらに拡散し、最終的に一方のゲート電極中にまで拡散して組成の均一性を損なうこととなっていた。
これに対して、本発明の半導体装置では、以下のようにしてゲート電極材料の拡散防止効果を発現するものと考えられる。すなわち、本発明の半導体装置は、素子分離領域上のポリシリコン中に高濃度で不純物元素を含有している。このため、この半導体装置の製造時には、一方のゲート電極材料であるポリシリコンがシリサイド化され、素子分離領域上の高濃度で不純物を含有する領域にまで金属元素が拡散してポリシリコン中の不純物を掻き出し、不純物を低濃度に含むシリサイドを形成しようとする。しかし、ここでポリシリコン中に不純物元素が高濃度で存在すると、ポリシリコン中でシリコン原子と結合しているより多くの不純物を掻き出さなければならず、ポリシリコン中に不純物が存在しないか低濃度で存在する場合と比べて、シリサイドの形成により多くのエネルギーが必要となる。この結果、金属元素の拡散速度が低下し、シリサイド化が起こりにくくなるものと考えられる。
一方、第１及び第２ゲート電極の何れか一方が既に形成され他方のゲート電極を形成する場合、又は既に第１及び第２ゲート電極の双方とも形成された場合では、一方のゲート電極材料である金属元素が素子分離領域上の高濃度で不純物を含有する領域中を拡散・シリサイド化すると、この金属元素によって不純物が他方のゲート電極材料中に掻き出されようとする。しかし、この不純物が掻き出される他方のゲート電極材料中には既に金属シリサイドが形成されているため、この金属シリサイド中への不純物の掻き出しは極めて困難となる。従って、金属元素によって不純物元素が掻き出されることはなく、結果的にこの高濃度で不純物を含有する領域中への金属元素の拡散は困難になる。このようにして、不純物領域によりシリサイド化はより一層、起こりにくくなるものと考えられる。
また、従来のフルシリサイド電極はポリシリコンのゲートパターン上に金属層を堆積させ、アニール処理（熱処理）を行うことによりゲートパターンを上部から下部（ゲート絶縁膜側）に向かって順次、シリサイド化することにより形成していた。このため、このシリサイド化に伴いポリシリコンゲートパターン中に不純物元素が含まれる場合は、この不純物は上部から下部に向かって掻き出される。従って、フルシリサイド化を行った場合には、この不純物元素はゲート絶縁膜近傍の非常に薄い領域に偏析し、この部分以外の不純物元素は当初のポリシリコンゲートパターン中の不純物元素濃度よりも低くなっていた。
このような不純物濃度プロファイルは、従来の素子分離領域上の各ＭＯＳＦＥＴ用ゲート電極材料が接する界面においても同様である（ゲート絶縁膜近傍の部分のみが高い不純物濃度となっているに過ぎない）。従って、この界面ではゲート電極ラインの厚さ方向（半導体基板の法線方向）の全体にわたって、各ゲート電極材料の相互拡散を効果的に防止することができず、各ゲート電極の組成が不均一となって、各ＭＯＳＦＥＴのＶthを所望の値に制御することが困難となっていた。
これに対して、本発明の半導体装置は、不純物領域では、ゲート電極ラインの厚さ方向（半導体基板の法線方向）の全体にわたって不純物が分布している。また、この不純物領域は、下記製造方法の一例にも例示されているように、予めポリシリコンゲートパターン中に注入した不純物がシリサイド化に伴い偏析したものであり、当初のポリシリコンゲートパターン中に注入した不純物が偏析されて高濃度になったものである。従って、この不純物領域を介して、各ゲート電極材料の相互拡散を効果的に防止することができる。
なお、不純物領域中の不純物濃度が高くなるほどシリサイドを構成する金属の拡散が抑制され、各ゲート電極を構成する組成の異なるシリサイド間の相互拡散、及びこれに伴う相変化を抑制することができる。なお、通常のゲート電極を形成するためのポリシリコン中の不純物濃度は１×１０20ｃｍ-3未満となっている。従って、上記のようにシリサイド化を行った後のゲート電極中のゲート絶縁膜近傍以外の部分の不純物濃度は、不純物の偏析によりこれよりも低くなる。従って、不純物領域中の不純物濃度が１×１０20ｃｍ-3以上のとき、不純物の拡散防止効果を有効に発現させることができる。
また、不純物領域の主成分がシリコンの場合、１×１０21ｃｍ-3以上の濃度はシリコン中の不純物の固溶限界濃度（シリコン中に溶解できる上限濃度）に近い。このため、この不純物領域中の不純物濃度としては、具体的には１×１０21ｃｍ-3以上が好ましく、このような不純物濃度ではシリサイド化のための金属をほとんど拡散させることがない。より好ましくは、不純物濃度が１×１０22以上であるのが良い。このような場合、不純物領域中へのシリサイド用の金属の拡散がほとんど生じなくなる。この結果、素子分離領域上において各ゲート電極を構成する異なる組成のシリサイドの安定な界面を形成することができ、各ゲート電極の組成を均一で安定したものにすることができる。なお、不純物領域中に含まれる不純物元素の種類は一つであっても、複数種であっても良い。不純物領域中に複数種の不純物元素が含まれる場合、これら不純物元素全体の濃度が上記範囲にあることが好ましい。
不純物領域中に含まれる不純物元素の種類としては、ボロン、ヒ素、リン、アンチモン、窒素、炭素、フッ素を用いることが好ましい。これらの不純物元素は単独で、又は複数種を組み合わせて用いることができる。これらの中でもより好ましい不純物元素から順に、アンチモン、ヒ素、リン、ボロンを挙げることができる。アンチモン、ヒ素、リン、ボロンは、ポリシリコン中に高濃度で注入しても、高抵抗になったり凝集したりすることがない。また、これらの不純物元素の中でも原子半径が大きい不純物元素ほどシリサイド化時に金属原子の拡散を防ぐ効果が高い。
不純物領域は、素子分離領域上のゲート電極ライン部分の一部、又は全部を構成している。このため、素子分離領域上における不純物領域の水平方向（Ｎ型ＭＯＳＦＥＴ用ゲート電極からＰ型ＭＯＳＦＥＴ用ゲート電極に向かう方向；ゲート長方向に垂直かつ半導体基板に平行な方向）の長さＴ１は、素子分離領域の長さＴ２と同じか、Ｔ２よりも小さくなっている（Ｔ１≦Ｔ２となっている）ことが好ましい。この理由は、Ｔ１＞Ｔ２であると、各ＭＯＳＦＥＴ用ゲート電極が一部に高濃度の不純物を含むこととなってしまい、各ゲート電極の組成が不均一となって、Ｖthのバラツキが生じてしまうためである。
また、不純物領域の水平方向の厚さＴ１は、本発明の効果を損なわない範囲で可能な限り薄いことが望ましい。具体的には、Ｔ１はラフネスを考慮すると１ｎｍ以上が好ましく、不純物領域形成時のためのイオン注入時の露光強度を考慮すると３ｎｍ以上がより好ましい。また、ゲート電極ライン中のシリサイド領域の割合が高くなりゲート電極ライン全体の抵抗値を低く抑えることが可能なため、１０ｎｍ以下であることが好ましい。
本発明の各ＭＯＳＦＥＴに含まれるゲート絶縁膜としては、特に限定されるわけではなく、１層又は２層以上の層から構成されていても良い。また、ゲート絶縁膜としては、高誘電率材料を用いることが好ましい。この高誘電率材料を下記のように相制御フルシリサイド技術と組み合わせて使用することで最も効果を発揮することができる。この理由は、後述のように相制御フルシリサイド技術をゲート絶縁膜に高誘電率材料と組み合わせて用いることで広い実効仕事関数の制御幅を実現できるためである。
高誘電率材料を用いたゲート絶縁膜としては、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜上に高誘電率絶縁膜が積層されたゲート絶縁膜を挙げることができる。
ここで、「高誘電率絶縁膜」とは、二酸化シリコン（ＳｉＯ2）の比誘電率よりも大きな比誘電率をもつ材料のことを表す。この材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。
これらの高誘電率絶縁膜の中でも、結晶化が抑えられ信頼性が向上する点から窒素が導入された高誘電率絶縁膜を用いることが好ましい。高誘電率材料に含まれる金属元素としては、膜の耐熱性および膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）が好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物を挙げることができ、ＨｆＳｉＯがより好ましく、ＨｆＳｉＯＮが更に好ましい。
また、高誘電率材料としては、ＨｆＳｉＯＮから原子組成比がずれたものを用いることができる。具体的には、ＨｆaＳｉbＯＮとしたとき、ＨｆとＳｉとの平均濃度比（原子数比）ａ／（ａ＋ｂ）は０．３以上０．７以下であることが好ましい。この比が０．３以上であると、デバイス動作時におけるゲート絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、ＨｆＳｉＯＮ膜の耐熱性を確保でき、デバイスの製造プロセス中におけるＨｆＳｉＯＮ膜の結晶化や欠陥生成が抑えられ、ＨｆＳｉＯＮ膜の信頼性低下や性能低下を抑えることができる。
ゲート絶縁膜が複数の層からなりその中の一部が高誘電率絶縁膜の場合、高誘電率絶縁膜はゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのＶth（しきい値電圧）を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。
本発明において、Ｎ型ＭＯＳＦＥＴ用ゲート電極８ａ、Ｐ型ＭＯＳＦＥＴ用ゲート電極９ａ、及びゲート電極上部８ｂは何れもシリサイド結晶相（化学量論組成）であることが望ましい。ゲート電極を構成するこれらの層を化学量論組成とすることで、熱的にも電気的にも安定なシリサイド結晶相を実現することが可能である。この結果、素子性能のバラツキを抑えることが可能である。
第１ゲート電極は金属Ｍ１のシリサイドを含む第１シリサイド領域を有し、第２ゲート電極は金属Ｍ２のシリサイドを含む第２シリサイド領域を有する。金属Ｍ１とＭ２とは互いに異なる金属元素であっても同じ金属元素であっても良いが、金属Ｍ１のシリサイドは金属Ｍ２のシリサイドと異なる材料の必要がある。このため、金属Ｍ１とＭ２とが同じ金属元素の場合には、金属Ｍ１のシリサイドと金属Ｍ２のシリサイドとは互いに組成が異なるシリサイド（金属含有率の異なるシリサイド；シリコン含有率の異なるシリサイド）とする必要がある。
なお、ゲート電極をフルシリサイド化するための金属Ｍ１、Ｍ２としては、以下のような条件を満たすものを用いることが好ましい。
（Ｉ）ソース／ドレイン領域中の不純物の再拡散が起らない温度で完全にシリサイド化できるもの。
（ＩＩ）Ｓｉ濃度が高い結晶相から、金属濃度が高い結晶相まで複数種の結晶相が形成可能であるもの。
上記（Ｉ）の条件を満たす金属としては、７００℃以下でシリサイド化できる金属が望ましい。
また、上記（ＩＩ）の条件に従って複数種の結晶相を形成することにより、シリサイド自身の仕事関数が組成に応じて変化するため、複数種の結晶相の形成によるシリサイドのゲート電極の組成変化を利用して、実効仕事関数の制御が可能になる。
更に、このような組成による実効仕事関数の制御範囲を広くする観点から、ゲート絶縁膜として前述の高誘電率材料を用いることが好ましい。高誘電率材料を有するゲート絶縁膜上のゲート電極についてゲート絶縁膜に接する領域が、Ｎ型ＭＯＳＦＥＴ用の第２ゲート電極としてＳｉ濃度が高いシリサイド、Ｐ型ＭＯＳＦＥＴ用の第１ゲート電極として金属濃度が高いシリサイドを用いることにより、ゲート絶縁膜としてＳｉＯ2を用いた場合と比べてシリサイド組成の変化に対応して大幅に実効仕事関数を変化させることができる。
すなわち、この現象は高誘電率材料のゲート絶縁膜上にシリコンを含むゲート電極を形成したときに生じるフェルミレベルのピンニングと関係がある。例えば、ＨｆＳｉＯＮからなる高誘電率ゲート絶縁膜上にＳｉ濃度が高いシリサイド電極を形成すると、シリサイド化前の多結晶シリコン／ＨｆＳｉＯＮ界面で生じるフェルミレベルのピンニングの影響が解消されずに残る。このため、シリサイド電極の仕事関数がＨｆＳｉＯＮ上の多結晶シリコン電極のフェルミレベルのピンニング位置である４．１〜４．３ｅＶに近い値となる。一方、シリサイド電極中の金属の濃度が高くなるとフェルミレベルのピンニングが弱まり、ほぼ、シリサイド本来の仕事関数の値が反映されるようになる。
このように、高誘電率材料を有するゲート絶縁膜上に、Ｎ型ＭＯＳＦＥＴ用の第２ゲート電極とＰ型ＭＯＳＦＥＴ用の第１ゲート電極とで互いに結晶相の異なるシリサイドのゲート電極を形成すると、組成の違いに対応したシリサイド自身の仕事関数変化に加えて、フェルミレベルのピンニング緩和効果が生じ、ゲート絶縁膜としてＳｉＯ2を用いた場合と比べて、より広い実効仕事関数制御幅を得ることができる。このような実効仕事関数の制御は、ゲート絶縁膜中の第１及び第２ゲート電極に接する側に高誘電率絶縁膜、第１及び第２ゲート電極中のゲート絶縁膜に接する側にそれぞれ金属Ｍ１のシリサイドを含む第１シリサイド領域、金属Ｍ２のシリサイドを含む第２シリサイド領域を設けることによって可能となる。
以上のように（Ｉ）、（ＩＩ）の条件を満たすシリサイド化用の金属としてはＮｉが好適である。Ｎｉを用いることにより６５０℃以下のアニールで多結晶シリコンを完全にシリサイド化することが可能であり、アニール時の温度やＮｉの供給量を変えるだけで段階的に組成の異なる結晶相を形成することができる。
ゲート電極材料としてＮｉシリサイドを用いる場合、金属Ｍ１のシリサイドがＮｉxＳｉ1-x（０．６≦ｘ＜１）であることが好ましく、ＮｉxＳｉ1-x（０．６＜ｘ＜０．８）であることがより好ましく、ＮｉxＳｉ1-x（０．７＜ｘ＜０．８）であることがさらに好ましい。
また、第２ゲート電極に含まれる金属Ｍ２のシリサイドが、ＮｉyＳｉ1-y（０＜ｙ≦０．５）であることが好ましく、ＮｉyＳｉ1-y（０．２５＜ｙ＜０．４５）であることがより好ましく、ＮｉyＳｉ1-y（０．２５＜ｙ＜０．３５）であることがさらに好ましい。なお、Ｎｉシリサイドの結晶相は、主としてＮｉＳｉ2結晶相、ＮｉＳｉ結晶相、Ｎｉ3Ｓｉ2結晶相、Ｎｉ2Ｓｉ結晶相、Ｎｉ31Ｓｉ12結晶相、Ｎｉ3Ｓｉ結晶相に分類される。
素子特性のバラツキを最小限に抑えるためには、ゲート電極のゲート絶縁膜と接する部分が単一の結晶相からなることが望ましい。このように単一の結晶相からなる好ましい結晶相の組み合わせを以下に示す。
第１ゲート電極がＮｉ3Ｓｉ結晶相、及びＮｉ2Ｓｉ結晶相の何れか一方の結晶相を有し、第２ゲート電極がＮｉＳｉ結晶相、及びＮｉＳｉ2結晶相の何れか一方の結晶相を有する。
前述した理由から、第１及び第２ゲート電極の少なくともゲート絶縁膜に接する領域をこれらの組成の結晶相とし、ゲート絶縁膜の少なくともゲート電極に接する側をＨｆＳｉＯＮ膜等の高誘電率絶縁膜とすることにより、より広い範囲で実効仕事関数を制御することが可能となる。
なお、シリサイド化時の熱履歴によってはこれらの結晶相の混合相がゲート電極中に分布することがある。このため、ゲート電極の平均的な組成が化学量論組成から若干、外れることもある。しかし、本明細書ではこのような場合であっても、上記の組成範囲にあるものとする。
本発明では、このようにＮｉシリサイド結晶相のゲート電極と、高誘電率絶縁膜のゲート絶縁膜を組み合わせたデバイス構造とすることによって低電力動作のＣＭＯＳデバイスに最適なしきい値Ｖth（０．３〜０．５Ｖ）を実現することができる。
さらに、ゲート電極上部に低抵抗シリサイド層を形成することでゲート電極のコンタクト抵抗を低減することが可能である。ゲート電極上部を構成する低抵抗層としては、Ｎｉモノシリサイド（ＮｉＳｉ）結晶相から構成することが望ましい。Ｎｉモノシリサイドは、Ｎｉを含むあらゆるシリサイド材料の中で最も抵抗率の低いシリサイドの一つであり、ＮｉＳｉ層をゲート電極上部に形成することによりゲート電極ライン全体の抵抗を最小限に抑えることが可能である。
以下に、本発明の半導体装置の製造方法の一例を示す。この製造方法は、以下の点で従来の半導体装置の製造方法とは異なる特徴を有する。
（ａ）半導体基板上に設けたゲートパターンのうち素子分離領域上の部分にのみ、ゲートパターンの厚み方向の全体にわたって不純物を注入する。
（ｂ）第１及び第２ゲート電極を形成するためのシリサイド化（第１シリサイド化、第２シリサイド化）の際に、ゲートパターンの不純物を注入した部分上にマスクを設ける。
本発明の製造方法では、上記（ａ）、（ｂ）の特徴を有するため、このシリサイド化の際に素子分離領域上の、不純物を高濃度で注入したポリシリコン領域のシリサイド化は横方向（Ｎ型ＭＯＳＦＥＴ用ゲート電極材料からＰ型ＭＯＳＦＥＴ用ゲート電極材料に向かう方向；Ｐ型ＭＯＳＦＥＴ用ゲート電極材料からＮ型ＭＯＳＦＥＴ用ゲート電極材料に向かう方向；ライン状ゲート電極の延在方向；ゲート長方向と垂直且つ半導体基板と平行な方向）に進む。この結果、素子分離領域上のゲート電極ライン内には、その厚み方向（半導体基板の法線方向）の全体にわたって、不純物を高濃度に含有するポリシリコン領域（不純物領域）が形成される。
これに対して、従来の半導体装置では、主にゲート電極を形成するためのシリサイド化がゲートパターンの厚み方向にのみ進行する。このため、不純物を高濃度に含有する領域は形成されないか、ゲート絶縁膜の近傍にのみ非常に薄い層が形成される。
なお、金属Ｍ１のシリサイド、及び金属Ｍ２のシリサイドは、化学量論組成のシリサイド結晶相とすることが好ましい。このようなシリサイド結晶相を形成するためには、ポリシリコン上に金属層を堆積し、これを熱処理することによってポリシリコンを完全にシリサイド化するフルシリサイド技術を用いることによって可能である。フルシリサイド技術を用いることにより、シリサイド結晶相が自己整合的に形成されるので、シリサイド組成を化学量論組成とすることが可能である。
例えば、金属Ｍ１，Ｍ２としてＮｉを用いる場合、金属Ｍ１のシリサイドとしてＮｉ2Ｓｉ結晶相、又はＮｉ3Ｓｉ結晶相、金属Ｍ２のシリサイドとしてＮｉＳｉ結晶相、又はＮｉＳｉ2結晶相を形成することが好ましい。
これらのＮｉシリサイド結晶相を形成するための条件としては、（１）ポリシリコンのゲートパターン上に堆積させるＮｉ層の膜厚（埋め込み絶縁膜の法線方向の厚さ）ＴNiとゲートパターンの膜厚ＴSiとの比、ＴNi／ＴSi、（２）シリサイド化（第１シリサイド化、第２シリサイド化）時のアニール温度、を挙げることができる。
具体的には、上記（１）、（２）の条件とＮｉシリサイドの結晶相の組成との関係は、表１で表される。
Figure 2007148600

このため、表１に示されるような、ＴNi／ＴSi及びアニール温度とＮｉシリサイド組成との関係を考慮してシリサイド化時の条件を調節することにより、目的の組成のＮｉシリサイドを得ることができる。なお、この熱処理は、金属膜の酸化を防ぐため非酸化雰囲気中であることが求められる。
ＮｉＳｉ結晶相を得るための典型的な条件としては例えば、０．５５≦ＴNi／ＴSi≦０．９５を挙げることができる。ＮｉＳｉ2結晶相を得るための典型的な条件としては例えば、シリサイド化時の温度（アニール温度）が６５０℃以上、０．２８≦ＴNi／ＴSi≦０．５４を挙げることができる。
Ｎｉ3Ｓｉ結晶相を得るための典型的な条件としては例えば、１．６０≦ＴNi／ＴSiを挙げることができる。
一方、これに対してＪＰ−１９９６−１３０２１６Ａに記載されているように、シリサイドからなるゲート電極を形成する他の方法としてＣＶＤによる形成法が考えられる。しかしながら、ＣＶＤ法を用いる場合は、シリサイド組成をプロセスガスの流量比やプロセス温度で制御する必要があるため、自己整合的にシリサイド組成を制御することが困難となり、ゲート電極の組成を化学量論組成とすることは上記フルシリサイド技術と比べて容易ではない。さらに、半導体装置の製造工程において、ゲート電極形成後に熱処理を行うことによってシリサイドの相分離が生じやすく、素子性能バラツキが増大してしまう恐れがある。このため、上記のような製造方法により、シリサイド化を行うことが好ましい。
以下、本発明の実施例を、図面を参照して説明する。
［実施例１］
図９Ａ〜９Ｇは本実施例に関わる半導体装置の製造工程を示した断面図である。なお、図９Ａ〜９Ｇでは、簡略化してＮ型ＭＯＳＦＥＴの製造工程部分のみを示し、Ｐ型ＭＯＳＦＥＴの製造工程は示していない。まず、Ｎ型領域とＰ型領域を有するシリコン基板１を準備した。図９Ａに示すように、シリコン基板１の表面領域にＳＴＩ(Shallow Trench Isolation)技術を用いて素子分離領域２を形成し、素子分離領域２によってＮ型領域とＰ型領域が絶縁分離されるようにした。続いて、素子分離されたシリコン基板表面に絶縁膜３（３ａ、３ｂ）を形成した。この絶縁膜は、シリコン酸化膜３ａと高誘電率絶縁膜３ｂからなる構造を有する。
本実施例では、絶縁膜中のＨｆ濃度が深さ方向で変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、ＨｆＳｉＯＮ膜中の平均Ｈｆ濃度比Ｈｆ／（Ｈｆ＋Ｓｉ）が０．５であり、シリコン基板とゲート絶縁膜との界面付近はシリコン熱酸化膜の組成となっているＨｆＳｉＯＮ及びＳｉＯ2組成を有する絶縁膜を形成した。
上記のような絶縁膜を得るためには、まず、１．９ｎｍのシリコン熱酸化膜３ａを形成した後、０．５ｎｍのＨｆをロングスロースパッタ法で堆積し、酸素中で５００℃、１分および窒素中で８００℃、３０秒の２段階熱処理することによりＨｆを下地のシリコン酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成した。その後、ＮＨ3雰囲気中９００℃、１０分の窒化アニールを行い、ＨｆＳｉＯＮ膜３ｂを得た。
次に、絶縁膜上に厚さ６０ｎｍの多結晶シリコン膜１４と厚さ６０ｎｍのシリコン酸化膜１５の積層膜を形成した後、この積層構造を、図９Ｂに示すように、リソグラフィー技術およびＲＩＥ(Reactive Ion Etching)技術を用いて、ゲート絶縁膜と、Ｎ型領域上から素子分離領域上を経由してＰ型領域城上まで延在するゲート電極の寸法に対応したゲートパターンに加工した。
続いて、多結晶シリコン膜１４とシリコン酸化膜１５をマスクとしてＮ型領域、Ｐ型領域にそれぞれイオン注入を行い、各領域内にエクステンション拡散領域４を自己整合的に形成した。
次に、図９Ｃに示すように、シリコン酸化膜を堆積し、その後エッチバックすることによってポリシリコン膜及びシリコン酸化膜の側面にゲート側壁７を形成した。この状態でＮ型領域、Ｐ型領域にそれぞれ再度イオン注入を行い、活性化アニールを経てソース／ドレイン領域５を形成した。
次に、図９Ｄに示すように、厚さ１０ｎｍの金属膜１６をスパッタにより全面に堆積した。この金属膜１６としては、Ｃｏ膜を用いた。次に、熱処理を行って、ゲート側壁膜７、ゲート電極上部のシリコン酸化膜層１５及び素子分離領域２をマスクとして、ソース／ドレイン領域５に厚さ約３０ｎｍのコバルトダイシリサイド（ＣｏＳｉ2）層６を形成した。このＣｏ膜により、ソース／ドレイン領域５のコンタクト抵抗を抑えることができる。
最後に、熱処理においてシリサイド化しなかった余剰のＣｏ膜１６を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した（図９Ｅ）。このときの半導体装置の上面図を図１０Ａ、半導体基板の法線方向における断面図を図１０Ｂに示す。図１０Ａ、１０Ｂに示すように、本実施例ではＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの第１及び第２ゲート電極がゲート電極ライン内に設けられている。
次に、図９Ｆに示すように、ＣＶＤ(Chemical Vapor Deposition)法によってシリコン酸化膜の層間絶縁膜１０を形成した。この層間絶縁膜１０をＣＭＰ(Chemical Mechanical Polishing)技術によって図９Ｇに示すように平坦化し、さらに、層間絶縁膜１０の表面付近をＨＦ溶液処理でエッチバックを行うことで多結晶シリコン膜１４の上部表面を露出させた。このときの半導体装置の上面図を図１０Ｃ、半導体基板の法線方向における断面図を図１０Ｄに示す。
図１１Ａ〜１１Ｆは、本実施例の半導体装置の製造方法の図９Ｇに後続する段階を、ＭＯＳＦＥＴのチャネル長方向と垂直方向における断面図で順次に示している。次に、図１１Ａに示すように、素子分離領域上のゲートパターンが露出するようにフォトレジストでマスクパターンを形成し、素子分離領域上に形成されたポリシリコンのゲートパターンの厚み方向の全体にわたって不純物が分布するように不純物をイオン注入し、不純物注入領域２１を形成した。
このゲートパターン中に注入された不純物を元にして、後のゲート電極の形成工程（シリサイド化工程）により、ゲート電極の構成材料の横方向（Ｎ型ＭＯＳＦＥＴ用ゲート電極からＰ型ＭＯＳＦＥＴ用ゲート電極に向かう方向；Ｐ型ＭＯＳＦＥＴ用ゲート電極からＮ型ＭＯＳＦＥＴ用ゲート電極に向かう方向；ライン状ゲート電極の延在方向；ゲート長方向と垂直且つ半導体基板と平行な方向）への拡散を防ぐ不純物領域２１が形成される。
このゲートパターン中に注入する不純物種としては、ボロン、ヒ素、リン、アンチモン、窒素、炭素、又はフッ素を用いることができる。この中でもより好ましい不純物元素から順に、アンチモン、ヒ素、リン、ボロンを挙げることができる。アンチモン、ヒ素、リン、ボロンは、ポリシリコン中に高濃度で注入しても、高抵抗になったり凝集したりすることがない。また、これらの不純物元素の中でも原子半径が大きい不純物元素ほどシリサイド化時に金属原子の拡散を防ぐ効果が高い。
本実施例では、素子分離領域上に形成されたポリシリコンのゲートパターン中へ３×１０20ｃｍ-3の濃度となるように３０ｋｅＶでアンチモン（Ｓｂ）を注入した。この際、不純物のイオン注入は、最終的に不純物領域２０が素子分離領域上にのみ形成されるよう、ゲートパターン中の注入位置を注意する必要がある（最終的に不純物領域２０の水平方向の厚さＴ１は、素子分離領域の幅Ｔ２よりも小さくなるようにする必要がある）。
その理由は、後の工程でアニール処理によりＮ型領域及びＰ型領域上のゲートパターンのシリサイド化をそれぞれ別工程で行うことにより第１及び第２ゲート電極を形成している。この際、ゲートパターンのシリサイド化に伴って、素子分離領域上に注入した不純物元素もシリサイド化を行っていない他方の活性領域上のゲートパターン側へ拡散する。具体的には、不純物は横方向にも拡散し、この拡散距離は予め設けたポリシリコンゲートパターンの高さと同程度となる。そこで、このようなアニール時の不純物元素の拡散を考慮した上で、最終的に素子分離領域上にのみ不純物領域２０が形成されるようにイオン注入を行う必要がある。
本実施例では、ポリシリコンゲートパターンの高さを６０ｎｍとした。このため、ポリシリコンゲートパターン中へ注入された不純物が、後のアニール工程によって６０ｎｍ以下の範囲で横方向へ拡散することを考慮して素子分離領域上に形成したポリシリコンゲートパターン中へＳｂを注入する必要がある。具体的に、本実施例では、素子分離領域上のゲートパターンの末端から６０ｎｍ以上、内側の領域に不純物のイオン注入を行った。
次に、図１１Ｂに示すように、素子分離領域上のイオン注入を行ったゲートパターン部分（不純物注入領域２１）からＰ型ＭＯＳＦＥＴ用の第１ゲート電極となる（Ｎ型領域上の）ポリシリコンゲートパターン上までの部分に、シリサイド化を防ぐためのシリサイド化防止膜１８（マスク（Ａ））を設けた。この際、シリサイド化防止層１８は、シリサイド化工程（熱処理工程；アニール工程）においてシリサイド化する金属の拡散を防止でき、かつ自身が安定なものを選ぶ必要がある。更に、このシリサイド化防止層１８としてシリサイド化した金属および層間絶縁膜に対して選択的にエッチングできるものを選択すると、素子作製工程が簡便になるため好適である。本実施例では、シリサイド化防止層１８として２０ｎｍのＴｉＮを３００℃で反応性スパッタ法にて堆積した。
次に、全面にＮ型ＭＯＳＦＥＴ用の第２ゲート電極となるポリシリコンのゲートパターン１４上に、シリサイド化させるための金属膜（Ｍ２の層）１６を堆積した。この金属膜としては、ポリシリコン１４とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｐｔ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂや、これらの合金などから選択できるが、ソース／ドレイン領域５上に形成したシリサイド層に相変化や凝集による高抵抗化が起らない温度で完全にシリサイド化できるものが望ましい。
具体的には、ソース／ドレイン領域５上に形成したシリサイドがＮｉシリサイドの場合には５００℃以下、Ｃｏシリサイドの場合には７００℃以下でシリサイド化できる金属を選ぶことが望ましい。また、このような温度範囲で、Ｓｉ濃度が高い結晶相から、金属濃度が高い結晶相の複数の結晶相が形成可能なものであることが望ましい。本実施例ではフルシリサイド化のための金属膜（Ｍ２の膜）１６としてＮｉ膜を用いた。
また、本実施例ではポリシリコン膜１４とＮｉとが十分に反応してシリサイド化した際、Ｎ型ＭＯＳＦＥＴ用ゲート電極の平均的なシリサイド組成がＮｉxＳｉ1-x（０．２５＜ｘ＜０．３５）となるようにＮｉ膜厚を設定した。好ましくは、シリサイド化反応後にゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉＳｉ2結晶相を主成分として含むような膜厚に設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２０ｎｍ成膜した。
次に、ゲート絶縁膜上のポリシリコン膜１４とＮｉ膜１６をシリサイド化させるための熱処理（アニール処理）を行った（図１１Ｃ）。この熱処理により、Ｎ型ＭＯＳＦＥＴとなるゲートパターンを厚み方向（半導体基板の法線方向）の全体にシリサイド化して、ＮｉＳｉ2結晶相を形成した。また、このシリサイド化は、横方向にもポリシリコンのゲートパターン中の不純物を注入した領域に達するまで行い、素子分離領域上のポリシリコンゲートパターン部分についてはＮ型ＭＯＳＦＥＴ領域側から横方向（Ｎ型ＭＯＳＦＥＴ用ポリシリコン部分からＰ型ＭＯＳＦＥＴ用ポリシリコン部分に向かう方向；ライン状ゲート電極の延在方向；ゲート長方向と垂直且つ半導体基板と平行な方向）３１へシリサイド化して、ポリシリコン中の不純物を素子分離領域上で偏析させることにより高濃度化させた。この第１シリサイド化により、少なくとも予め設けたゲートパターンのうち、Ｐ型領域上のゲートパターン領域及び素子分離領域上のゲートパターン領域において不純物注入領域２１とＮ型領域上のゲートパターン側の領域を除いたゲートパターン（素子分離領域上のゲートパターンのうち不純物注入領域２１に対してＰ型領域側の領域）を、金属Ｍ２のシリサイドを含む第２シリサイド領域とする。
なお、この熱処理は、以下の条件で行うことが好ましい。
（ａ）Ｎｉ膜の酸化を防ぐために非酸化雰囲気中で行う。
（ｂ）Ｐ型領域上のポリシリコン膜１４を全てシリサイド化するために十分な拡散速度が得られる温度範囲で行う。
（ｃ）予め形成したエクステンション拡散領域４およびソース／ドレイン領域５中の不純物の再拡散が起らない温度範囲で行う。
（ｄ）ソース／ドレイン領域上に予め形成したコンタクト抵抗低減用のシリサイド層が相変化により高抵抗化しない温度範囲で行う。
なお、本発明による製造方法では、ソース／ドレイン領域上にコンタクト抵抗低減用のシリサイド層（Ｓ／Ｄシリサイド層）としてコバルトダイシリサイド（ＣｏＳｉ2）を形成したので、Ｓ／Ｄシリサイド層の耐熱温度は７００℃程度となる。このため、本実施例では、熱処理条件としてＮｉＳｉ2結晶相を得ることができる窒素ガス雰囲気中６５０℃、１分とした。
また、図１１Ｃに示すような、本実施例のフルシリサイド化条件において形成したゲート電極８は、Ｘ線回折（ＸＲＤ）測定によりＮｉＳｉ2結晶相からのピークを明瞭に確認することが出来た。さらに、ラザフォード後方散乱（ＲＢＳ）測定においても、ゲート電極とゲート絶縁膜界面において、ＮｉとＳｉの組成比が１：２であることが確認できた。
本実施例で形成するＮｉＳｉ2結晶相を主成分として含むＮｉシリサイドからなるゲート電極はＨｆＳｉＯＮ上の実効仕事関数が４．４〜４．５ｅＶとなる。低消費電力のＮ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．４〜４．５ｅＶであるため、ＮｉＳｉ2結晶相のゲート電極は低消費電力のＮ型ＭＯＳＦＥＴ用ゲート電極に適している。
次に、硫酸過酸化水素水溶液を用いてウェットエッチングにより、熱処理においてシリサイド化しなかった余剰のＮｉ膜（Ｍ２の層）１６及びシリサイド化防止層（マスク（Ａ））１８を除去した。なお、上記の除去工程を通じて、第２ゲート電極のゲート絶縁膜からの剥離はまったく観察されなかった。
次に、図１１Ｄに示すように、Ｎ型ＭＯＳＦＥＴ用のゲート電極となる（Ｐ型領域上の）ゲートパターンから不純物注入領域までのゲートパターンまでの部分上に再シリサイド化を防ぐためのシリサイド化防止膜（マスク（Ｂ））１８を設けた。シリサイド化防止膜１８としては前述の理由から２０ｎｍのＴｉＮを用い、３００℃で反応性スパッタ法により堆積した。この後、全面にＰ型ＭＯＳＦＥＴ用のゲート電極となるポリシリコンゲートパターン１４をシリサイド化させるための金属膜（Ｍ１の膜）１６を堆積した。
また、フルシリサイド化のための金属膜１６も、前述の理由からＮｉ膜を堆積させた。このＮｉ膜厚は、ポリシリコン膜１４とＮｉが十分反応してシリサイド化した時に、ゲート電極用シリサイドの平均的な組成がＮｉyＳｉ1-y（０．７＜ｙ＜０．８）となるような膜厚に設定した。好ましくは、シリサイド化反応後のゲート絶縁膜と接している部分のＮｉシリサイド膜がＮｉ3Ｓｉ結晶相を主成分として含むような膜厚に設定する。
本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉ（Ｍ１の膜）を１００ｎｍ成膜した。次に、ゲート絶縁膜上のポリシリコン膜１４とＮｉ膜１６をシリサイド化させるための熱処理（アニール処理）を行った（図１１Ｅ）。この熱処理により、前記Ｐ型ＭＯＳＦＥＴ領域のゲートパターンの厚み方向（半導体基板の法線方向）の全体をシリサイド化して、Ｎｉ3Ｓｉ結晶相を形成した。また、このシリサイド化は、横方向にポリシリコンのゲートパターン中の不純物を注入した領域に達するまで行った。すなわち、素子分離領域上のポリシリコンゲートパターン部分については素子分離領域上の不純物を注入したポリシリコンをＰ型ＭＯＳＦＥＴ領域側から横方向（Ｐ型ＭＯＳＦＥＴ用ポリシリコンからＮ型ＭＯＳＦＥＴ用の第２ゲート電極に向かう方向；ライン状ゲート電極の延在方向；ゲート長方向と垂直且つ半導体基板と平行な方向）３２へシリサイド化して、ポリシリコン中の不純物を素子分離領域上において偏析させることにより高濃度化させて不純物領域を形成した。この第２シリサイド化により、少なくとも予め設けたゲートパターンのうち、Ｎ型領域上のゲートパターン領域及び素子分離領域上のゲートパターン領域において不純物注入領域２１とＰ型領域上のゲートパターン側の領域を除いたゲートパターン（素子分離領域上のゲートパターンのうち前記不純物注入領域に対してＮ型領域側の領域）を、金属Ｍ１のシリサイドを含む第１シリサイド領域とする。この熱処理時の条件としては、上記（ａ）〜（ｄ）の条件を満たすことが好ましい。
なお、このとき、不純物領域２０中に含まれる不純物の濃度は、ＭＯＳＦＥＴのゲート電極用材料として予め設けたポリシリコンゲートパターン中に含まれる不純物濃度、及び第１及び第２ゲート電極中の不純物濃度に対して十分に高い濃度であることが望ましい。この理由は、ポリシリコンのシリサイド化が進行する速度は不純物濃度に依存し、不純物濃度が高いほど、シリサイド化速度が遅くなるためである。この結果、不純物領域２０の不純物濃度が高いほど組成の異なるシリサイド金属の拡散が抑制されるため、第１及び第２ゲート電極を構成する組成の異なるシリサイドの相互拡散による相変化を抑制することができる。
具体的には、不純物領域中に含まれる不純物濃度は１×１０20ｃｍ-3以上が望ましい。不純物濃度を１×１０20ｃｍ-3以上にすることにより、効果的に第１及び第２ゲート電極中よりも不純物濃度を低くすることができる。また、不純物濃度を１×１０21ｃｍ-3以上にすることがより好ましい。不純物領域２０の主成分はシリコンであるため、１×１０21ｃｍ-3以上の濃度はシリコンの不純物固溶限界に近い。このため、１×１０21ｃｍ-3以上の不純物を含むことによって、この不純物領域はシリサイド化時に金属をほとんど拡散させない。不純物濃度を１×１０22ｃｍ-3以上にすることが更に好ましい。この不純物濃度では、不純物領域に含まれる不純物量が固溶限界以上となる。このため、不純物領域へのシリサイド用の金属の拡散が生じなくなり、素子分離領域上において異なる組成のシリサイド同士の安定な界面を形成することができる。
なお、本実施例では、ソース／ドレイン領域上にコンタクト抵抗低減用のシリサイド層（Ｓ／Ｄシリサイド層）としてコバルトダイシリサイド（ＣｏＳｉ2）を形成した。このＳ／Ｄシリサイド層の耐熱性は７００℃程度である。このため、本実施例では、熱処理条件としてはＮｉ3Ｓｉ結晶相を得ることができる窒素ガス雰囲気中４００℃、５分とした。
図１１Ｅに示すような、本実施例のフルシリサイド化条件において形成したゲート電極９からはＸ線回折（ＸＲＤ）測定によりＮｉ3Ｓｉ結晶相のピークを明瞭に確認することが出来た。さらに、ラザフォード後方散乱（ＲＢＳ）測定においても、ゲート電極とゲート絶縁膜界面において、ＮｉとＳｉの組成比が３：１であることが確認できた。
本実施例で形成するＮｉ3Ｓｉ結晶相を主成分として含むＮｉシリサイドからなるゲート電極はＨｆＳｉＯＮ上の実効仕事関数が４．７〜４．８ｅＶとなる。低消費電力のＰ型ＭＯＳＦＥＴでは実効仕事関数の最適値は４．７〜４．８ｅＶであるため、Ｎｉ3Ｓｉ電極は低消費電力のＰ型ＭＯＳＦＥＴ用ゲート電極に適している。
最後に、硫酸過酸化水素水溶液を用いてウェットエッチングにより、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１６及びシリサイド化防止層１８を除去した（図１１Ｆ）。なお、上記の工程を通して、シリサイドのゲート電極の剥離はまったく観察されなかった。
［実施例２］
本実施例は、Ｎ型ＭＯＳＦＥＴ用の第２ゲート電極としてＮｉＳｉ2結晶相からなる層及びその上部に低抵抗層（ＮｉＳｉ結晶相の層）を有し、Ｐ型ＭＯＳＦＥＴ用の第１ゲート電極としてＮｉ3Ｓｉ結晶相の層及びその上部に低抵抗層（ＮｉＳｉ結晶相の層）を有し、デバイス特性の向上したＣＭＯＳデバイスに関するものである。図１２Ａ〜１２Ｇは、本実施例のＭＯＳＦＥＴの製造工程を示した断面図である。
まず、前述の実施例１と同様なプロセスを実施して、図１２Ａに示すように、Ｐ型領域上にＮｉＳｉ2結晶相の第１ゲート電極、Ｎ型領域上にＮｉ3Ｓｉ結晶相の第２ゲート電極を形成する。
次に、図１２Ｂに示すように、厚さ１０ｎｍの金属膜１６をスパッタにより全面に堆積した。金属膜１６としてはＮｉ膜を用いた。このＮｉ膜はＮｉＳｉ2結晶相の第２ゲート電極８（第２シリサイド領域）の上部にも堆積されているので、アニール処理を行うことでＮｉＳｉ2結晶相とＮｉとが反応して、Ｎ型ＭＯＳＦＥＴの第２ゲート電極中のＮｉＳｉ2結晶相の上部に低抵抗のＮｉＳｉ結晶相の層（ニッケルモノシリサイド層：低抵抗層）１２を形成することができる（第３シリサイド化）。
一方、この時、Ｐ型ＭＯＳＦＥＴの第１ゲート電極はＮｉ3Ｓｉ結晶相であることから、このＮｉ3Ｓｉ結晶相の上部にＮｉを堆積しアニール処理行っても、これ以上、Ｎｉ濃度の高い結晶相は形成されずＮｉ3Ｓｉ層中へＮｉは拡散しない。
この第３シリサイド化としては具体的には、熱処理を行って、ゲート側壁膜７及び素子分離領域２をマスクとしてＮｉＳｉ2結晶相の上部に厚さ約３０ｎｍのＮｉモノシリサイド（ＮｉＳｉ）層１２を形成した（図１２Ｃ）。このとき、ＮｉＳｉ2の第２ゲート電極８とＮｉ膜１６を反応させるための熱処理温度は、以下の条件を満たす必要がある。
（Ａ）ソース／ドレイン領域５上に形成したＣｏＳｉ2層６が高抵抗な結晶相へ相変化を
起こさない温度である。
（Ｂ）第２ゲート電極を構成するＮｉＳｉ2結晶相中へ拡散したＮｉによって、ＮｉＳｉ2結晶相の上部に形成されるＮｉシリサイド層１２が低抵抗なＮｉＳｉ結晶相（ニッケルモノシリサイド相）となる温度である。
具体的には、熱処理温度を３５０〜４５０℃に設定することが好ましい。本実施例では、窒素ガス雰囲気中で４００℃、５分の熱処理を行った。この後、図１２Ｄに示すように、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１６を、硫酸過酸化水素水溶液を用いてウェットエッチングにより除去した。
次に、図１２Ｅに示すように、厚さ１０ｎｍのシリコン膜１９をスパッタにより全面に堆積した。続いてアニール処理を行うことにより、図１２Ｆに示すように、Ｎｉ3Ｓｉ結晶相の第１ゲート電極９（第１シリサイド領域）の上部とその上に堆積されたシリコン膜１９とを反応させて、Ｎｉ3Ｓｉ結晶相の上部に選択的にＮｉＳｉ結晶相の層（ニッケルモノシリサイド層：低抵抗層）１２を形成した（第４シリサイド化）。このとき、Ｎｉ3Ｓｉの第１ゲート電極９とシリコン膜１９を反応させるための熱処理温度は、以下の条件を満たすことが好ましい。
（Ｃ）ソース／ドレイン領域５上に形成したＮｉＳｉ層６及びＮ型ＭＯＳＦＥＴ用の第２ゲート電極上部に形成したＮｉＳｉ層１２が高抵抗な結晶相変化を起こさない温度である。
（Ｄ）第１ゲート電極を構成するＮｉ3Ｓｉ結晶相中へ拡散したＮｉによって、Ｎｉ3Ｓｉ結晶相の上部に形成されるＮｉシリサイド層１２が低抵抗なＮｉＳｉ結晶相（ニッケルモノシリサイド相）となる温度である。
具体的には、熱処理温度を３５０〜４５０℃に設定することが好ましい。本実施例では、窒素ガス雰囲気中で４００℃、５分の熱処理を行った。最後に、図１２Ｇに示すように、熱処理においてシリサイド化反応しなかった余剰のシリコン膜１９をドライエッチングにより除去した。
以上の工程を経ることにより、図１１Ｆ及び図１２Ｃに示すように、素子分離領域上においてＮｉＳｉ2結晶相の第２ゲート電極８とＮｉ3Ｓｉ結晶相の第１ゲート電極９とが接合する界面に、Ｎｉの相互拡散による各シリサイドゲート電極の相変化を防ぐ不純物領域を形成することができた。このような素子構造を得ることで、低電力動作のＣＭＯＳデバイスにおいて最適なしきい値Ｖth（０．３〜０．５Ｖ）をバラツキなく実現することができると共に、ゲート電極のコンタクト抵抗を低く抑えることができる。その結果、安定でかつ、高速動作が可能な低電力動作のＣＭＯＳデバイスを実現することができる。
また、これに加えて図１２Ｃに示すように、両ゲート電極の上部に低抵抗のＮｉＳｉ結晶相の層１２を有するゲートスタック構造を得ることができた。ゲート電極上部に低抵抗のシリサイド層状領域を形成することで、ゲート電極ライン全体の配線抵抗を低くすることができる。さらに、このゲート電極の下層部と低抵抗の上層部を同じ金属のシリサイドにより形成することで、その製造プロセスが簡易となるとともに、安定な低抵抗ゲート電極配線構造を実現できる。
上記実施例の半導体装置では、Ｎ型ＭＯＳＦＥＴ用の第２ゲート電極、及びＰ型ＭＯＳＦＥＴ用の第１ゲート電極を構成する組成の異なるシリサイドが、素子分離領域上に設けられた不純物領域を介して接続されている。この不純物を高濃度に含む不純物領域では各ゲート電極材料（金属、シリコン等）の相互拡散が極端に抑制されるため、各ゲート電極材料を構成するシリサイドの組成変化を防ぐことが可能となる。すなわち、素子分離領域上において、安定な界面を形成することが可能となる。この結果、Ｎ型ＭＯＳＦＥＴ用とＰ型ＭＯＳＦＥＴ用のゲート電極として、均一で安定な組成のシリサイドのゲート電極を形成することが可能となる。また、素子の製造工程に対する安定性を高めることができるため、素子性能のバラツキを抑えることができる。このため、ゲート電極及びゲート絶縁膜の組成が均一で、高性能かつ信頼性に優れた半導体装置が得られ、特に、信頼性を低下させることなく所望のＶthに制御され、高速かつ低電力動作が可能な半導体装置が得られる。
また、上記実施例の製造方法では、素子分離領域上の不純物を高濃度に含む不純物領域を、フルシリサイド化前にイオン注入により形成するので、製造プロセスを簡易にすることができる。また、従来の不純物の注入技術を利用することができるため、プロセスの開発コストを最小限に抑えることができる。
以上、説明したように、本発明の実施例では、例えば下記態様を採ることができる。
不純物領域中に含まれる不純物が、例えば、ボロン、ヒ素、リン又はアンチモンである。不純物領域中の不純物の濃度は、例えば１×１０20ｃｍ-3以上である。
金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドは、化学量論組成のシリサイド結晶相としてもよい。例えば、金属Ｍ１のシリサイドがＭ１xＳｉ1-x（ｘ＞０．５）、金属Ｍ２のシリサイドがＭ２yＳｉ1-y（ｙ≦０．５）であってもよい。また、前記金属Ｍ１とＭ２とが同じ金属元素であってもよい。例えば、金属Ｍ１及びＭ２が、ニッケル（Ｎｉ）である。
例えば、金属Ｍ１のシリサイドがＮｉ2Ｓｉ結晶相、又はＮｉ3Ｓｉ結晶相であり、また、金属Ｍ２のシリサイドがＮｉＳｉ結晶相、又はＮｉＳｉ2結晶相であってもよい。
第１及び第２シリサイド領域が、ゲート絶縁膜に接し、ゲート絶縁膜が、高誘電率絶縁膜であってもよい。或いは、第１及び第２シリサイド領域が、前記ゲート絶縁膜に接し、ゲート絶縁膜が、第１及び第２ゲート電極に接するように設けられた高誘電率絶縁膜と、前記高誘電率絶縁膜の下部に設けられたシリコン酸化膜又はシリコン酸窒化膜とを有する構成も採用できる。高誘電率絶縁膜が、金属酸化物、金属シリケート、又は窒素が導入された金属酸化物若しくは金属シリケートを含むとしてもよい。或いは、高誘電率絶縁膜が、Ｈｆ又はＺｒを含むとしてもよい。更には、高誘電率絶縁膜が、ＨｆＳｉＯＮを含むとしてもよい。
本発明の半導体装置では、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとが、ＣＭＯＳＦＥＴを構成してもよい。第１及び第２ゲート電極が、前記ゲート絶縁膜側と反対側に、更に最上層として低抵抗層を有し、前記低抵抗層の下部にそれぞれ前記第１及び第２シリサイド領域を有してもよい。第１ゲート電極が、ＮｉＳｉ結晶相を含む前記低抵抗層と、前記金属Ｍ１のシリサイドとしてＮｉ2Ｓｉ結晶相、又はＮｉ3Ｓｉ結晶相を含む前記第１シリサイド領域とを有し、第２ゲート電極が、ＮｉＳｉ結晶相を含む前記低抵抗層と、前記金属Ｍ２のシリサイドとしてＮｉＳｉ2結晶相を含む前記第２シリサイド領域とを有するとしてもよい。第１及び第２ゲート電極が、最上層として低抵抗層と、前記低抵抗層の下部にそれぞれ第１及び第２シリサイド領域とを有してもよい。
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
例えば、素子分離領域上のポリシリコンゲートパターン中へ注入する不純物種は、異なる結晶相を持つシリサイドの接合面を安定に保つことが可能であれば（シリサイド金属の拡散を抑制する効果を有するものであれば）アンチモンに限定されず、デバイスの製造プロセス開発に合わせて、不純物種、注入量を最適化させることができる。また、フルシリサイド化プロセスにおいても、ソース／ドレイン領域のコンタクト抵抗や拡散領域の不純物プロファイルを劣化させない範囲で互いに異なる結晶相を形成可能である。また、ゲート電極を構成するシリサイド層上に十分に抵抗率の低いシリサイド層を、形成可能であればＮｉに限定するものではない。
本出願は、２００６年６月１９日出願に係る日本特許出願２００６−１６９１５１号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全体を本出願の明細書中に加入する。
以上、本発明をその好適な実施例に基づいて説明したが、本発明は、上記実施例の構成にのみ限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

Claims (19)

  1. 半導体基板（１）と、
    前記半導体基板（１）の表面部分を、Ｐ型領域及びＮ型領域に区画する素子分離領域（２）と、
    前記素子分離領域（２）、Ｐ型領域及びＮ型領域上に延在し、ゲート絶縁膜（３ａ、３Ｂ）によって前記Ｐ型領域及びＮ型領域から絶縁されるゲート電極ラインと、
    前記Ｐ型領域及びＮ型領域のそれぞれに前記ゲート電極ラインを挟んで形成されるソース／ドレイン拡散層（５）とを備え、
    前記ゲート電極ラインは、前記Ｎ型領域上に形成され、金属Ｍ１のシリサイドを含む第１シリサイド領域（８）と、前記Ｐ型領域上に形成され、金属Ｍ２のシリサイドを含む第２シリサイド領域（９）と、前記素子分離領域（２）上に形成され、前記第１シリサイド領域）８）と前記第２シリサイド領域（９）とを分離する不純物注入シリコン領域（２０）とを有することを特徴とする半導体装置。
  2. 前記不純物拡散シリコン領域（２０）中に含まれる不純物が、ボロン、ヒ素、リン又はアンチモンであることを特徴とする請求項１に記載の半導体装置。
  3. 前記不純物拡散シリコン領域（２０）中の不純物の濃度が、１×１０20ｃｍ-3以上であることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 前記金属Ｍ１のシリサイド及び金属Ｍ２のシリサイドが、化学量論組成のシリサイド結晶相であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記金属Ｍ１のシリサイドがＭ１xＳｉ1-x（ｘ＞０．５）、前記金属Ｍ２のシリサイドがＭ２yＳｉ1-y（ｙ≦０．５）であることを特徴とする、請求項１〜３の何れか一に記載の半導体装置。
  6. 前記金属Ｍ１とＭ２とが同じ金属元素であることを特徴とする、請求項５に記載の半導体装置。
  7. 前記金属Ｍ１及びＭ２が、ニッケル（Ｎｉ）であることを特徴とする、請求項６に記載の半導体装置。
  8. 前記金属Ｍ１のシリサイドがＮｉ2Ｓｉ結晶相、又はＮｉ3Ｓｉ結晶相であることを特徴とする、請求項７に記載の半導体装置。
  9. 前記金属Ｍ２のシリサイドがＮｉＳｉ結晶相、又はＮｉＳｉ2結晶相であることを特徴とする、請求項７又は８に記載の半導体装置。
  10. 前記ゲート絶縁膜が、高誘電率絶縁膜（３ｂ）であることを特徴とする、請求項１〜９の何れか一に記載の半導体装置。
  11. 前記ゲート絶縁膜が、前記第１及び第２シリサイド領域に接する高誘電率絶縁膜（３ｂ）と、前記高誘電率絶縁膜の下部に設けられたシリコン酸化膜又はシリコン酸窒化膜（３ａ）とを有することを特徴とする、請求項１〜９の何れか１項に記載の半導体装置。
  12. 前記高誘電率絶縁膜（３ｂ）が、金属酸化物、金属シリケート、又は、窒素が導入された金属酸化物若しくは金属シリケートを含むことを特徴とする、請求項１０又は１１に記載の半導体装置。
  13. 前記高誘電率絶縁膜（３ｂ）が、Ｈｆ又はＺｒを含むことを特徴とする、請求項１０〜１２の何れか１項に記載の半導体装置。
  14. 前記高誘電率絶縁膜（３ｂ）が、ＨｆＳｉＯＮを含むことを特徴とする、請求項１０又は１１に記載の半導体装置。
  15. 前記Ｐ型領域及びＮ型領域にそれぞれ形成されるＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴが、ＣＭＯＳＦＥＴを構成することを特徴とする、請求項１〜１４の何れか１項に記載の半導体装置。
  16. 前記ゲート電極ラインが、前記第１及び第２シリサイド領域（８、９）並びに不純物注入シリコン領域（２０）上に形成された低抵抗層（１２）を更に有することを特徴とする、請求項１〜１５の何れか１項に記載の半導体装置。
  17. 前記低抵抗層（１２）がＮｉＳｉ結晶相を含み、前記金属Ｍ１のシリサイドがＮｉ2Ｓｉ結晶相、又はＮｉ3Ｓｉ結晶相を含み、前記金属Ｍ２のシリサイドがＮｉＳｉ2結晶相を含むことを特徴とする、請求項１６に記載の半導体装置。
  18. 素子分離領域（２）によって表面部分がＮ型領域及びＰ型領域に区画された半導体基板（１）上にゲート絶縁膜（３ａ、３ｂ）を形成する工程と、
    前記素子分離領域（２）及びゲート絶縁膜（３ａ、３ｂ）上にシリコンを含むゲート電極パターン（１４）を形成する工程と、
    前記Ｎ型領域及びＰ型領域内のゲート電極パターン（１４）の両側にそれぞれソース／ドレイン領域（５）を形成する工程と、
    前記ゲート電極パターン（１４）を露出し前記ソース／ドレイン領域（５）を覆う層間絶縁膜（１０）を形成する工程と、
    前記素子分離領域（２）上のゲート電極パターン（１４）に選択的に不純物を注入し不純物注入シリコン領域（２０）を形成する工程と、
    前記Ｎ型領域上のゲート電極パターン（１４）のシリコンと金属Ｍ１とを反応させて第１シリサイド領域（８）を形成する工程と、
    前記Ｐ型領域上のゲート電極パターン（１４）のシリコンと金属Ｍ２とを反応させて第２シリサイド領域（９）を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  19. 前記金属Ｍ１及び金属Ｍ２がニッケル（Ｎｉ）であり、前記第１シリサイド領域（８）がＮｉ2Ｓｉ結晶相又はＮｉ3Ｓｉ結晶相を含み、前記第２シリサイド領域（９）がＮｉＳｉ2結晶相を含み、更に、
    前記第１シリサイド領域（８）上にＳｉ層（１９）を堆積し、熱処理により該Ｓｉ層と前記第１シリサイド領域中に含まれるＮｉ2Ｓｉ結晶相又はＮｉ3Ｓｉ結晶相とを反応させて、前記第１シリサイド領域の上部にＮｉＳｉ結晶相を含む低抵抗層（１２）を形成する工程と、
    前記第２シリサイド領域（９）上にＮｉ層（１６）を堆積し、熱処理により該Ｎｉ層と前記第２シリサイド領域中（９）に含まれるＮｉＳｉ２結晶相とを反応させて、前記第２シリサイド領域（９）の上部にＮｉＳｉ結晶相を含む低抵抗層（１２）を形成する工程と、
    を更に有することを特徴とする、請求項１８に記載の半導体装置の製造方法。
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