JP2002217310A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002217310A
JP2002217310A JP2001009728A JP2001009728A JP2002217310A JP 2002217310 A JP2002217310 A JP 2002217310A JP 2001009728 A JP2001009728 A JP 2001009728A JP 2001009728 A JP2001009728 A JP 2001009728A JP 2002217310 A JP2002217310 A JP 2002217310A
Authority
JP
Japan
Prior art keywords
insulating film
film
trench
forming
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001009728A
Other languages
English (en)
Inventor
Hiroyasu Yoshimune
弘安 能宗
Shinya Soeda
真也 添田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2001009728A priority Critical patent/JP2002217310A/ja
Priority to US09/845,291 priority patent/US6670680B2/en
Publication of JP2002217310A publication Critical patent/JP2002217310A/ja
Priority to US10/725,376 priority patent/US20040108553A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 集積度を低下させることなく、異なる導電型
の不純物が導入される部分を有するゲート電極中におけ
るこれらの不純物の相互拡散を抑制する。 【解決手段】 本発明のデュアルゲート型ＣＭＯＳデバ
イスでは、主表面にトレンチを有するシリコン基板１
と、主表面上にゲート絶縁膜５を介して形成されポリシ
リコン膜６とタングステンシリサイド膜７とを含むゲー
ト電極８とを備える。ポリシリコン膜６は、ｐ型不純物
がドープされた第１部分と、ｎ型不純物がドープされた
第２部分と、トレンチ内で第１部分と第２部分とを接続
する接続部とを有し、接続部上に位置するタングステン
シリサイド膜７を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、リン（Ｐ）を多量にドープ
したｎ型のシリコン部分と、ボロン（Ｂ）をドープした
ｐ型のシリコン部分とを含むゲートを持つデュアルゲー
ト型ＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】従来からデュアルゲート型ＣＭＯＳデバ
イスのゲート電極材料としては、リン（Ｐ）を多量にド
ープしたｎ型のポリシリコンを使用したポリサイドゲー
トと、ボロン（Ｂ）をドープしたｐ型のポリシリコンを
使用したポリサイドゲートを使用している。そして、ｎ
ＭＯＳトランジスタのゲート電極の導電型をｎ+型、ｐ
ＭＯＳトランジスタのゲート電極の導電型をｐ+型と
し、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのチ
ャネルプロファイルをともに表面型としている。
【０００３】図３２に、従来のデュアルゲート型ＣＭＯ
Ｓデバイスの構造例を示す。図３２に示すように、シリ
コン基板１にｎウェル２とｐウェル３とを形成し、ｎウ
ェル２上にｐＭＯＳトランジスタを形成し、ｐウェル３
上にｎＭＯＳトランジスタを形成する。
【０００４】シリコン基板１の主表面に選択的に分離絶
縁膜４を形成し、分離絶縁膜４上から活性領域上に延在
するようにゲート電極８を形成する。ゲート電極８は、
ゲート絶縁膜５を介してシリコン基板１の主表面上に形
成され、ポリシリコン膜６とタングステンシリサイド膜
７とで構成される。ゲート電極８上には絶縁膜９を形成
し、ゲート電極８の側壁上にはサイドウォール絶縁膜１
０を形成する。
【０００５】絶縁膜９およびサイドウォール絶縁膜１０
を覆うように図示しない層間絶縁膜を形成し、この層間
絶縁膜上に図示しない配線を形成し、コンタクトホール
を介して上記配線とゲート電極８とを接続する。
【０００６】
【発明が解決しようとする課題】上記のゲート電極８に
は、図３２に示すようにボロン（Ｂ）等のｐ型不純物と
リン（Ｐ）等のｎ型不純物（ドーパント）が注入されて
いるので、ゲート電極８形成後の高温（たとえば８００
℃以上）の熱処理によりこれらの不純物が相互に拡散す
る。
【０００７】この現象は、ポリシリコンゲートよりも図
３２に示すポリサイドゲート構造で顕著に発生する。そ
れは、金属シリサイド膜中における不純物の拡散速度が
ポリシリコン膜中のそれに比べて格段に大きいので、金
属シリサイド膜が主に不純物の通り道となり、拡散現象
が加速されるからであると考えられる。
【０００８】このようにゲート電極８内で不純物が相互
に拡散することにより、ゲート電極８中におけるｎ+型
領域とｐ+型領域の双方において不純物濃度が補償さ
れ、しきい値電圧Ｖthが変動し、表面チャネルでない領
域ができてしまう。
【０００９】この問題を回避するために、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとを分けて形成する方
法がある。しかし、この方法を採用すると、それぞれの
ゲートに対してコンタクトホールを設ける領域が余分に
必要となるばかりでなく、それに合わせた上部配線も必
要となる。そのため、集積度が低下してしまう。
【００１０】本発明は上記の課題を解決するためになさ
れたものである。本発明の目的は、集積度を低下させる
ことなく、異なる導電型の不純物が導入される部分を有
するゲート電極中におけるこれらの不純物の相互拡散を
抑制することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、主表面にトレンチを有する半導体基板と、主表面上
にゲート絶縁膜を介して形成されシリコン膜と金属性導
電膜とを含むゲート電極とを備える。シリコン膜は、第
１導電型の不純物がドープされた第１部分と、第２導電
型の不純物がドープされた第２部分と、トレンチ内で第
１部分と第２部分とを接続する接続部とを有し、接続部
上に位置する金属性導電膜を除去する。ここで、上記の
シリコン膜には、ポリシリコン膜やアモルファスシリコ
ン膜等が含まれる。また、金属性導電膜とは、金属を含
む導電膜のことであり、金属性導電膜には、たとえば金
属膜、シリサイド膜等が含まれる。
【００１２】上記のようにトレンチ内に接続部を設ける
ことにより、トレンチ内で第１と第２部分を接続するこ
とができる。また、接続部上に位置する金属性導電膜を
除去することにより、接続部上で金属性導電膜を分断す
ることができる。それにより、金属性導電膜を通って不
純物が相互に拡散することを抑制することができる。
【００１３】上記トレンチ上に、金属性導電膜を貫通し
接続部に達する凹部を設け、この凹部内に絶縁膜を埋め
込むことが好ましい。このように金属性導電膜間に絶縁
膜を埋め込むことにより、ゲート電極中における不純物
の相互拡散を効果的に抑制することができる。
【００１４】また、トレンチは素子分離領域に形成さ
れ、トレンチの内表面上に下敷絶縁膜を介して上記接続
部を形成し、下敷絶縁膜の厚みを、ゲート絶縁膜の厚み
よりも大きくする。
【００１５】このように下敷絶縁膜の厚みをゲート絶縁
膜の厚みよりも大きくすることにより、素子分離領域に
おけるリーク電流を抑制することができる。
【００１６】上記下敷絶縁膜に囲まれるトレンチ開口部
の最小幅は、シリコン膜の厚みの２倍以下である。それ
により、トレンチ開口部をシリコン膜で充填し、かつト
レンチ上のシリコン膜表面における落込みを低減するこ
とができる。
【００１７】本発明に係る半導体装置の製造方法は、１
つの曲面では、下記の各工程を備える。半導体基板の主
表面にトレンチ分離領域を形成する。主表面上に、第１
導電型の不純物がドープされた第１部分と第２導電型の
不純物がドープされた第２部分とを有するシリコン膜、
金属性導電膜および第１絶縁膜を形成する。第１絶縁
膜、金属性導電膜およびシリコン膜をパターニングする
ことによりゲート電極を形成する。第１絶縁膜を覆うよ
うに第２絶縁膜を形成する。第２絶縁膜上に第１マスク
膜を形成する。第１マスク膜を用いて第２絶縁膜をエッ
チングし、ゲート電極の側壁上に第１サイドウォール絶
縁膜を形成するとともに第１絶縁膜表面を選択的に露出
させる。トレンチ分離領域上に位置する第１絶縁膜の一
部表面および第２絶縁膜を露出させるように第１絶縁膜
表面上に第２マスク膜を形成する。第２マスク膜を用い
て、第２絶縁膜をエッチングしてゲート電極の側壁上に
第２サイドウォール絶縁膜を形成するとともに、トレン
チ分離領域上に位置する第１絶縁膜および金属性導電膜
をエッチングしてシリコン膜に達する凹部を形成する。
【００１８】第２マスク膜を用いて第２絶縁膜をエッチ
ングする時にトレンチ分離領域上に位置する第１絶縁膜
の一部表面が露出しているので、第２絶縁膜のエッチン
グ時に、第１絶縁膜およびその下に位置する金属性導電
膜をエッチングすることができる。それにより、シリコ
ン膜に達する凹部を形成することができ、トレンチ分離
領域上で金属性導電膜を分断することができる。
【００１９】上記第１マスク膜、第１サイドウォール絶
縁膜およびゲート電極の第１部分をマスクとして用いて
第１導電型の不純物を半導体基板の主表面に注入するこ
とにより、第１ＭＯＳトランジスタのソース／ドレイン
となる１対の第１不純物領域（高濃度不純物領域）を形
成する工程と、第２マスク膜、第２サイドウォール絶縁
膜およびゲート電極の第２部分をマスクとして用いて第
２導電型の不純物を半導体基板の主表面に注入すること
により、第２ＭＯＳトランジスタのソース／ドレインと
なる１対の第２不純物領域（高濃度不純物領域）を形成
する工程とを備えることが好ましい。
【００２０】このように上述の第１および第２マスク膜
等を用いて半導体基板の主表面に所定の不純物を注入す
ることにより各ＭＯＳトランジスタのソース／ドレイン
を形成することができるので、本発明の凹部形成用の新
たなマスクを追加する必要はない。
【００２１】本発明の他の曲面における半導体装置の製
造方法は、下記の各工程を備える。半導体基板の主表面
に素子分離用のトレンチを形成する。トレンチ内表面上
に下敷絶縁膜を形成する。第１導電型の不純物がドープ
された第１部分と第２導電型の不純物がドープされた第
２部分とを有するシリコン膜を主表面上に形成するとと
もに、シリコン膜における第１と第２部分の接続部をト
レンチ内に下敷絶縁膜を介して形成する。シリコン膜上
に金属性導電膜および絶縁膜を形成する。絶縁膜上に、
トレンチ上に開口を有するマスク膜を形成する。マスク
膜を用いて、絶縁膜、金属性導電膜およびシリコン膜を
パターニングすることによりゲート電極を形成するとと
もに、トレンチ上に接続部に達する凹部を形成する。
【００２２】上記のようにトレンチ内に接続部を形成し
ているので、たとえば図２９に示すように当該接続部の
厚みを主表面上に位置するシリコン膜６よりも大きくす
ることができる。それにより、絶縁膜、金属性導電膜お
よびシリコン膜をパターニングする際に上記接続部でエ
ッチングをストップさせることができ、接続部上で金属
性導電膜を分断することができる。
【００２３】上記下敷絶縁膜の形成工程は、トレンチ内
を充填する埋込絶縁膜を形成する工程と、埋込絶縁膜を
貫通してトレンチ底面に達する第１開口部を形成する工
程と、トレンチ上に第２開口部を形成するように露出し
たトレンチ底面を覆う底部絶縁膜を形成する工程とを含
む。
【００２４】それにより、下敷絶縁膜上に第２開口部を
形成することができ、この第２開口部にシリコン膜を充
填して上記の接続部をトレンチ内に形成することができ
る。
【００２５】
【発明の実施の形態】以下、図１〜図３１を用いて、本
発明の実施の形態について説明する。
【００２６】（実施の形態１）図１は本実施の形態１に
おけるデュアルゲート型ＣＭＯＳデバイスの断面図であ
り、図２は図１に示すデュアルゲート型ＣＭＯＳデバイ
スの平面図である。なお、図１は、図２における１００
−１００線に沿う断面を示す図である。
【００２７】図１に示すように、デュアルゲート型ＣＭ
ＯＳデバイス（半導体装置）は、シリコン基板１上に形
成されたｐＭＯＳトランジスタＱ１と、ｎＭＯＳトラン
ジスタＱ２とを有する。
【００２８】シリコン基板１内にｎウェル２とｐウェル
３とを形成し、ｐＭＯＳトランジスタＱ１をｎウェル２
上に形成し、ｎＭＯＳトランジスタＱ２をｐウェル３上
に形成する。
【００２９】シリコン基板１の主表面に素子分離用のト
レンチを形成し、このトレンチ内に分離絶縁膜４を形成
する。シリコン基板１の主表面上に、ゲート絶縁膜５を
介してゲート電極８を形成する。
【００３０】ゲート電極８は、活性領域上から分離絶縁
膜４上に延在し、ｐＭＯＳトランジスタＱ１のゲートと
なる部分と、ｎＭＯＳトランジスタＱ２のゲートとなる
部分とを有する。また、ゲート電極８は、ポリシリコン
膜（あるいはアモルファスシリコン膜）６と、タングス
テンシリサイド膜（金属性導電膜）７との積層構造を有
する。
【００３１】ポリシリコン膜６は、図１に示すように、
ボロン（Ｂ）等のｐ型の不純物がドープされｐＭＯＳト
ランジスタＱ１のゲートとなる第１部分と、リン（Ｐ）
等のｎ型の不純物がドープされｎＭＯＳトランジスタＱ
２のゲートとなる第２部分とを含む。
【００３２】タングステンシリサイド膜７は、中央に位
置するトレンチ上で分断している。それにより、ポリシ
リコン膜６にドープされた不純物がタングステンシリサ
イド膜７を通って相互に拡散することを抑制できる。
【００３３】ゲート電極８上には、シリコン酸化膜等よ
りなる絶縁膜９を形成し、ゲート電極８の側壁上には、
シリコン酸化膜等よりなるサイドウォール絶縁膜１０を
形成する。
【００３４】絶縁膜９およびサイドウォール絶縁膜１０
を覆うようにシリコン酸化膜等よりなる層間絶縁膜１１
を形成し、この層間絶縁膜１１にコンタクトホール１２
を形成する。そして、コンタクトホール１２内から層間
絶縁膜１１上に延在するように配線層１３を形成する。
【００３５】次に、図３〜図２４を用いて、図１および
図２に示す本実施の形態１におけるデュアルゲート型Ｃ
ＭＯＳデバイスの製造方法について説明する。図３〜図
２４は、本実施の形態１におけるデュアルゲート型ＣＭ
ＯＳデバイスの製造工程における各段階を示す断面図あ
るいは平面図である。
【００３６】図３に示すように、シリコン基板１の主表
面上に、熱酸化法等により２０ｎｍ程度厚みのシリコン
酸化膜１４を形成し、このシリコン酸化膜１４上にＣＶ
Ｄ（Chemical Vapor Deposition）法を用いて、５０ｎ
ｍ程度厚みのポリシリコン膜１５と、１７０ｎｍ程度厚
みのシリコン窒化膜１６を形成する。
【００３７】次に、シリコン窒化膜１６上にフォトレジ
スト１７を塗布し、図４に示すように写真製版処理を行
ないフォトレジスト１７を所定形状にパターニングす
る。このフォトレジスト１７をマスクとしてドライエッ
チングを行なうことにより、図５に示すようにトレンチ
１８を形成する。
【００３８】次に、トレンチ１８内表面を３０ｎｍ程度
酸化し、ＣＶＤ法により５００ｎｍ程度厚みのシリコン
酸化膜１９を堆積する。それにより、図６に示すよう
に、シリコン酸化膜１９をトレンチ１８内に埋め込む。
【００３９】次に、写真製版処理およびドライエッチン
グを行ない、図７に示すように、部分的に活性領域上の
シリコン酸化膜１９をエッチングする。その後、ＣＭＰ
(Chemical mechanical polishing)法等により、シリコ
ン酸化膜１９において突出した部分を研磨して平坦に
し、ウェットエッチングによりポリシリコン膜１５とシ
リコン窒化膜１６を除去する。それにより、素子間を分
離する分離絶縁膜４を形成できる。
【００４０】次に、ｐＭＯＳトランジスタＱ１の形成領
域上に開口部を有するフォトレジスト２０を形成し、こ
のフォトレジスト２０をマスクとして用いてＰ，Ａｓ等
のｎ型不純物をシリコン基板１に注入する。それによ
り、図８に示すように、ｎウェル２を形成する。
【００４１】次に、ｎＭＯＳトランジスタＱ２の形成領
域上に開口部を有するフォトレジスト２１を形成し、こ
のフォトレジスト２１をマスクとして用いてＢ等のｐ型
不純物をシリコン基板１に注入する。それにより、図９
に示すように、ｐウェル３を形成する。
【００４２】次に、熱酸化を行なうことにより、８ｎｍ
程度のゲート絶縁膜５を形成し、このゲート絶縁膜５上
に、ＣＶＤ法により８０ｎｍ程度の厚みのポリシリコン
膜（あるいはアモルファスシリコン膜）６を堆積する。
【００４３】図１０に示すように、ｐＭＯＳトランジス
タＱ１の形成領域上に開口部を有するフォトレジスト２
２をポリシリコン膜６上に形成し、このフォトレジスト
２２をマスクとして用いてＢもしくはＢＦ2等のｐ型不
純物をポリシリコン膜６に注入する。それにより、ポリ
シリコン膜６に上述の第１部分を形成する。
【００４４】次に、図１１に示すように、ｎＭＯＳトラ
ンジスタＱ２の形成領域上に開口部を有するフォトレジ
スト２３を形成し、このフォトレジスト２３をマスクと
して用いてＰ等のｎ型不純物をポリシリコン膜６に注入
する。注入量は、４×１０15（／ｃｍ2）である。それ
により、ポリシリコン膜６に上述の第２部分を形成す
る。
【００４５】図１２に示すように、ポリシリコン膜６上
に、ＣＶＤ法により８０ｎｍ程度の厚みのタングステン
シリサイド膜７を形成する。なお、ＴｉＳｉ2等の他の
高融点金属シリサイド膜を使用してもよい。
【００４６】タングステンシリサイド膜７上に、ＣＶＤ
法により、１００ｎｍ程度の厚みのシリコン酸化膜（Ｔ
ＥＯＳ：Tetra Etyle Ortho Silicate）等よりなる絶縁
膜９を堆積する。なお、絶縁膜９として、シリコン酸化
膜とシリコン窒化膜との積層膜や、シリコン窒化膜等を
使用してもよい。
【００４７】図１２に示すように絶縁膜９上に所定形状
のフォトレジスト２４を形成し、このフォトレジスト２
４をマスクとして用いて絶縁膜９をエッチングする。そ
の後、フォトレジスト２４を除去し、絶縁膜９をマスク
としてタングステンシリサイド膜７とポリシリコン膜６
とをエッチングする。
【００４８】それにより、図１３に示すように、ゲート
電極８を形成する。ゲート電極８形成後のデバイスの平
面図を図１４に示す。図１４における２００−２００線
に沿う断面構造を、図１３に示している。
【００４９】次に、図１５および図１６に示すように、
ｐＭＯＳトランジスタＱ１の形成領域上に開口部を有す
るフォトレジスト２５を絶縁膜９上に形成し、このフォ
トレジスト２５をマスクとして用いてＢもしくはＢＦ2
等のｐ型不純物をシリコン基板１の主表面に注入する。
【００５０】それにより、図１６に示す絶縁膜９下に位
置するゲート電極８の両側に、ｐＭＯＳトランジスタＱ
１のソース／ドレインの低濃度不純物領域を形成する。
なお、図１６における３００−３００線に沿う断面構造
を、図１５に示している。
【００５１】次に、図１７および図１８に示すように、
ｎＭＯＳトランジスタＱ２の形成領域上に開口部を有す
るフォトレジスト２６を形成し、このフォトレジスト２
６をマスクとして用いてＰやＡｓ等のｎ型不純物をシリ
コン基板１の主表面に注入する。
【００５２】それにより、図１８に示す絶縁膜９下に位
置するゲート電極８の両側に、ｎＭＯＳトランジスタＱ
２のソース／ドレインの低濃度不純物領域を形成する。
なお、図１８における４００−４００線に沿う断面構造
を、図１７に示している。
【００５３】次に、図１９に示すように、ＣＶＤ法によ
り４０ｎｍ程度の厚みのシリコン酸化膜（ＴＥＯＳ）等
よりなる絶縁膜１０を堆積する。なお、シリコン酸化膜
に代えてシリコン窒化膜を形成してもよい。
【００５４】図２０に示すように、絶縁膜１０上に、ｐ
ＭＯＳトランジスタＱ１の形成領域上に開口部を有する
フォトレジスト２７を形成する。このフォトレジスト２
７は、図２１に示すように、ｐＭＯＳトランジスタＱ１
側の端部における中央部に凹部を有する。
【００５５】上記のフォトレジスト２７をマスクとして
用いて絶縁膜１０をエッチバックする。それにより、図
２０および図２１に示すように、ゲート電極８の側壁上
にサイドウォール絶縁膜１０を形成し、絶縁膜９の表面
を選択的に露出させる。
【００５６】その後、フォトレジスト２７、絶縁膜９お
よびサイドウォール絶縁膜１０をマスクとして用いて、
ＢもしくはＢＦ2等のｐ型不純物をシリコン基板１の主
表面に注入する。注入量は、４×１０15（／ｃｍ2）程
度である。それにより、ｐＭＯＳトランジスタＱ１のソ
ース／ドレインの高濃度不純物領域を形成する。なお、
図２１における５００−５００線に沿う断面構造を、図
２０に示している。
【００５７】次に、図２２および図２３に示すように、
ｎＭＯＳトランジスタＱ２の形成領域上に開口部を有す
るフォトレジスト２８を絶縁膜９上に形成し、このフォ
トレジスト２８をマスクとして用いて絶縁膜１０をエッ
チバックする。なお、図２３における６００−６００線
に沿う断面図が図２２に対応する。
【００５８】フォトレジスト２８は、ｎＭＯＳトランジ
スタＱ２形成領域上に位置する絶縁膜１０を露出させる
とともに、図２３に示すように、ｎＭＯＳトランジスタ
Ｑ２側の端部における中央部に凹部を有する。
【００５９】したがって、図２０に示すｐＭＯＳトラン
ジスタＱ１の形成領域上の開口部と、図２２に示すｎＭ
ＯＳトランジスタＱ２の形成領域上の開口部とが、図２
２における中央のトレンチ上でオーバーラップすること
となり、絶縁膜１０のエッチバック時に、フォトレジス
ト２７，２８のいずれにも覆われない領域が存在するこ
ととなる。
【００６０】具体的には、図２２における中央のトレン
チ上に位置する絶縁膜９の一部表面が、フォトレジスト
２７，２８のいずれにも覆われない領域となる。そのた
め、絶縁膜１０のエッチバック時に、中央のトレンチ上
に位置する絶縁膜９と、その下に位置するタングステン
シリサイド膜７とをエッチングすることができ、図２２
に示すように中央のトレンチ上にポリシリコン膜６に達
する凹部２９を形成することができる。
【００６１】図２２に示すように、フォトレジスト２
７，２８間の間隔（フォトレジスト２７，２８の端部中
央部に設けた凹部間の間隔）Ｄ１は、たとえば１〜３μ
ｍである。この間隔Ｄ１は、写真製版の位置精度誤差Δ
ｄの２倍以上であることが必要である。それは、ｐＭＯ
ＳトランジスタＱ１用とｎＭＯＳトランジスタＱ２用の
２回の写真製版工程で、間隔Ｄ１がゼロ以下とならない
ようにするためである。
【００６２】上記のように間隔Ｄ１を適切に選択するこ
とにより、図２２に示すように、中央のトレンチ上にポ
リシリコン膜６に達する凹部２９を確実に形成すること
ができ、不純物（ド―パント）の通り道であるタングス
テンシリサイド膜７を中央のトレンチ上で分断すること
ができる。つまり、ｐＭＯＳトランジスタＱ１とｎＭＯ
ＳトランジスタＱ２の境界でタングステンシリサイド膜
７を分断することができる。
【００６３】それにより、タングステンシリサイド膜７
を通ってｐ型不純物とｎ型不純物とが相互に拡散するこ
とを抑制でき、ｐＭＯＳトランジスタＱ１やｎＭＯＳト
ランジスタＱ２のしきい値電圧Ｖthの変動や、表面チャ
ネルでない領域ができることを抑制できる。
【００６４】次に、図２２に示すように、フォトレジス
ト２８、絶縁膜９およびサイドウォール絶縁膜１０をマ
スクとして用いて、ＰやＡｓ等のｎ型不純物をシリコン
基板１の主表面に注入する。注入量は、４×１０15（／
ｃｍ2）程度である。それにより、ｎＭＯＳトランジス
タＱ２のソース／ドレインの高濃度不純物領域を形成す
る。
【００６５】このように、各ＭＯＳトランジスタのソー
ス／ドレインを形成するためのフォトレジスト（マスク
膜）２７，２８の形状に工夫を施すだけでタングステン
シリサイド膜７を分断することができるので、新たなマ
スクを追加する必要はない。
【００６６】上述の手法で各ＭＯＳトランジスタのソー
ス／ドレインを形成した後、ソース／ドレインに注入さ
れた不純物を活性化するため、８２０℃程度の温度で熱
処理を行なう。
【００６７】サリサイド(Self Aligned Silicide)構造
を形成する場合には、ＣＶＤ法により５０ｎｍ程度の厚
みのシリコン酸化膜（ＴＥＯＳ）を堆積し、サリサイド
構造を形成する部分が開口したフォトレジストを形成す
る。このフォトレジストをマスクとして用いて、ドライ
エッチングあるいはウェットエッチングを行ない、シリ
コン酸化膜を選択的に除去する。
【００６８】次に、スパッタリング法によりＣｏ等の高
融点金属膜を形成し、これに熱処理を施す。それによ
り、サリサイド構造を形成することができる。なお、図
２３において露出したポリシリコン膜６表面上に、サリ
サイド構造を形成してもよい。
【００６９】次に、ＣＶＤ法により、ＢおよびＰをドー
プした７００ｎｍ程度の厚みのシリコン酸化膜（ＢＰＳ
Ｇ：Boro Phospho Silicate glass）等よりなる層間絶
縁膜１１を堆積する。このとき凹部２９内にも、シリコ
ン酸化膜が充填される。その後、写真製版およびドライ
エッチングを行ない、図２４に示すように層間絶縁膜１
１にコンタクトホール１２を形成する。
【００７０】次に、ＣＶＤ法により、タングステン等の
金属を堆積した後、写真製版およびドライエッチングを
行ない、コンタクトホール１２内から層間絶縁膜１１上
に延在するように配線層１３を形成する。
【００７１】以上の工程を経て、図１および図２に示す
本実施の形態のデュアルゲート型ＣＭＯＳデバイスを形
成できる。
【００７２】（実施の形態２）次に、図２５〜図３１を
用いて、本発明の実施の形態２について説明する。図２
５は、本実施の形態におけるデュアルゲート型ＣＭＯＳ
デバイスの断面図である。
【００７３】図２５に示すように、本実施の形態におけ
るデュアルゲート型ＣＭＯＳデバイスでは、ポリシリコ
ン膜６が、ボロン（Ｂ）等のｐ型の不純物がドープされ
ｐＭＯＳトランジスタＱ１のゲートとなる第１部分と、
リン（Ｐ）等のｎ型の不純物がドープされｎＭＯＳトラ
ンジスタＱ２のゲートとなる第２部分と、中央に位置す
る素子分離用のトレンチ内に延在し第１部分と第２部分
とを接続する接続部とを有し、この接続部上に位置する
タングステンシリサイド膜７を除去している。
【００７４】上記のようにトレンチ内に接続部を設ける
ことにより、トレンチ内で第１と第２部分を接続するこ
とができる。つまり、この接続部によりｐＭＯＳトラン
ジスタＱ１とｎＭＯＳトランジスタＱ２とが接続され
る。
【００７５】また、接続部上に位置するタングステンシ
リサイド膜７を除去することにより、接続部上でタング
ステンシリサイド膜７を分断することができる。それに
より、タングステンシリサイド膜７を通って第１と第２
部分中にドープされた不純物が相互に拡散することを抑
制できる。
【００７６】図２５に示すように、中央のトレンチ上
に、絶縁膜９およびタングステンシリサイド膜７を貫通
し接続部に達する凹部３３を設け、この凹部３３内に絶
縁膜１０を埋め込む。
【００７７】また、上記の接続部は、中央のトレンチの
内表面上に下敷絶縁膜３０を介して形成される。この下
敷絶縁膜３０の厚みは、１００ｎｍ程度であり、ゲート
絶縁膜５の厚みよりも大きい。それにより、素子分離領
域におけるリーク電流を抑制することができる。
【００７８】なお、図１に示すデバイスと同様の構成部
分には同一番号を付し、重複説明は省略する。
【００７９】次に、本実施の形態におけるデュアルゲー
ト型ＣＭＯＳデバイスの製造方法について説明する。
【００８０】実施の形態１の場合と同様の工程を経てシ
リコン酸化膜１９までを形成し、写真製版とドライエッ
チングを行ない、部分的に活性領域上のシリコン酸化膜
１９をエッチングする。このとき、中央のトレンチ内に
位置するシリコン酸化膜１９もエッチングし、図２６に
示すように、中央のトレンチの底面を露出させる開口部
３１を形成する。
【００８１】図２７に、本工程におけるデバイスの平面
図を示す。図２７の７００−７００線断面が、図２６の
断面に対応する。図２７に示すように、開口部３１の形
状は矩形であり、開口部３１は最小幅Ｄ２を有する。
【００８２】次に、ＣＶＤ法により１００ｎｍ程度の厚
みのシリコン酸化膜を形成する。それにより、露出した
中央のトレンチの底面を覆う底部絶縁膜を形成すること
ができ、図２８に示すように下敷絶縁膜３０を形成する
ことができる。このとき中央のトレンチ開口の最小幅
を、３００ｎｍとすると、下敷絶縁膜３０形成後の開口
部３１の最小幅Ｄ２は１００ｎｍ程度となる。
【００８３】次に、実施の形態１と同様の手法でシリコ
ン酸化膜１９を平坦化し、シリコン窒化膜１６、ポリシ
リコン膜１５およびシリコン酸化膜１４を除去し、ｎウ
ェル２およびｐウェル３を形成する。それにより、図２
８に示す構造が得られる。
【００８４】次に、熱酸化法等により８ｎｍ程度の厚み
のゲート絶縁膜５を形成し、この上にＣＶＤ法により８
０ｎｍ程度の厚みのポリシリコン膜６を形成する。この
とき、開口部３１の最小幅Ｄ２は１００ｎｍ程度である
ので、ポリシリコン膜６の厚みの２倍以下となってい
る。
【００８５】それにより、図２９に示すように開口部３
１をポリシリコン膜６で充填することができ、中央のト
レンチ内に位置するポリシリコン膜６の厚みを、シリコ
ン基板１の主表面上に延在するポリシリコン膜６の厚み
よりも大きくすることができる。また、開口部３１に埋
め込まれたポリシリコン膜６上面の落込みを少なくする
こともできる。
【００８６】次に、実施の形態１と同様の手法でタング
ステンシリサイド膜７と絶縁膜９とをポリシリコン膜６
上に形成し、絶縁膜９上にフォトレジスト３２を塗布
し、図２９に示すように、写真製版処理によりフォトレ
ジスト３２を所定形状にパターニングする。
【００８７】このとき、中央のトレンチ上に位置する部
分に開口を設け、該トレンチ上に位置する絶縁膜９の一
部表面を露出させる。この状態でフォトレジスト３２を
マスクとして用いて絶縁膜９をエッチングし、絶縁膜９
をパターニングする。
【００８８】次に、フォトレジスト３２を除去し、絶縁
膜９をマスクとして用いてタングステンシリサイド膜７
とポリシリコン膜６とをエッチングする。それにより、
図３０に示すようにゲート電極８を形成する。
【００８９】このとき、中央のトレンチ上以外の部分で
は下層の絶縁膜で上記エッチングをストップさせること
ができる。しかし、中央のトレンチ上では図２９に示す
ようにポリシリコン膜６の厚みがそれ以外の部分よりも
大きくなっているので、ポリシリコン膜６内でエッチン
グをストップさせることができる。
【００９０】それにより、図３０に示すように中央のト
レンチ上にタングステンシリサイド膜７を貫通する凹部
３３を形成でき、中央のトレンチ内のポリシリコン膜６
上でタングステンシリサイド膜７を分断する一方で、凹
部３３下にｐＭＯＳトランジスタＱ１とｎＭＯＳトラン
ジスタＱ２とを接続する接続部を残すことができる。
【００９１】また、ゲート電極８をパターニングするた
めのフォトレジスト（マスク膜）３２の形状に工夫を施
すだけでよいので、新たなマスク膜を追加する必要はな
い。
【００９２】なお、図３１に、本工程におけるデバイス
の平面図を示す。図３１の８００−８００線に沿う断面
図が、図３０に示されている。
【００９３】それ以降は、実施の形態１と同様の手法
で、サイドウォール絶縁膜１０、層間絶縁膜１１、コン
タクトホール１２および配線層１３を形成し、図２５に
示すデュアルゲート型ＣＭＯＳデバイスが得られる。
【００９４】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【００９５】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、異なる導電型のＭＯＳトランジスタの
ゲート電極の一部となる第１と第２部分をトレンチ内で
接続することができるので、異なる導電型のＭＯＳトラ
ンジスタのゲート電極を１本の連続した導電層で形成す
ることができる。それにより、コンタクトホールや配線
を増やす必要がなくなり、素子面積増大を回避すること
ができる。その結果、集積度の低下を回避できる。
【００９６】また、金属性導電膜を通って不純物が相互
に拡散することを抑制することができるので、しきい値
電圧Ｖthの変動や、表面チャネルでない領域ができるこ
とを抑制することができる。
【００９７】したがって、集積度を低下させることな
く、異なる導電型の不純物が導入される領域を有するゲ
ート電極におけるこれらの不純物の相互拡散を抑制する
ことができる。
【００９８】本発明の１つの局面の半導体装置の製造方
法によれば、トレンチ分離領域上で金属性導電膜を分断
することができるので、ゲート電極における異なる導電
型の不純物の相互拡散を抑制することができる。
【００９９】また、ＭＯＳトランジスタのソース／ドレ
インを形成するための第１および第２サイドウォール絶
縁膜の形成用の第１と第２マスク膜の形状に工夫を施す
だけでよいので、新たなマスクを追加する必要はない。
さらに、ゲート電極を１本の連続した導電層で形成でき
るので、素子面積増大を回避することができる。
【０１００】本発明の他の局面の半導体装置の製造方法
によれば、トレンチ内のシリコン膜上で金属性導電膜を
分断することができるので、ゲート電極における異なる
導電型の不純物の相互拡散を抑制することができる。
【０１０１】また、ゲート電極をパターニングするため
のマスク膜の形状に工夫を施すだけでよいので、新たな
マスクを追加する必要はない。さらに、トレンチ内に残
ったシリコン膜で第１と第２部分を接続することができ
るので、ゲート電極を１本の連続した導電層で形成で
き、素子面積増大を回避することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
断面図である。
【図２】 図１に示す半導体装置の平面図である。
【図３】 図１に示す半導体装置の製造工程の第１工程
を示す断面図である。
【図４】 図１に示す半導体装置の製造工程の第２工程
を示す断面図である。
【図５】 図１に示す半導体装置の製造工程の第３工程
を示す断面図である。
【図６】 図１に示す半導体装置の製造工程の第４工程
を示す断面図である。
【図７】 図１に示す半導体装置の製造工程の第５工程
を示す断面図である。
【図８】 図１に示す半導体装置の製造工程の第６工程
を示す断面図である。
【図９】 図１に示す半導体装置の製造工程の第７工程
を示す断面図である。
【図１０】 図１に示す半導体装置の製造工程の第８工
程を示す断面図である。
【図１１】 図１に示す半導体装置の製造工程の第９工
程を示す断面図である。
【図１２】 図１に示す半導体装置の製造工程の第１０
工程を示す断面図である。
【図１３】 図１に示す半導体装置の製造工程の第１１
工程を示す断面図である。
【図１４】 図１３に示す半導体装置の平面図である。
【図１５】 図１に示す半導体装置の製造工程の第１２
工程を示す断面図である。
【図１６】 図１５に示す半導体装置の平面図である。
【図１７】 図１に示す半導体装置の製造工程の第１３
工程を示す断面図である。
【図１８】 図１７に示す半導体装置の平面図である。
【図１９】 図１に示す半導体装置の製造工程の第１４
工程を示す断面図である。
【図２０】 図１に示す半導体装置の製造工程の第１５
工程を示す断面図である。
【図２１】 図２０に示す半導体装置の平面図である。
【図２２】 図１に示す半導体装置の製造工程の第１６
工程を示す断面図である。
【図２３】 図２２に示す半導体装置の平面図である。
【図２４】 図１に示す半導体装置の製造工程の第１７
工程を示す断面図である。
【図２５】 本発明の実施の形態２における半導体装置
の断面図である。
【図２６】 図２５に示す半導体装置の製造工程の第１
工程を示す断面図である。
【図２７】 図２６に示す半導体装置の平面図である。
【図２８】 図２５に示す半導体装置の製造工程の第２
工程を示す断面図である。
【図２９】 図２５に示す半導体装置の製造工程の第３
工程を示す断面図である。
【図３０】 図２５に示す半導体装置の製造工程の第４
工程を示す断面図である。
【図３１】 図３０に示す半導体装置の平面図である。
【図３２】 従来の半導体装置の構造例を示す断面図で
ある。
【符号の説明】
１ シリコン基板、２ ｎウェル、３ ｐウェル、４
分離絶縁膜、５ ゲート絶縁膜、６，１５ ポリシリコ
ン膜（またはアモルファスシリコン膜）、７タングステ
ンシリサイド膜、８ ゲート電極、９ 絶縁膜、１０
サイドウォール絶縁膜、１１ 層間絶縁膜、１２ コン
タクトホール、１３ 配線層、１４，１９ シリコン酸
化膜、１６ シリコン窒化膜、１７，２０，２１，２
２，２３，２４，２５，２６，２７，２８，３２ フォ
トレジスト、１８ トレンチ、２９，３３，３４ 凹
部、３０ 下敷絶縁膜、３１ 開口部。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD26 DD63 EE09 EE17 FF01 FF14 GG09 GG10 HH05 5F032 AA35 AA44 BB08 CA03 CA17 CA20 DA02 DA23 DA33 DA53 DA78 5F048 AA00 AA04 AA07 AA09 AC03 BB06 BB07 BB08 BB12 BC06 BE03 BF06 BF15 BG14 DA25

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 主表面にトレンチを有する半導体基板
    と、 前記主表面上にゲート絶縁膜を介して形成され、シリコ
    ン膜と金属性導電膜とを含むゲート電極とを備え、 前記シリコン膜は、第１導電型の不純物がドープされた
    第１部分と、第２導電型の不純物がドープされた第２部
    分と、前記トレンチ内で前記第１部分と前記第２部分と
    を接続する接続部とを有し、 前記接続部上に位置する前記金属性導電膜を除去した、
    半導体装置。
  2. 【請求項２】 前記トレンチ上に、前記金属性導電膜を
    貫通し前記接続部に達する凹部を設け、 前記凹部内に絶縁膜を埋め込む、請求項１に記載の半導
    体装置。
  3. 【請求項３】 前記トレンチは、素子分離領域に形成さ
    れ、 前記トレンチの内に下敷絶縁膜を介して前記接続部を形
    成し、 前記下敷絶縁膜の厚みは、前記ゲート絶縁膜の厚みより
    も大きい、請求項１または請求項２に記載の半導体装
    置。
  4. 【請求項４】 前記下敷絶縁膜に囲まれる前記トレンチ
    の開口部の最小幅は、前記シリコン膜の厚みの２倍以下
    である、請求項３に記載の半導体装置。
  5. 【請求項５】 半導体基板の主表面にトレンチ分離領域
    を形成する工程と、 前記主表面上に、第１導電型の不純物がドープされた第
    １部分と第２導電型の不純物がドープされた第２部分と
    を有するシリコン膜、金属性導電膜および第１絶縁膜を
    形成する工程と、 前記第１絶縁膜、金属性導電膜およびシリコン膜をパタ
    ーニングすることによりゲート電極を形成する工程と、 前記第１絶縁膜を覆うように第２絶縁膜を形成する工程
    と、 前記第２絶縁膜上に第１マスク膜を形成する工程と、 前記第１マスク膜を用いて前記第２絶縁膜をエッチング
    し、前記ゲート電極の側壁上に第１サイドウォール絶縁
    膜を形成するとともに前記第１絶縁膜表面を選択的に露
    出させる工程と、 前記トレンチ分離領域上に位置する前記第１絶縁膜の一
    部表面および前記第２絶縁膜を露出させるように前記第
    １絶縁膜表面上に第２マスク膜を形成する工程と、 前記第２マスク膜を用いて、前記第２絶縁膜をエッチン
    グして前記ゲート電極の側壁上に第２サイドウォール絶
    縁膜を形成するとともに、前記トレンチ分離領域上に位
    置する前記第１絶縁膜および金属性導電膜をエッチング
    して前記シリコン膜に達する凹部を形成する工程とを備
    えた、半導体装置の製造方法。
  6. 【請求項６】 前記第１マスク膜、前記第１サイドウォ
    ール絶縁膜および前記ゲート電極の第１部分をマスクと
    して用いて第１導電型の不純物を前記半導体基板の主表
    面に注入することにより、第１ＭＯＳ(Metal Oxide Sem
    iconductor)トランジスタのソース／ドレインとなる１
    対の第１不純物領域を形成する工程と、 前記第２マスク膜、前記第２サイドウォール絶縁膜およ
    び前記ゲート電極の第２部分をマスクとして用いて第２
    導電型の不純物を前記半導体基板の主表面に注入するこ
    とにより、第２ＭＯＳ(Metal Oxide Semiconductor)ト
    ランジスタのソース／ドレインとなる１対の第２不純物
    領域を形成する工程とを備える、請求項５に記載の半導
    体装置の製造方法。
  7. 【請求項７】 半導体基板の主表面に素子分離用のトレ
    ンチを形成する工程と、 前記トレンチ内表面上に下敷絶縁膜を形成する工程と、 第１導電型の不純物がドープされた第１部分と第２導電
    型の不純物がドープされた第２部分とを有するシリコン
    膜を前記主表面上に形成するとともに、前記シリコン膜
    における前記第１と第２部分の接続部を前記トレンチ内
    に前記下敷絶縁膜を介して形成する工程と、 前記シリコン膜上に金属性導電膜および絶縁膜を形成す
    る工程と、 前記絶縁膜上に、前記トレンチ上に開口を有するマスク
    膜を形成する工程と、 前記マスク膜を用いて、前記絶縁膜、金属性導電膜およ
    びシリコン膜をパターニングすることによりゲート電極
    を形成するとともに、前記トレンチ上に前記接続部に達
    する凹部を形成する工程とを備えた、半導体装置の製造
    方法。
  8. 【請求項８】 前記下敷絶縁膜の形成工程は、 前記トレンチ内を充填する埋込絶縁膜を形成する工程
    と、 前記埋込絶縁膜を貫通して前記トレンチ底面に達する第
    １開口部を形成する工程と、 前記トレンチ上に第２開口部を形成するように露出した
    前記トレンチ底面を覆う底部絶縁膜を形成する工程とを
    含む、請求項７に記載の半導体装置の製造方法。
JP2001009728A 2001-01-18 2001-01-18 半導体装置およびその製造方法 Withdrawn JP2002217310A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001009728A JP2002217310A (ja) 2001-01-18 2001-01-18 半導体装置およびその製造方法
US09/845,291 US6670680B2 (en) 2001-01-18 2001-05-01 Semiconductor device comprising a dual gate CMOS
US10/725,376 US20040108553A1 (en) 2001-01-18 2003-12-03 Semiconductor device and process for same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001009728A JP2002217310A (ja) 2001-01-18 2001-01-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002217310A true JP2002217310A (ja) 2002-08-02

Family

ID=18877162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001009728A Withdrawn JP2002217310A (ja) 2001-01-18 2001-01-18 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US6670680B2 (ja)
JP (1) JP2002217310A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007148600A1 (ja) * 2006-06-19 2007-12-27 Nec Corporation 半導体装置およびその製造方法
US7407880B2 (en) 2003-12-05 2008-08-05 Nec Electronics Corporation Semiconductor device and manufacturing process therefore
US7825482B2 (en) 2007-05-21 2010-11-02 Panasonic Corporation Semiconductor device and method for fabricating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4000256B2 (ja) * 2001-12-11 2007-10-31 富士通株式会社 半導体装置及びその製造方法
JP4031000B2 (ja) * 2005-01-13 2008-01-09 エルピーダメモリ株式会社 半導体装置の製造方法
US8338887B2 (en) 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US8932920B2 (en) * 2013-05-29 2015-01-13 International Business Machines Corporation Self-aligned gate electrode diffusion barriers
CN104347510B (zh) * 2013-08-06 2018-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924491B2 (ja) 1992-09-18 1999-07-26 日本電気株式会社 半導体装置
US5468669A (en) * 1993-10-29 1995-11-21 At&T Corp. Integrated circuit fabrication
JP3249292B2 (ja) * 1994-04-28 2002-01-21 株式会社リコー デュアルゲート構造の相補形ｍｉｓ半導体装置
DE19521006C2 (de) * 1994-06-08 2000-02-17 Hyundai Electronics Ind Halbleiterbauelement und Verfahren zu seiner Herstellung
US5625183A (en) * 1994-06-15 1997-04-29 Nec Corporation Rotary mirror scanner unit having optical angular displacement sensor
US5550079A (en) * 1995-06-15 1996-08-27 Top Team/Microelectronics Corp. Method for fabricating silicide shunt of dual-gate CMOS device
DE19525069C1 (de) * 1995-07-10 1996-10-24 Siemens Ag Verfahren zur Herstellung einer integrierten CMOS-Schaltung
US5882985A (en) * 1995-10-10 1999-03-16 Advanced Micro Devices, Inc. Reduction of field oxide step height during semiconductor fabrication
JPH09289257A (ja) 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
JPH1050857A (ja) * 1996-08-02 1998-02-20 Sony Corp 半導体装置の製造方法
US6030861A (en) * 1997-01-02 2000-02-29 Texas Instruments Incorporated Method for forming dual-gate CMOS for dynamic random access memory
KR100240615B1 (ko) * 1997-03-13 2000-01-15 김영환 반도체장치의제조방법
US6214656B1 (en) * 1999-05-17 2001-04-10 Taiwian Semiconductor Manufacturing Company Partial silicide gate in sac (self-aligned contact) process
US6174775B1 (en) * 1999-06-25 2001-01-16 Taiwan Semiconductor Manufacturing Company Method for making a dual gate structure for CMOS device
US6413803B1 (en) * 1999-10-25 2002-07-02 Taiwan Semiconductor Manufacturing Company Design and process for a dual gate structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7407880B2 (en) 2003-12-05 2008-08-05 Nec Electronics Corporation Semiconductor device and manufacturing process therefore
WO2007148600A1 (ja) * 2006-06-19 2007-12-27 Nec Corporation 半導体装置およびその製造方法
US7911004B2 (en) 2006-06-19 2011-03-22 Nec Corporation Semiconductor device and manufacturing method of the same
US7825482B2 (en) 2007-05-21 2010-11-02 Panasonic Corporation Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US20040108553A1 (en) 2004-06-10
US6670680B2 (en) 2003-12-30
US20020093051A1 (en) 2002-07-18

Similar Documents

Publication Publication Date Title
US7675110B2 (en) Semiconductor device and method of manufacturing the same
JP4086926B2 (ja) 半導体装置及びその製造方法
JP4808319B2 (ja) 半導体素子の自己整合コンタクト構造体の形成方法及びこれによって形成された自己整合コンタクト構造体
US6967409B2 (en) Semiconductor device and method of manufacturing the same
US7307324B2 (en) MOS transistor in an active region
JP2003197768A (ja) 半導体装置及びその製造方法
JP2000340791A (ja) 半導体装置の製造方法
JPH07161855A (ja) 半導体装置およびその製造方法
US6242311B1 (en) Method of fabricating a semiconductor device with silicided gates and peripheral region
US5844274A (en) Semiconductor device including an element isolating film having a flat upper surface
GB2315159A (en) Semiconductor device
US7145202B2 (en) Semiconductor device and method for manufacturing the same
KR100346063B1 (ko) 반도체장치 및 그 제조방법
JPH09260655A (ja) 半導体装置の製造方法
JP2002217310A (ja) 半導体装置およびその製造方法
JPH09181197A (ja) Ｃｍｏｓアナログ半導体装置及びその製造方法
JPH07254700A (ja) Ｍｉｓ型トランジスタおよびその製造方法
KR100373709B1 (ko) 반도체 소자 및 그 제조 방법
JP5096055B2 (ja) Ｃｍｏｓ型半導体集積回路の製造方法
JPH10200096A (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JPH11274099A (ja) 半導体装置およびその製造方法
JPH11274486A (ja) 半導体装置およびその製造方法
KR20090098136A (ko) 반도체 소자의 제조 방법
JPH10256536A (ja) 半導体装置及びその製造方法
JP2000332214A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080401