JP4000256B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4000256B2 JP4000256B2 JP2001377623A JP2001377623A JP4000256B2 JP 4000256 B2 JP4000256 B2 JP 4000256B2 JP 2001377623 A JP2001377623 A JP 2001377623A JP 2001377623 A JP2001377623 A JP 2001377623A JP 4000256 B2 JP4000256 B2 JP 4000256B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor film
- region
- film
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8228—Complementary devices, e.g. complementary transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、シリサイドを有するゲート電極を備えたものに用いて好適なものである。
【０００２】
【従来の技術】
近年のシステムＬＳＩでは、ポリシリコンゲート電極と素子間を接続する配線の低抵抗化のために、ポリシリコンとシリサイドとの積層構造が採用され、また、ＮＭＯＳトランジスタのゲートがＮ型、ＰＭＯＳトランジスタのゲートがＰ型であるデュアルゲート構造が採用されている。
【０００３】
図１３及び図１４は、上記デュアルゲート構造を採用した従来のＣＭＯＳトランジスタの製造方法を工程順に示した概略断面図である。
【０００４】
図１３（ａ）に示すように、シリコン基板７１上にフィールド酸化膜７２及びゲート酸化膜７３ａ、７３ｂを形成した後、ノンドープポリシリコン膜を堆積する。そして、ゲートを形成する領域にレジストマスク７５を形成し、上記レジストマスク７５をマスクとしてノンドープポリシリコン膜をパターニングし、ゲート形成用のポリシリコン膜７４を形成する。
【０００５】
次に、図１３（ｂ）に示すように、レジストマスク７５を除去して、ＰＭＯＳ形成領域に位置するポリシリコン膜７４上に、レジストマスク７６を新たに形成し、上記レジストマスク７６をマスクとしてＡｓイオン（Ａｓ+）のイオン注入を行う。
【０００６】
次に、図１３（ｃ）に示すように、Ａｓイオン（Ａｓ+）の注入を行ったポリシリコン膜７４を被覆する絶縁膜を形成した後、異方性エッチングを行い、ゲート電極の側壁にサイドウォールスペーサ７７ａ、７７ｂを形成する。そして、ＰＭＯＳ形成領域に位置するポリシリコン膜７４上をレジストマスク７８で覆い、ＮＭＯＳ側にＡｓイオン（Ａｓ+）を注入し、ＮＭＯＳ形成領域に高濃度のソース、ドレイン領域を形成する。
【０００７】
次に、図１４（ａ）に示すように、ＮＭＯＳ形成領域に位置するポリシリコン膜７４上をレジストマスク７９で覆い、ＰＭＯＳ側にＢイオン（Ｂ+）を注入し、ＰＭＯＳ形成領域に高濃度のソース、ドレイン領域を形成する。
【０００８】
次に、図１４（ｂ）に示すように、シリコン基板７１を加熱してイオン注入された不純物を活性化させる。そして、高融点金属を用い、ゲート電極及びソース、ドレイン領域にシリサイド８０を形成する。
【０００９】
【発明が解決しようとする課題】
ところで、上述のようにしてＣＭＯＳトランジスタの形成を行う際に使用するレジストマスク７６〜７９は、一般に、高分子化合物により形成される。
【００１０】
しかしながら、高分子化合物にて形成されるレジストマスクをマスクとしてイオン注入を行うと、上記レジストマスクのエッジ部分に位置するポリシリコン膜７４の表面に、上記レジストマスク７６〜７９を構成する炭化物が打ち込まれてしまう。
【００１１】
このようにして打ち込まれた炭化物は、レジストアッシング及び洗浄では除去できない。したがって、図１４（ｂ）に示したように、上記炭化物が残った領域８１ａ、８１ｂではシリサイド化が阻害されてシリサイドを形成することができないと考えられ、半導体装置が所定の動作を行うことができなくなってしまうという問題点があった。
【００１２】
そこで、例えば、特開２０００−１３８２９３号公報に記載されているように、半導体基板上に形成されたポリシリコン膜上にシリコン酸化膜を積層してからイオン注入を行い、その後、上記シリコン酸化膜を除去してシリサイドを形成する方法が考えられる。
【００１３】
しかしながら、上記特開２０００−１３８２９３号公報に記載されている技術には、以下のような問題点があった。
【００１４】
第１に、シリコン酸化膜を成長させる工程が必要となるため、製造コストが増加してしまう。
【００１５】
第２に、シリコン酸化膜を通してイオン注入を行うため、イオン注入エネルギーを増大させなければならない。このため、ソース、ドレイン拡散層が半導体基板内に深く形成されてしまい、トランジスタの微細化が困難であった。
【００１６】
本発明は、上述の問題点に鑑み、ポリシリコン上にシリサイドを形成して配線の低抵抗化を実現しながら正常な動作を行えるようにするとともに、低コスト化、微細化を実現することができる半導体装置及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、以下に示す態様を備える。
【００１８】
本発明の第１の態様は、第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜とが接合されて構成された半導体膜であって、半導体基板上に積層された半導体膜と、上記半導体膜上に積層されたシリサイド膜とを有する半導体装置であって、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されており、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜との接合部上に、上記シリサイド膜が形成され、且つ上記シリサイド膜の未形成領域は、上記濃度差のある領域上にあることを特徴としている。
【００２０】
かかる構成では、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなる。
【００２１】
また、第１の態様において、上記第１の導電型の半導体膜は、２つ以上の濃度差を有し、上記第１の導電型の半導体膜の低濃度領域が、上記第２の導電型の半導体膜と接続されるようにすれば、第１の導電型のトランジスタを形成した場合に、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなり、好ましい。
【００２３】
また、第１の態様において、上記第１の導電型の半導体膜と上記第２の導電型の半導体膜は、それぞれ２つ以上の濃度差を有し、上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜の低濃度領域とが接続されるようにすれば、第２の導電型のトランジスタを形成した場合にも、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなり、好ましい。
【００２４】
また、第１の態様において、上記半導体基板の表面に形成された絶縁膜と、上記半導体基板内に、同一導電型の半導体膜の下部領域を挟むようにして形成された拡散層とを有し、上記第１の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第１のＭＯＳトランジスタと、上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第２のＭＯＳトランジスタとを有するＣＭＯＳトランジスタを含むのが好ましい。
【００２７】
本発明の第２の態様は、半導体基板上に、半導体膜を形成する第１の工程と、上記半導体膜の一部領域を覆う第１のマスク層を形成する第２の工程と、上記第１のマスク層をマスクとして、上記半導体膜に第１の導電型の第１の不純物を注入し、上記半導体膜内に第１の導電型の半導体膜を形成する第３の工程と、上記第１のマスク層を除去する第４の工程と、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第２のマスク層を形成する第５の工程と、上記第２のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第２の不純物を注入し、高濃度の第１の導電型の半導体膜と、低濃度の第１の導電型の半導体膜を形成する第６の工程と、上記第２のマスク層を除去する第７の工程と、上記半導体膜上にシリサイドを形成する第８の工程とを含むようにして、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなるようにする。
【００２８】
本発明の第３の態様は、半導体基板上に、異なる２つの導電型の半導体膜が接合したゲート半導体膜を形成した後、さらに上記ゲート半導体膜上にシリサイド膜を形成して半導体装置を製造するに際して、上記ゲート半導体膜のうち、少なくとも１つの同一導電型の半導体膜に、軽元素の不純物イオンを注入し、上記同一導電型の半導体膜内に低濃度領域を形成する第１の工程と、上記同一導電型の半導体膜内に形成された低濃度領域の一部の領域であって、上記同一導電型の半導体膜と、上記同一導電型の半導体膜と異なる半導体膜との接合部を含まない領域に、上記軽元素よりも質量の重い重元素の不純物イオンを注入し、上記同一導電型の半導体膜内に高濃度領域を形成する第２の工程と、少なくとも、上記異なる２つの導電型の半導体膜の接合部上にシリサイド膜を形成する第３の工程とを含むようにして、シリサイド膜の未形成領域と、異なる２つの導電型の半導体膜の接合部とが重ならなくなるようにする。
【００２９】
【発明の実施の形態】
（実施の形態を実現する際の条件）
本発明の半導体装置及びその製造方法の実施の形態の詳細な説明を行う前に、本発明を実現するために今回本願発明者が新たに見出した事実について説明する。
【００３０】
本願発明者は、ポリシリコンに注入したイオンが、その後にポリシリコン上に形成されるシリサイドにどのような影響を与えているのかを詳細に調査した。この結果、次のような重大な事実を見出した。
【００３１】
すなわち、ポリシリコン上に形成されるシリサイドは、注入するイオンの種類、イオン注入エネルギー、及びドーズ量に大きく依存し、特に、砒素イオン（Ａｓ+）で極めてシリサイドの形成が困難になる一方、リンイオン（Ｐ+）やホウ素イオン（Ｂ+）では、高ドーズまでシリサイド形成の阻害は認められないことを発見し、選択するイオンの種類によって、シリサイドの形成が容易であったり困難であったりすることを確認した。
【００３２】
さらに、詳細に述べると、１０ｋｅＶ、６×１０13ｃｍ-2の条件で砒素イオン（Ａｓ+）をポリシリコンにイオン注入し、その後にシリサイドを形成すると、ポリシリコン上に完全なシリサイドを形成することができなくなり、未形成領域が発生した。
【００３３】
これに対し、リンイオン（Ｐ+）では２０ｋｅＶ、４×１０15ｃｍ-2、ホウ素イオン（Ｂ+）では７ｋｅＶ、４×１０15ｃｍ-2の条件でポリシリコンにイオン注入を行っても、ポリシリコン上にシリサイド未形成領域が発生しなかった。
【００３４】
このように、本願発明者は、相対的に原子番号の大きい（すなわち質量の大きい）元素を利用してイオン注入を行うと、シリサイドの形成が阻害されやすく、逆に、原子番号の小さい（すなわち質量の小さい）元素を利用してイオン注入を行うと、シリサイドの形成を容易に形成できるということを見出した。
【００３５】
以下、上記見出した特性を利用して行った本発明の半導体装置及びその製造方法の各実施の形態について説明する。
【００３６】
（第１の実施の形態）
添付の図面を参照しながら本発明の半導体装置及びその製造方法の第１の実施の形態について説明する。
【００３７】
図１及び図２は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。図３は、図１及び図２に示す工程順で製造される半導体装置を、上方から見た概略平面図である。
まず、図１（ａ）に示すように、半導体基板の素子形成領域１上に、熱酸化法などを用いて、例えばＳｉ０2膜からなるゲート絶縁膜を形成した後、ＬＯＣＯＳ法などを用いて、素子分離領域にフィールド絶縁膜２を形成する。これにより、フィールド絶縁膜２によって分離されたＮＭＯＳ形成領域のゲート絶縁膜３ａとＰＭＯＳ形成領域のゲート絶縁膜３ｂが形成される。
【００３８】
続いて、ＳｉＨ4ガスを窒素ガス雰囲気中で熱分解させるなどしてゲート絶縁膜３ａ、３ｂ及びフィールド絶縁膜２上にポリシリコン膜４を堆積する。
【００３９】
続いて、ポリシリコン膜４のＰＭＯＳ形成領域４ｂを、第１のマスク層としての第１のレジストマスク５で覆ってゲート電極のＮ型化用窓を形成し、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入する。
【００４０】
これにより、ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａが２．５×１０20ｃｍ-3程度の濃度でＮ型化される。そして、第１のレジストマスク５を剥離し、剥離した箇所を洗浄する。
【００４１】
なお、上記第１のレジストマスク５を覆ってポリシリコン膜４をＮ型化するＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）は、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【００４２】
次に、図１（ｂ）に示すように、上記ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａと、イオンがドープされていないポリシリコンゲート膜４のＰＭＯＳ形成領域４ｂとを含むポリシリコン膜４のゲート形成領域を、第２のレジストマスク６で覆い、例えばフォトリソグラフィとドライエッチングを用いてポリシリコン膜４をパターニングし、ゲート電極形成層４ａ１、４ｂ１を形成する。そして、第２のレジストマスク６を剥離し、洗浄する。
【００４３】
次に、図１（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤ（Lightly Doped Drain）を形成するため、ゲート電極形成層４ａ１、４ｂ１のイオンがドープされていない領域４ｂ１（以下ノンドープ領域と表す）と、Ｎ型化された領域４ａ１（以下Ｎ型化領域と表す）との境界部分が含まれるように、ノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第２のマスク層としての第３のレジストマスク７で覆う。
【００４４】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００４５】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスクの端Ｂ）と、ＮＭＯＳＬＤＤ形成用イオン注入窓（第３のレジストマスク７の端Ａ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００４６】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ形成用のイオン注入を行う。
【００４７】
このように、ＬＤＤを形成するのに砒素イオン（Ａｓ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、砒素イオン（Ａｓ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【００４８】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図３のＮＭＯＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００４９】
続いて、第３のレジストマスク７の剥離し、剥離した箇所を洗浄する。
次に、図２（ａ）に示すように、ゲート電極形成層４ａ１、４ｂ１の上面及び側面を被覆して絶縁膜を形成した後、異方性エッチングなどを行ってゲート電極形成層４ａ１、４ｂ１の側壁にサイドウォールスペーサ８ａ、８ｂを形成する。
【００５０】
続いて、ＮＭＯＳ形成領域にソース及びドレイン領域を形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるように、ノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域とを、第４のマスク層としての第４のレジストマスク９で覆う。
【００５１】
具体的に、第４のレジストマスク９のＮＭＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００５２】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスク５の端Ｂ）と、ＮＭＯＳ ソース・ドレイン形成用イオン注入窓（第４のレジストマスク９の端Ａ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００５３】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入する。これにより、高濃度のソース領域及びドレイン領域（図３のＮＭＯＳ ＬＤＤ ソース・ドレイン１３）が半導体基板のＮＭＯＳ形成領域内に形成される。
【００５４】
このように、ソース領域及びドレイン領域を形成するのに砒素イオン（Ａｓ+）を用いる理由は、イオン注入エネルギーが小さくてよくなり、さらに、素子を低抵抗にすることができ、駆動能力を向上させることができるからである。
【００５５】
こうして、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１のうち、第４のレジストマスク９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【００５６】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データ（図３のＮＭＯＳ ソース・ドレインレジストパターン）は、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図３のＮＭＯＳＬＤＤレジストパターン）と同じである。
【００５７】
続いて、第４のレジストマスク９の剥離し、剥離した箇所を洗浄する。
次に、図２（ｂ）に示すように、ＰＭＯＳ形成領域にソース、ドレイン領域を形成するため、ノンドープ領域４ｂ１と隣接する領域を除いたＮ型化領域４ａ１を、第３のマスク層としての第５のレジストマスク１０で覆う。
【００５８】
具体的に、第５のレジストマスク１０のＰＭＯＳ形成領域側の端Ｃは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００５９】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ノンドープ領域４ｂ１はＰ型化されるとともに（以下、Ｐ型化されたノンドープ領域をＰ型化領域と表す）、高濃度のソース領域及びドレイン領域（図３のＰＭＯＳ ＬＤＤ ソース・ドレイン１４）が半導体基板のＰＭＯＳ形成領域内に形成される。
【００６０】
なお、上記ホウ素イオン（Ｂ+）の注入は、図１（ａ）で示したＮＭＯＳ形成領域４ａを形成するために行った砒素イオンの注入量（４×１０15ｃｍ-2）よりも少ないイオン注入量で行う。これは、第５のレジストマスク１０で覆われていないＮ型化領域がＰ型化しないようにするためである。
【００６１】
こうして、図２（ａ）に示した第４のレジストマスク９で覆われていた領域のうち、第５のレジストマスク１０で覆われている領域のイオン濃度Ｎ１+と、覆われていない領域のイオン濃度Ｎ２+との差は、１×１０20ｃｍ-3程度になる。
【００６２】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データ（図３のＰＭＯＳ ソース・ドレインレジストパターン）も、上記ＬＤＤ用注入窓データと同様、上記ゲート電極のＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００６３】
次に、図２（ｃ）に示すように、半導体基板の素子形成領域１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド１１を形成する。
【００６４】
このとき、図１（ｃ）及び図２（ａ）に示した砒素イオン（Ａｓ+）注入により、第３及び第４のレジストマスク７、９の端Ａに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド１１が形成されない。
【００６５】
しかし、本実施の形態の方法によりデュアルゲート構造の半導体装置を形成すれば、上記シリサイド１０が形成されないシリサイド未形成領域１２は、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１の中央部付近に形成される。
【００６６】
したがって、シリサイド未形成領域１２が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイドが未形成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【００６７】
このように、本実施の形態では、シリサイド未形成領域１２を、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１上に形成し、シリサイド未形成領域１２が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜１１が形成されるようにしたので、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域１２における抵抗の上昇を防ぐことができる。
【００６８】
これにより、従来のようにポリシリコン膜上にシリコン酸化膜を形成するなどの工程を行う必要がなくなり、従来よりも低コストでデュアルゲート構造の半導体装置を製造することができる。
【００６９】
さらに、上記シリコン酸化膜を形成する必要がなくなるので、イオン注入エネルギーを大きくしなくてもよくなる。これにより、従来のデュアルゲート構造の半導体装置よりも微細化することができる。
【００７０】
（第２の実施の形態）
次に、本発明の半導体装置及びその製造方法の第２の実施の形態について説明する。
【００７１】
図４及び図５は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。図６及び図７は、図４及び図５に示す工程順で製造される半導体装置を、上方から見た概略平面図である。
【００７２】
なお、本実施の形態の半導体装置の製造方法は、上述した第１の実施の形態の半導体装置の製造方法と比べ、第５のレジストマスク１０の形成箇所が異なるだけであるので、上述した第１の実施の形態と同一部分には、同一符号を付して詳細な説明を省略する。
【００７３】
まず、図４（ａ）に示すように、半導体基板の素子形成領域１上に、ゲート絶縁膜を形成した後、フィールド絶縁膜２を形成し、ＮＭＯＳ形成領域のゲート絶縁膜３ａとＰＭＯＳ形成領域のゲート絶縁膜３ｂとを分離する。
【００７４】
続いて、ゲート絶縁膜３ａ、３ｂ及びフィールド絶縁膜２上にポリシリコン膜４を堆積させた後、上記ポリシリコン膜４のＰＭＯＳ形成領域４ｂを、第１のレジストマスク５で覆ってゲート電極のＮ型化用窓を形成する。
【００７５】
そして、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件でリンイオン（Ｐ+）を注入し、ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａをＮ型化する。そして、第１のレジストマスク５を剥離し、剥離した箇所を洗浄する。
【００７６】
なお、上記第１のレジストマスク５を覆ってポリシリコン膜４をＮ型化するＮ型化パターンデータ（図６のポリシリコンＮ型形成レジストパターン）は、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【００７７】
次に、図４（ｂ）に示すように、ポリシリコン膜４のゲート形成領域を、第２のレジストマスク６で覆い、ポリシリコン膜４をパターニングし、ゲート電極形成層４ａ１、４ｂ１を形成する。そして、第２のレジストマスク６を剥離し、洗浄する。
【００７８】
次に、図４（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるようにノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第３のレジストマスク７で覆う。
【００７９】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００８０】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【００８１】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図６のＮＭＯＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型化パターンデータ（図６のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００８２】
続いて、第３のレジストマスク７の剥離し、剥離した箇所を洗浄する。
次に、図５（ａ）に示すように、ゲート電極形成層４ａ１、４ｂ１の側壁にサイドウォールスペーサ８ａ、８ｂを形成した後、ＮＭＯＳ形成領域にソース及びドレイン領域を形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるようにノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第４のマスク層としての第４のレジストマスク９で覆う。
【００８３】
具体的に、第４のレジストマスク９のＮＭＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００８４】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域（図６及び図７のＮＭＯＳ ＬＤＤ Ｓ／Ｄ２４）を半導体基板のＮＭＯＳ形成領域内に形成する。
【００８５】
こうして、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１のうち、第４のレジストマスク９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【００８６】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データ（図６のＮＭＯＳ Ｓ／Ｄレジストパターン）は、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図６のＮＭＯＳＬＤＤレジストパターン）と同じである。
【００８７】
続いて、第４のレジストマスク９の剥離し、剥離した箇所を洗浄する。
次に、図５（ｂ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｅを除いたノンドープ領域４ｂ１、及びＮ型化領域４ａ１を第３のマスク層としての第６のレジストマスク２１で覆う。
【００８８】
具体的に、第６のレジストマスク２１のＰＭＯＳ形成領域側の端Ｄは、ゲート電極のＮ型化用窓の端Ｂと、ＰＭＯＳゲート電極（ゲート絶縁膜３ｂ上に位置するポリシリコン膜４のＮＭＯＳ形成領域側の端）との間に位置することになる。
【００８９】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスクの端Ｂ）と、ＰＭＯＳ ソース・ドレイン用注入窓（第６のレジストマスク２１の端Ｄ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００９０】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成する領域ＥはＰ型化されるとともに（以下、Ｐ型化されたノンドープ領域をＰ型化領域と表す）、高濃度のソース領域及びドレイン領域（図６及び図７のＰＭＯＳ ＬＤＤ ソース・ドレイン２５）が半導体基板のＰＭＯＳ形成領域内に形成される。
【００９１】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データ（図７のＰＭＯＳ ソース・ドレインレジストパターン）も、上記ＬＤＤ用注入窓データと同様、上記ゲート電極のＮ型化パターンデータ（図７のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００９２】
次に、図５（ｃ）に示すように、半導体基板の素子形成領域１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド２２を形成する。
【００９３】
このとき、図５（ａ）に示した砒素イオン（Ａｓ+）注入により第４のレジストマスク９の端Ａに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド２２が形成されない。
【００９４】
しかし、本実施の形態の方法においても、上記シリサイド２２が形成されないシリサイド未形成領域２３は、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１の中央部付近に形成される。
【００９５】
したがって、シリサイド未形成領域２３が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイドが未形成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【００９６】
このように、本実施の形態においても、シリサイド未形成領域２３を、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１上に形成し、シリサイド未形成領域２３が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜２２が形成されるようにしたので、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域２３における抵抗の上昇を防ぐことができる。
【００９７】
これにより、従来のようにポリシリコン膜上にシリコン酸化膜を形成するなどの工程を行う必要がなくなり、従来よりも低コストでデュアルゲート構造の半導体装置を製造することができる。
【００９８】
さらに、上記シリコン酸化膜を形成する必要がなくなるので、イオン注入エネルギーを大きくしなくてもよくなる。これにより、従来のデュアルゲート構造の半導体装置よりも微細化することができる。
【００９９】
そして、本実施の形態の半導体装置では、ゲート電極形成層４ａ１、４ｂ１をＰ型化する際に、ノンドープ領域４ｂの一部を覆うように第６のレジストパターン２１を形成するようにしたので、Ｎ型化領域４ａにホウ素イオン（Ｂ+）が注入されることなくＰＭＯＳ形成領域をＰ型化することができる。
【０１００】
したがって、本実施の形態の半導体装置の製造方法では、上述した第１の実施の形態のように、ホウ素イオン（Ｂ+）の注入濃度を、Ｎ型化領域４ａ１を形成するために注入した砒素イオン（Ａｓ+）の濃度よりも小さくする必要がなくなるという効果も有する。
【０１０１】
なお、上述した第１及び第２の実施の形態では、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１０２】
（第３の実施の形態）
次に、本発明の半導体装置及びその製造方法の第３の実施の形態について説明する。
【０１０３】
上述した第１の実施の形態及び第２の実施の形態は、デュアルゲート構造のＣＭＯＳトランジスタのうち、ＮＭＯＳトランジスタの製造に伴うシリサイド未形成領域による悪影響を除去するための技術であるが、本実施の形態では、ＰＭＯＳトランジスタの製造に伴うシリサイド未形成領域による悪影響を除去するための技術について説明する。
【０１０４】
図８〜１０は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。
まず、図８（ａ）に示すように、半導体基板の素子形成領域３１上に、熱酸化法などを用いて、例えばＳｉ０2膜からなるゲート絶縁膜を形成した後、ＬＯＣＯＳ法などを用いて、素子分離領域にフィールド絶縁膜３２を形成する。これにより、フィールド絶縁膜３２によって分離されたＮＭＯＳ形成領域のゲート絶縁膜３３ａとＰＭＯＳ形成領域のゲート絶縁膜３３ｂが形成される。
【０１０５】
続いて、ＳｉＨ4ガスを窒素ガス雰囲気中で熱分解させるなどしてゲート絶縁膜３３ａ、３３ｂ及びフィールド絶縁膜３２上にポリシリコン膜３４を堆積する。
【０１０６】
続いて、ポリシリコン膜３４のＰＭＯＳ形成領域３４ｂを、第１のマスク層としての第７のレジストマスク３５で覆ってゲート電極のＮ型化用窓を形成し、上方から、例えば１５ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入する。
【０１０７】
これにより、ポリシリコンゲート膜３４のＮＭＯＳ形成領域３４ａが３．５×１０20ｃｍ-3程度の濃度でＮ型化される。そして、第７のレジストマスク３５を剥離し、剥離した箇所を洗浄する。
【０１０８】
なお、上記第７のレジストマスク３５を覆ってポリシリコン膜３４をＮ型化するＮ型化パターンデータは、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【０１０９】
次に、図８（ｂ）に示すように、Ｎ型化されたポリシリコン膜３４のＮＭＯＳ形成領域３４ａを、第５のマスク層としての第８のレジストマスク３６で覆い、上方から、例えば５ｋｅＶ、４×１０15ｃｍ-2の条件で第５の不純物としてのホウ素イオン（Ｂ+）を注入する。
【０１１０】
これにより、ポリシリコン膜３４のＰＭＯＳ形成領域３４ｂが３．５×１０20ｃｍ-3程度の濃度でＰ型化される。そして、第８のレジストマスク３６を剥離し、剥離した箇所を洗浄する。
【０１１１】
なお、上記第８のレジストマスク３６を覆ってポリシリコン膜３４をＰ型化するＰ型化パターンデータは、Ｐウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【０１１２】
次に、図８（ｃ）に示すように、上記ポリシリコンゲート膜３４のＮＭＯＳ形成領域３４ａと、ＰＭＯＳ形成領域３４ｂと、を含むポリシリコン膜３４のゲート形成領域を、第９のレジストマスク３７で覆い、例えばフォトリソグラフィとドライエッチングを用いてポリシリコン膜３４をパターニングし、ゲート電極形成層３４ａ１、３４ｂ１を形成する。そして、第９のレジストマスク３７を剥離し、洗浄する。
【０１１３】
次に、図９（ａ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するために、Ｐ型化領域３４ｂ１と、上記Ｐ型化領域３４ｂ１との境界部分を含むＮ型化領域３４ａ１の一部領域を、第２のマスク層としての第１０のレジストマスク３８で覆う。
【０１１４】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第１０のレジストマスク３８のＮＭＯＳ形成領域側の端Ｆ）が、上記ゲート電極のＮ型化用窓（第７のレジストマスク３５のＮＭＯＳ形成領域側の端Ｇ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３３ａ上に位置するポリシリコン膜３４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１１５】
そして、上方から、例えば５ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１１６】
このように、ＬＤＤを形成するのに砒素イオン（Ａｓ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、砒素イオン（Ａｓ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【０１１７】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データは、上記ゲート電極のＮ型化パターンデータをシフトさせることにより自動生成することができる。
【０１１８】
続いて、第１０のレジストマスク３８を剥離し、剥離した箇所を洗浄する。
次に、図９（ｂ）に示すように、ＰＭＯＳ形成領域にＬＤＤを形成するために、ＰＭＯＳゲート電極を形成する領域Ｈを除いたＰ型化領域３４ｂ１、及びＮ型化領域３４ａ１を第６のマスク層としての第１１のレジストマスク３９で覆う。
【０１１９】
具体的に、ＰＭＯＳＬＤＤ用イオン注入窓（ＮＭＯＳ形成領域側にある第１１のレジストマスク３９のＰＭＯＳ形成領域側の端Ｉ）は、ゲート電極のＰ型化用窓（第８のレジストマスク３６のＰＭＯＳ形成領域側の端Ｇ）と、ＰＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１２０】
そして、上方から、例えば５ｋｅＶ、３×１０14ｃｍ-2の条件で第６の不純物としてのインジウムイオン（Ｉｎ+）を注入し、ＰＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１２１】
このように、ＬＤＤを形成するのにインジウムイオン（Ｉｎ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、インジウムイオン（Ｉｎ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【０１２２】
なお、上記ＰＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データは、上記ゲート電極のＰ型化パターンデータをシフトさせることにより自動生成することができる。
【０１２３】
続いて、第１１のレジストマスク３９を剥離し、剥離した箇所を洗浄する。
次に、図９（ｃ）に示すように、ゲート電極形成層３４ａ１、３４ｂ１の上面及び側面を被覆して絶縁膜を形成した後、異方性エッチングなどを行ってゲート電極形成層３４ａ１、３４ｂ１の側壁にサイドウォールスペーサ４０ａ、４０ｂを形成する。
【０１２４】
続いて、ゲート電極形成層３４ａ１、３４ｂ１のＰ型化領域３４ｂ１と、上記Ｐ型化領域３４ｂ１との境界部分を含むＮ型化領域３４ａ１の一部領域と、サイドウォールスペーサ４０ｂを、第４のマスク層としての第１２のレジストマスク４１で覆う。
【０１２５】
具体的に、第１２のレジストマスク４１のＮＭＯＳ形成領域側の端Ｅは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第７のレジストマスク３５のＮＭＯＳ形成領域側の端Ｆ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１２６】
このとき、ゲート電極のＮ型化用窓（第７のレジストマスク５の端Ｆ）と、ＮＭＯＳ ソース・ドレイン形成用イオン注入窓（第１２のレジストマスク４１の端Ｅ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【０１２７】
そして、上方から、例えば１５ｋｅＶ、２×１０15ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域を半導体基板のＮＭＯＳ形成領域内に形成する（図示せず）。
【０１２８】
このように、ソース領域及びドレイン領域を形成するのに砒素イオン（Ａｓ+）を用いる理由は、イオン注入エネルギーが小さくてよくなり、さらに、素子を低抵抗にすることができ、駆動能力を向上させることができるからである。
【０１２９】
こうして、ゲート電極形成層３４ａ１、３４ｂ１のＮ型化領域３４ａ１のうち、第１２のレジストマスク４１で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、２×１０20ｃｍ-3程度になる。
【０１３０】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データは、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データと同じである。
【０１３１】
続いて、第１２のレジストマスク４１の剥離し、剥離した箇所を洗浄する。
次に、図１０（ａ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｇを除いたＰ型領域３４ｂ１、及びＮ型化領域３４ａ１を第３のマスク層としての第１３のレジストマスク４２で覆う。
【０１３２】
具体的に、ＮＭＯＳ形成領域側にある第１３のレジストマスク４２のＰＭＯＳ形成領域側の端Ｉは、ゲート電極のＰ型化用窓（第８のレジストマスク３６のＰＭＯＳ形成領域側の端Ｇ）と、ＰＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１３３】
そして、上方から、例えば５ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成する領域Ｇは一層Ｐ型化されるとともに、高濃度のソース領域及びドレイン領域が半導体基板のＰＭＯＳ形成領域内に形成される（図示せず）。
【０１３４】
こうして、ゲート電極形成層３４ａ１、３４ｂ１のＰ型化領域３４ｂ１のうち、第１３のレジストマスク４２で覆われている領域のイオン濃度Ｐ+と、覆われていない領域のイオン濃度Ｐ++との差は、２×１０20ｃｍ-3程度になる。
【０１３５】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データも、上記ゲート電極のＰ型化パターンデータをシフトさせることにより自動生成することができる。
【０１３６】
次に、図１０（ｂ）に示すように、半導体基板の素子形成領域３１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド４３を形成する。
【０１３７】
このとき、図９（ａ）及び図９（ｃ）に示した砒素イオン（Ａｓ+）の注入により第１０のレジストマスク３８及び第１２のレジストマスク４１の端Ｅに位置するポリシリコン膜３４表面に炭化物が打ち込まれるため、この部分では、シリサイド４３が形成されない。
【０１３８】
また、図９（ｂ）に示したインジウムイオン（Ｉｎ+）の注入により第１１のレジストマスク３９の端Ｈ、Ｊに位置するポリシリコン膜３４表面も同様に炭化物が打ち込まれるため、この部分では、シリサイド４３が形成されない。
【０１３９】
しかし、本実施の形態の製造方法を実施すれば、上記シリサイド４３が形成されないシリサイド未形成領域４４ａ〜４４ｃは、ゲート電極形成層３４ａ１、３４ｂ１のＮ型化領域３４ａ１の中央部付近、またはＰ型化領域３４ｂ１の中央部付近に形成されるようになる。
【０１４０】
したがって、シリサイド未形成領域４３が、ゲート電極形成層３４ａ１、３４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイド未形成領域４３が形成される箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【０１４１】
以上のように、本実施の形態では、シリサイド未形成領域４４ａ〜４４ｃが、ゲート電極形成層３４ａ１、３４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜４３が形成されるようにしたので、デュアルゲート構造のＰＭＯＳトランジスタにおいてもゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域４４における抵抗の上昇を防ぐことができる。
【０１４２】
なお、本実施の形態では、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２、第４の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２、第４の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１４３】
また、第３、第５の不純物としてホウ素イオンを用い、第６の不純物としてインジウムイオンを用いたが、上記第３、第５の不純物と、第６の不純物はこれらに限定されず、第３、第５の不純物を構成する元素の質量が第６の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１４４】
（第４の実施の形態）
次に、本発明の半導体装置及びその製造方法の第４の実施の形態について説明する。
【０１４５】
図１１及び図１２は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。
【０１４６】
まず、図１１（ａ）に示すように、半導体基板の素子形成領域５１上に、ゲート絶縁膜を形成した後、フィールド絶縁膜５２を形成し、ＮＭＯＳ形成領域のゲート絶縁膜５３ａとＰＭＯＳ形成領域のゲート絶縁膜５３ｂとを分離する。
【０１４７】
続いて、ゲート絶縁膜５３ａ、５３ｂ及びフィールド絶縁膜５２上にポリシリコン膜５４を堆積させた後、上記ポリシリコン膜５４のＰＭＯＳ形成領域５４ｂを、第１のマスク層としての第１４のレジストマスク５５で覆ってゲート電極のＮ型化用窓を形成する。
【０１４８】
そして、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入し、ポリシリコンゲート膜５４のＮＭＯＳ形成領域５４ａをＮ型化する。そして、第１のレジストマスク５５を剥離し、剥離した箇所を洗浄する。
【０１４９】
次に、図１１（ｂ）に示すように、ポリシリコン膜５４のゲート形成領域を、第１５のレジストマスク５６で覆い、ポリシリコン膜５４をパターニングし、ＮＭＯＳ用ゲート電極形成層５４ａ１及びＰＭＯＳ用ゲート電極形成層５４ｂ１を形成する。そして、第１５のレジストマスク５６を剥離し、洗浄する。
【０１５０】
次に、図１１（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するために、ＰＭＯＳ用ゲート電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極形成層５４ａ１のＰＭＯＳ用ゲート電極形成層５４ｂ１側の一部領域を、第２のマスク層としての第１６のレジストマスク５７で覆う。
【０１５１】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第１６のレジストマスク５７のＮＭＯＳ形成領域側の端Ｌ）が、上記ゲート電極のＮ型化用窓（第１４のレジストマスク５５のＮＭＯＳ形成領域側の端Ｋ）と、ＮＭＯＳゲート電極（ゲート絶縁膜５３ａ上に位置するポリシリコン膜５４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１５２】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１５３】
続いて、第１６のレジストマスク５７の剥離し、剥離した箇所を洗浄する。
次に、図１２（ａ）に示すように、ＮＭＯＳ用ゲート電極形成層５４ａ１及びＰＭＯＳ用ゲート電極形成層５４ｂ１の側壁にサイドウォールスペーサ５８ａ〜５８ｄを形成した後、ＰＭＯＳ用ゲート電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極形成層５４ａ１のＰＭＯＳ形成領域側の一部領域を上方から覆うように第４のマスク層としての第１７のレジストマスク５９を形成する。
【０１５４】
具体的に、第１７のレジストマスク５９のＮＭＯＳ形成領域側の端Ｌは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第１４のレジストマスク５５のＮＭＯＳ形成領域側の端Ｋ）と、ＮＭＯＳゲート電極（ゲート絶縁膜５３ａ上に位置するポリシリコン膜５４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１５５】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域を半導体基板のＮＭＯＳ形成領域内に形成する（図示せず）。
【０１５６】
こうして、ＮＭＯＳ用ゲート電極形成層５４ａ１のうち、第１７のレジストマスク５９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【０１５７】
続いて、第１７のレジストマスク５９の剥離し、剥離した箇所を洗浄する。
次に、図１２（ｂ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｍを除いた領域を、第３のマスク層としての第１８のレジストマスク６０で覆う。
【０１５８】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成するＰＭＯＳ用ゲート電極形成層５４ｂ１はＰ型化されるとともに高濃度のソース領域及びドレイン領域が半導体基板のＰＭＯＳ形成領域内に形成される（図示せず）。
【０１５９】
次に、図１２（ｃ）に示すように、半導体基板の素子形成領域５１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド６１ａ、６１ｂを形成する。
【０１６０】
このとき、図１２（ａ）に示した砒素イオン（Ａｓ+）注入により第１７のレジストマスク５７の端Ｍに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド６１ａが形成されない。
【０１６１】
しかし、本実施の形態の方法においても、上記シリサイド６１ａが形成されないシリサイド未形成領域６２は、ＮＭＯＳ用ゲート電極形成層５４ａ１上に形成される。
【０１６２】
したがって、シリサイド未形成領域６２が、ゲート電極形成層５４ａ１、５４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイド未形成領域６２が形成される箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【０１６３】
このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同一のポリシリコンで結成されていない構造の半導体装置であっても、上述した第１〜第３の本実施の形態におけるＣＭＯＳトランジスタの場合と同様に、シリサイド未形成領域６２を、Ｎ型化領域（ＮＭＯＳ用ゲート電極形成層５４ａ１）上に形成でき、シリサイド未形成領域６２が、ＰＮ接合部上に位置することがなくなる。
【０１６４】
これにより、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されることを防止でき、シリサイド未形成領域６２おける抵抗の上昇を防止することができる。
【０１６５】
さらに、本実施の形態におけるＰＭＯＳトランジスタでは、ＰＭＯＳ用ゲート電極形成層５４ｂ１上にシリサイド６１ｂを完全に形成することができる。したがって、シリサイド形成による半導体装置の動作への悪影響が完全になくなる。
【０１６６】
なお、本実施の形態でも、上述した第１及び第２の実施の形態と同様、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１６７】
また、上述した第１〜第４の実施の形態では、ゲート電極の材料としてポリシリコン膜を使用したが、ゲート電極材料は、ポリシリコン膜に限定されず、半導体膜であればどのようなものであってもよい。
【０１６８】
さらに、リンイオン、ホウ素イオン、及び砒素イオンのイオン注入条件は、上述した第１〜第４の実施の形態に記載した値に限定されない。すなわち、リンイオンについては、２０ｋｅＶ、４×１０15ｃｍ-2以下の条件でイオン注入すればよく、ホウ素イオンについては、７ｋｅＶ、４×１０15ｃｍ-2以下の条件でイオン注入すればよく、砒素イオンについては、１０ｋｅＶ、６×１０13ｃｍ-2以上の条件でイオン注入すればよい。
【０１６９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１７０】
（付記１） 半導体基板上に積層された半導体膜と、上記半導体膜上に積層されたシリサイド膜とを有する半導体装置であって、
上記半導体基板上に積層される同一導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されていることを特徴とする半導体装置。
【０１７１】
（付記２） 上記シリサイド膜の未形成領域が、上記濃度差のある領域上にあることを特徴とする付記１に記載の半導体装置。
【０１７２】
（付記３） 上記シリサイド膜の未形成領域が、上記濃度が最も高い領域と、その次に濃度が高い領域との境界上にあることを特徴とする付記２に記載の半導体装置。
【０１７３】
（付記４） 上記半導体膜の高濃度領域には、上記半導体膜の低濃度領域に存在する不純物よりも質量の重い不純物が存在していることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
【０１７４】
（付記５） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜とを有し、
上記第１の導電型の半導体膜の低濃度領域が、上記第２の導電型の半導体膜と接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７５】
（付記６） 上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜とが、上記半導体基板の面に沿う方向で接続されることを特徴とする付記５に記載の半導体装置。
【０１７６】
（付記７） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜と、不純物がドープされていないノンドープ半導体膜とを有し、
上記ノンドープ半導体膜は、上記半導体基板の面に沿う方向で、上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜とに挟まれて接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７７】
（付記８） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、２つ以上の濃度差を有する上記第１の導電型と異なる第２の導電型の半導体膜とを有し、
上記第１の導電型の半導体膜の低濃度領域と、第２の導電型の半導体膜の低濃度領域とが接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７８】
（付記９） 上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜の低濃度領域とが、上記半導体基板の面に沿う方向で接続されることを特徴とする付記８に記載の半導体装置。
【０１７９】
（付記１０） 上記第１の導電型の半導体膜の高濃度領域には、砒素イオンが存在していることを特徴とする付記５〜９の何れか１項に記載の半導体装置。
【０１８０】
（付記１１） 上記第１の導電型の半導体膜の低濃度領域には、リンイオンが存在していることを特徴とする付記５〜１０の何れか１項に記載の半導体装置。
【０１８１】
（付記１２） 上記第２の導電型の半導体膜の高濃度領域には、インジウムイオンが存在していることを特徴とする付記８または９に記載の半導体装置。
【０１８２】
（付記１３） 上記第２の導電型の半導体膜の低濃度領域には、ホウ素イオンが存在していることを特徴とする付記８または９に記載の半導体装置。
【０１８３】
（付記１４） 上記半導体基板の表面に形成される絶縁膜と、
上記半導体基板内に、同一導電型の半導体膜の下部領域を挟むようにして形成される拡散層とを有し、
上記半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記拡散層がソース及びドレインとなるトランジスタを含むことを特徴とする付記１〜１３の何れか１項に記載の半導体装置。
【０１８４】
（付記１５） 上記第１の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第１のＭＯＳトランジスタと、
上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第２のＭＯＳトランジスタとを有するＣＭＯＳトランジスタを含むことを特徴とする付記１４に記載の半導体装置。
【０１８５】
（付記１６） 上記第１ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタとの境界領域に形成されている絶縁膜の厚さが、他の領域よりも厚いことを特徴とする付記１５に記載の半導体装置。
【０１８６】
（付記１７） 上記拡散層が、濃度差を有していることを特徴とする付記１５または１６に記載の半導体装置。
【０１８７】
（付記１８） 上記半導体膜の両側部に、サイドウォールスペーサが形成されていることを特徴とする付記１４〜１７の何れか１項に記載の半導体装置。
【０１８８】
（付記１９） 半導体基板上に、半導体膜を形成する第１の工程と、
上記半導体膜の一部領域を覆う第１のマスク層を形成する第２の工程と、
上記第１のマスク層をマスクとして、上記半導体膜に第１の導電型の第１の不純物を注入し、上記半導体膜内に第１の導電型の半導体膜を形成する第３の工程と、
上記第１のマスク層を除去する第４の工程と、
上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第２のマスク層を形成する第５の工程と、
上記第２のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第２の不純物を注入し、高濃度の第１の導電型の半導体膜と、低濃度の第１の導電型の半導体膜を形成する第６の工程と、
上記第２のマスク層を除去する第７の工程と、
上記半導体膜上にシリサイドを形成する第８の工程とを含むことを特徴とする半導体装置の製造方法。
【０１８９】
（付記２０） 上記第７の工程と、第８の工程との間に、
上記低濃度の第１の導電型の半導体膜の一部または全部の領域と、上記高濃度の第１の導電型の半導体膜とを覆う第３のマスク層を形成する第９の工程と、
上記第３のマスク層をマスクとして、上記半導体膜に上記第１の導電型と異なる第２の導電型の第３の不純物を注入する第１０の工程と、
上記第３のマスク層を除去する第１１の工程とを含むことを特徴とする付記１９に記載の半導体装置の製造方法。
【０１９０】
（付記２１） 第７の工程と、第９の工程の間に、
上記半導体膜の両側部にサイドウォールスペーサを形成する第１２の工程と、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第４のマスク層を形成する第１３の工程と、
上記第４のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第４の不純物を注入する第１４の工程と、
上記第４のマスク層を除去する第１５の工程とを含むことを特徴とする付記２０に記載の半導体装置の製造方法。
【０１９１】
（付記２２） 上記第４の工程と第５の工程との間に、
上記第１の導電型の半導体膜を覆う第５のマスク層を形成する第１６の工程と、
上記第５のマスク層をマスクとして、上記半導体膜に、上記第１の導電型の半導体膜と異なる第２の導電型の第５の不純物を注入し、上記第１の導電型の半導体膜と異なる半導体膜を、第２の導電型の半導体膜にする第１７の工程と、
上記第５のマスク層を除去する第１８の工程とを含み、
さらに、上記第７の工程と第１２の工程との間に、
上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜との境界領域を含むように、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜の一部領域とを覆う第６のマスク層を形成する第１９の工程と、
上記第６のマスク層をマスクとして、上記半導体膜に、上記第５の不純物よりも質量の重い元素から成る上記第２の導電型と同一導電型の第６の不純物を注入し、高濃度の第２の導電型の半導体膜と、低濃度の第２の導電型の半導体膜を形成する第２０の工程と、
上記第６のマスクを除去する第２１の工程とを有することを特徴とする付記２１に記載の半導体装置の製造方法。
【０１９２】
（付記２３） 上記第３の工程は、上記半導体膜にリンイオンを注入することを特徴とする付記１９〜２２の何れか１項に記載の半導体装置の製造方法。
【０１９３】
（付記２４） 上記第６の工程は、上記半導体膜に砒素イオンを注入することを特徴とする付記１９〜２３の何れか１項に記載の半導体装置の製造方法。
【０１９４】
（付記２５） 上記第９の工程は、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜の一部領域とを覆う第３のマスク層を形成することを特徴とする付記２０〜２４の何れか１項に記載の半導体装置の製造方法。
【０１９５】
（付記２６） 上記第１０の工程は、上記第３の工程で半導体膜に注入した第１の導電型の不純物よりも濃度の低い第２の導電型の不純物を注入することを特徴とする付記２１〜２５の何れか１項に記載の半導体装置の製造方法。
【０１９６】
（付記２７） 上記第１０の工程は、上記半導体膜にホウ素イオンを注入することを特徴とする付記２６に記載の半導体装置の製造方法。
【０１９７】
（付記２８） 上記第１４の工程は、上記第２の不純物と同一の不純物を注入することを特徴とする付記２１〜２７の何れか１項に記載の半導体装置の製造方法。
【０１９８】
（付記２９） 上記第１４の工程は、上記半導体膜にインジウムイオンを注入することを特徴とする付記２８に記載の半導体装置の製造方法。
【０１９９】
（付記３０） 上記第１７の工程は、上記半導体膜にホウ素イオンを注入することを特徴とする付記２２〜２９の何れか１項に記載の半導体装置の製造方法。
【０２００】
（付記３１） 上記第２０の工程は、上記半導体膜にインジウムイオンを注入することを特徴とする付記２２〜３０の何れか１項に記載の半導体装置の製造方法。
【０２０１】
（付記３２） 上記第１の工程の前に、上記半導体基板表面に絶縁膜を形成する第２２の工程を行い、
上記第１の工程は、上記酸化膜が形成された半導体基板上に半導体膜を形成することを特徴とする付記１９〜３１の何れか１項に記載の半導体装置の製造方法。
【０２０２】
（付記３３） 異なる２つの導電型の半導体膜が接合されて半導体基板上に積層されるゲート半導体膜と、上記ゲート半導体膜上に積層されるシリサイド膜とを有する半導体装置であって、
上記シリサイド膜は、少なくとも上記ゲート半導体膜の接合部上に形成され、且つ、同一導電型の半導体膜のうちの少なくとも１つは、２つ以上の濃度差を有していることを特徴とする半導体装置。
【０２０３】
（付記３４） 上記シリサイド膜の未形成領域が、上記濃度差のある領域上に形成されていることを特徴とする付記３３に記載の半導体装置。
【０２０４】
（付記３５） 上記同一導電型の半導体膜の高濃度領域には、上記半導体膜の低濃度領域に存在する不純物よりも質量の重い不純物が存在していることを特徴とする付記３３または３４に記載の半導体装置。
【０２０５】
(付記３６) 上記濃度差が１．５×１０20ｃｍ-3以上、２×１０20ｃｍ-3以下であることを特徴とする付記３３〜３５の何れか１項に記載の半導体装置。
【０２０６】
(付記３７) 半導体基板上に、異なる２つの導電型の半導体膜が接合したゲート半導体膜を形成した後、さらに上記ゲート半導体膜上にシリサイド膜を形成して半導体装置を製造するに際して、
上記ゲート半導体膜のうち、少なくとも１つの同一導電型の半導体膜に、軽元素の不純物イオンを注入し、上記同一導電型の半導体膜内に低濃度領域を形成する第１の工程と、
上記同一導電型の半導体膜のうち、上記異なる２つの導電型の半導体膜の接合部よりも低濃度領域側に、上記軽元素よりも質量の重い重元素の不純物イオンを注入し、上記同一導電型の半導体膜内に高濃度領域を形成する第２の工程と、
少なくとも、上記異なる２つの導電型の半導体膜の接合部上にシリサイド膜を形成する第３の工程とを含むことを特徴とする半導体装置の製造方法。
【０２０７】
(付記３８) 上記第１の工程は、リンイオン及びホウ素イオンのうち、少なくとも何れか一方を注入することを特徴とする付記３７に記載の半導体装置の製造方法
【０２０８】
(付記３９) 上記第２の工程は、砒素イオンまたはインジウムイオンのうち、少なくとも何れか一方を注入することを特徴とする付記３７または３８に記載の半導体装置の製造方法。
【０２０９】
【発明の効果】
以上説明したように、本発明によれば、第１の導電型の半導体膜と、第２の導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されるようにし、第１の導電型の半導体膜と、第２の導電型の半導体膜との接合部上に、上記シリサイド膜が形成され、且つシリサイド膜の未形成領域は、上記濃度差のある領域上にあるようにしたので、半導体膜上に形成されるシリサイドの未形成領域を、同一導電型の半導体膜上に形成し、第１の導電型の半導体膜と、第２の導電型の半導体膜との接合部上に形成しないようにすることが可能になる。これにより、半導体膜上にシリサイドを形成したことによる悪影響を抑えながら、低コスト化、微細化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図２】本発明の第１の実施の形態を示し、図１に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図３】本発明の第１の実施の形態を示し、図１及び図２で示した工程で製造される半導体装置を上方から見た概略平面図である。
【図４】本発明の第２の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図５】本発明の第２の実施の形態を示し、図４に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図６】本発明の第１の実施の形態を示し、図４及び図５で示した工程で製造される半導体装置を上方から見た第１の概略平面図である。
【図７】本発明の第１の実施の形態を示し、図４及び図５で示した工程で製造される半導体装置を上方から見た第２の概略平面図である。
【図８】本発明の第３の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図９】本発明の第３の実施の形態を示し、図８に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１０】本発明の第３の実施の形態を示し、図９に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１１】本発明の第４の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図１２】本発明の第４の実施の形態を示し、図１１に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１３】従来の技術を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図１４】従来の技術を示し、図１３に続く半導体装置の製造工程を工程順に示した概略断面図である。
【符号の説明】
１、３１、５１ 半導体基板
２、３２、５２ フィールド絶縁膜
３、３３、５３ ゲート絶縁膜
４、３４、５４ ポリシリコン膜
５ 第１のレジストマスク
７ 第３のレジストマスク
８、４０、５８ サイドウォールスペーサ
９ 第４のレジストマスク
１０ 第５のレジストマスク
１１、２２、４３、６１ シリサイド膜
１２、２３、４４、６２ シリサイド未形成領域
２１ 第６のレジストマスク
３５ 第７のレジストマスク
３６ 第８のレジストマスク
３８ 第１０のレジストマスク
３９ 第１１のレジストマスク
４１ 第１２のレジストマスク
４２ 第１３のレジストマスク
５５ 第１４のレジストマスク
５７ 第１６のレジストマスク
５９ 第１７のレジストマスク
６０ 第１８のレジストマスク
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、シリサイドを有するゲート電極を備えたものに用いて好適なものである。
【０００２】
【従来の技術】
近年のシステムＬＳＩでは、ポリシリコンゲート電極と素子間を接続する配線の低抵抗化のために、ポリシリコンとシリサイドとの積層構造が採用され、また、ＮＭＯＳトランジスタのゲートがＮ型、ＰＭＯＳトランジスタのゲートがＰ型であるデュアルゲート構造が採用されている。
【０００３】
図１３及び図１４は、上記デュアルゲート構造を採用した従来のＣＭＯＳトランジスタの製造方法を工程順に示した概略断面図である。
【０００４】
図１３（ａ）に示すように、シリコン基板７１上にフィールド酸化膜７２及びゲート酸化膜７３ａ、７３ｂを形成した後、ノンドープポリシリコン膜を堆積する。そして、ゲートを形成する領域にレジストマスク７５を形成し、上記レジストマスク７５をマスクとしてノンドープポリシリコン膜をパターニングし、ゲート形成用のポリシリコン膜７４を形成する。
【０００５】
次に、図１３（ｂ）に示すように、レジストマスク７５を除去して、ＰＭＯＳ形成領域に位置するポリシリコン膜７４上に、レジストマスク７６を新たに形成し、上記レジストマスク７６をマスクとしてＡｓイオン（Ａｓ+）のイオン注入を行う。
【０００６】
次に、図１３（ｃ）に示すように、Ａｓイオン（Ａｓ+）の注入を行ったポリシリコン膜７４を被覆する絶縁膜を形成した後、異方性エッチングを行い、ゲート電極の側壁にサイドウォールスペーサ７７ａ、７７ｂを形成する。そして、ＰＭＯＳ形成領域に位置するポリシリコン膜７４上をレジストマスク７８で覆い、ＮＭＯＳ側にＡｓイオン（Ａｓ+）を注入し、ＮＭＯＳ形成領域に高濃度のソース、ドレイン領域を形成する。
【０００７】
次に、図１４（ａ）に示すように、ＮＭＯＳ形成領域に位置するポリシリコン膜７４上をレジストマスク７９で覆い、ＰＭＯＳ側にＢイオン（Ｂ+）を注入し、ＰＭＯＳ形成領域に高濃度のソース、ドレイン領域を形成する。
【０００８】
次に、図１４（ｂ）に示すように、シリコン基板７１を加熱してイオン注入された不純物を活性化させる。そして、高融点金属を用い、ゲート電極及びソース、ドレイン領域にシリサイド８０を形成する。
【０００９】
【発明が解決しようとする課題】
ところで、上述のようにしてＣＭＯＳトランジスタの形成を行う際に使用するレジストマスク７６〜７９は、一般に、高分子化合物により形成される。
【００１０】
しかしながら、高分子化合物にて形成されるレジストマスクをマスクとしてイオン注入を行うと、上記レジストマスクのエッジ部分に位置するポリシリコン膜７４の表面に、上記レジストマスク７６〜７９を構成する炭化物が打ち込まれてしまう。
【００１１】
このようにして打ち込まれた炭化物は、レジストアッシング及び洗浄では除去できない。したがって、図１４（ｂ）に示したように、上記炭化物が残った領域８１ａ、８１ｂではシリサイド化が阻害されてシリサイドを形成することができないと考えられ、半導体装置が所定の動作を行うことができなくなってしまうという問題点があった。
【００１２】
そこで、例えば、特開２０００−１３８２９３号公報に記載されているように、半導体基板上に形成されたポリシリコン膜上にシリコン酸化膜を積層してからイオン注入を行い、その後、上記シリコン酸化膜を除去してシリサイドを形成する方法が考えられる。
【００１３】
しかしながら、上記特開２０００−１３８２９３号公報に記載されている技術には、以下のような問題点があった。
【００１４】
第１に、シリコン酸化膜を成長させる工程が必要となるため、製造コストが増加してしまう。
【００１５】
第２に、シリコン酸化膜を通してイオン注入を行うため、イオン注入エネルギーを増大させなければならない。このため、ソース、ドレイン拡散層が半導体基板内に深く形成されてしまい、トランジスタの微細化が困難であった。
【００１６】
本発明は、上述の問題点に鑑み、ポリシリコン上にシリサイドを形成して配線の低抵抗化を実現しながら正常な動作を行えるようにするとともに、低コスト化、微細化を実現することができる半導体装置及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、以下に示す態様を備える。
【００１８】
本発明の第１の態様は、第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜とが接合されて構成された半導体膜であって、半導体基板上に積層された半導体膜と、上記半導体膜上に積層されたシリサイド膜とを有する半導体装置であって、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されており、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜との接合部上に、上記シリサイド膜が形成され、且つ上記シリサイド膜の未形成領域は、上記濃度差のある領域上にあることを特徴としている。
【００２０】
かかる構成では、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなる。
【００２１】
また、第１の態様において、上記第１の導電型の半導体膜は、２つ以上の濃度差を有し、上記第１の導電型の半導体膜の低濃度領域が、上記第２の導電型の半導体膜と接続されるようにすれば、第１の導電型のトランジスタを形成した場合に、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなり、好ましい。
【００２３】
また、第１の態様において、上記第１の導電型の半導体膜と上記第２の導電型の半導体膜は、それぞれ２つ以上の濃度差を有し、上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜の低濃度領域とが接続されるようにすれば、第２の導電型のトランジスタを形成した場合にも、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなり、好ましい。
【００２４】
また、第１の態様において、上記半導体基板の表面に形成された絶縁膜と、上記半導体基板内に、同一導電型の半導体膜の下部領域を挟むようにして形成された拡散層とを有し、上記第１の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第１のＭＯＳトランジスタと、上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第２のＭＯＳトランジスタとを有するＣＭＯＳトランジスタを含むのが好ましい。
【００２７】
本発明の第２の態様は、半導体基板上に、半導体膜を形成する第１の工程と、上記半導体膜の一部領域を覆う第１のマスク層を形成する第２の工程と、上記第１のマスク層をマスクとして、上記半導体膜に第１の導電型の第１の不純物を注入し、上記半導体膜内に第１の導電型の半導体膜を形成する第３の工程と、上記第１のマスク層を除去する第４の工程と、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第２のマスク層を形成する第５の工程と、上記第２のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第２の不純物を注入し、高濃度の第１の導電型の半導体膜と、低濃度の第１の導電型の半導体膜を形成する第６の工程と、上記第２のマスク層を除去する第７の工程と、上記半導体膜上にシリサイドを形成する第８の工程とを含むようにして、シリサイド膜の未形成領域と、異なる導電型の半導体膜の接合部とが重ならなくなるようにする。
【００２８】
本発明の第３の態様は、半導体基板上に、異なる２つの導電型の半導体膜が接合したゲート半導体膜を形成した後、さらに上記ゲート半導体膜上にシリサイド膜を形成して半導体装置を製造するに際して、上記ゲート半導体膜のうち、少なくとも１つの同一導電型の半導体膜に、軽元素の不純物イオンを注入し、上記同一導電型の半導体膜内に低濃度領域を形成する第１の工程と、上記同一導電型の半導体膜内に形成された低濃度領域の一部の領域であって、上記同一導電型の半導体膜と、上記同一導電型の半導体膜と異なる半導体膜との接合部を含まない領域に、上記軽元素よりも質量の重い重元素の不純物イオンを注入し、上記同一導電型の半導体膜内に高濃度領域を形成する第２の工程と、少なくとも、上記異なる２つの導電型の半導体膜の接合部上にシリサイド膜を形成する第３の工程とを含むようにして、シリサイド膜の未形成領域と、異なる２つの導電型の半導体膜の接合部とが重ならなくなるようにする。
【００２９】
【発明の実施の形態】
（実施の形態を実現する際の条件）
本発明の半導体装置及びその製造方法の実施の形態の詳細な説明を行う前に、本発明を実現するために今回本願発明者が新たに見出した事実について説明する。
【００３０】
本願発明者は、ポリシリコンに注入したイオンが、その後にポリシリコン上に形成されるシリサイドにどのような影響を与えているのかを詳細に調査した。この結果、次のような重大な事実を見出した。
【００３１】
すなわち、ポリシリコン上に形成されるシリサイドは、注入するイオンの種類、イオン注入エネルギー、及びドーズ量に大きく依存し、特に、砒素イオン（Ａｓ+）で極めてシリサイドの形成が困難になる一方、リンイオン（Ｐ+）やホウ素イオン（Ｂ+）では、高ドーズまでシリサイド形成の阻害は認められないことを発見し、選択するイオンの種類によって、シリサイドの形成が容易であったり困難であったりすることを確認した。
【００３２】
さらに、詳細に述べると、１０ｋｅＶ、６×１０13ｃｍ-2の条件で砒素イオン（Ａｓ+）をポリシリコンにイオン注入し、その後にシリサイドを形成すると、ポリシリコン上に完全なシリサイドを形成することができなくなり、未形成領域が発生した。
【００３３】
これに対し、リンイオン（Ｐ+）では２０ｋｅＶ、４×１０15ｃｍ-2、ホウ素イオン（Ｂ+）では７ｋｅＶ、４×１０15ｃｍ-2の条件でポリシリコンにイオン注入を行っても、ポリシリコン上にシリサイド未形成領域が発生しなかった。
【００３４】
このように、本願発明者は、相対的に原子番号の大きい（すなわち質量の大きい）元素を利用してイオン注入を行うと、シリサイドの形成が阻害されやすく、逆に、原子番号の小さい（すなわち質量の小さい）元素を利用してイオン注入を行うと、シリサイドの形成を容易に形成できるということを見出した。
【００３５】
以下、上記見出した特性を利用して行った本発明の半導体装置及びその製造方法の各実施の形態について説明する。
【００３６】
（第１の実施の形態）
添付の図面を参照しながら本発明の半導体装置及びその製造方法の第１の実施の形態について説明する。
【００３７】
図１及び図２は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。図３は、図１及び図２に示す工程順で製造される半導体装置を、上方から見た概略平面図である。
まず、図１（ａ）に示すように、半導体基板の素子形成領域１上に、熱酸化法などを用いて、例えばＳｉ０2膜からなるゲート絶縁膜を形成した後、ＬＯＣＯＳ法などを用いて、素子分離領域にフィールド絶縁膜２を形成する。これにより、フィールド絶縁膜２によって分離されたＮＭＯＳ形成領域のゲート絶縁膜３ａとＰＭＯＳ形成領域のゲート絶縁膜３ｂが形成される。
【００３８】
続いて、ＳｉＨ4ガスを窒素ガス雰囲気中で熱分解させるなどしてゲート絶縁膜３ａ、３ｂ及びフィールド絶縁膜２上にポリシリコン膜４を堆積する。
【００３９】
続いて、ポリシリコン膜４のＰＭＯＳ形成領域４ｂを、第１のマスク層としての第１のレジストマスク５で覆ってゲート電極のＮ型化用窓を形成し、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入する。
【００４０】
これにより、ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａが２．５×１０20ｃｍ-3程度の濃度でＮ型化される。そして、第１のレジストマスク５を剥離し、剥離した箇所を洗浄する。
【００４１】
なお、上記第１のレジストマスク５を覆ってポリシリコン膜４をＮ型化するＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）は、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【００４２】
次に、図１（ｂ）に示すように、上記ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａと、イオンがドープされていないポリシリコンゲート膜４のＰＭＯＳ形成領域４ｂとを含むポリシリコン膜４のゲート形成領域を、第２のレジストマスク６で覆い、例えばフォトリソグラフィとドライエッチングを用いてポリシリコン膜４をパターニングし、ゲート電極形成層４ａ１、４ｂ１を形成する。そして、第２のレジストマスク６を剥離し、洗浄する。
【００４３】
次に、図１（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤ（Lightly Doped Drain）を形成するため、ゲート電極形成層４ａ１、４ｂ１のイオンがドープされていない領域４ｂ１（以下ノンドープ領域と表す）と、Ｎ型化された領域４ａ１（以下Ｎ型化領域と表す）との境界部分が含まれるように、ノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第２のマスク層としての第３のレジストマスク７で覆う。
【００４４】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００４５】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスクの端Ｂ）と、ＮＭＯＳＬＤＤ形成用イオン注入窓（第３のレジストマスク７の端Ａ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００４６】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ形成用のイオン注入を行う。
【００４７】
このように、ＬＤＤを形成するのに砒素イオン（Ａｓ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、砒素イオン（Ａｓ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【００４８】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図３のＮＭＯＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００４９】
続いて、第３のレジストマスク７の剥離し、剥離した箇所を洗浄する。
次に、図２（ａ）に示すように、ゲート電極形成層４ａ１、４ｂ１の上面及び側面を被覆して絶縁膜を形成した後、異方性エッチングなどを行ってゲート電極形成層４ａ１、４ｂ１の側壁にサイドウォールスペーサ８ａ、８ｂを形成する。
【００５０】
続いて、ＮＭＯＳ形成領域にソース及びドレイン領域を形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるように、ノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域とを、第４のマスク層としての第４のレジストマスク９で覆う。
【００５１】
具体的に、第４のレジストマスク９のＮＭＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００５２】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスク５の端Ｂ）と、ＮＭＯＳ ソース・ドレイン形成用イオン注入窓（第４のレジストマスク９の端Ａ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００５３】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入する。これにより、高濃度のソース領域及びドレイン領域（図３のＮＭＯＳ ＬＤＤ ソース・ドレイン１３）が半導体基板のＮＭＯＳ形成領域内に形成される。
【００５４】
このように、ソース領域及びドレイン領域を形成するのに砒素イオン（Ａｓ+）を用いる理由は、イオン注入エネルギーが小さくてよくなり、さらに、素子を低抵抗にすることができ、駆動能力を向上させることができるからである。
【００５５】
こうして、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１のうち、第４のレジストマスク９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【００５６】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データ（図３のＮＭＯＳ ソース・ドレインレジストパターン）は、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図３のＮＭＯＳＬＤＤレジストパターン）と同じである。
【００５７】
続いて、第４のレジストマスク９の剥離し、剥離した箇所を洗浄する。
次に、図２（ｂ）に示すように、ＰＭＯＳ形成領域にソース、ドレイン領域を形成するため、ノンドープ領域４ｂ１と隣接する領域を除いたＮ型化領域４ａ１を、第３のマスク層としての第５のレジストマスク１０で覆う。
【００５８】
具体的に、第５のレジストマスク１０のＰＭＯＳ形成領域側の端Ｃは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００５９】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ノンドープ領域４ｂ１はＰ型化されるとともに（以下、Ｐ型化されたノンドープ領域をＰ型化領域と表す）、高濃度のソース領域及びドレイン領域（図３のＰＭＯＳ ＬＤＤ ソース・ドレイン１４）が半導体基板のＰＭＯＳ形成領域内に形成される。
【００６０】
なお、上記ホウ素イオン（Ｂ+）の注入は、図１（ａ）で示したＮＭＯＳ形成領域４ａを形成するために行った砒素イオンの注入量（４×１０15ｃｍ-2）よりも少ないイオン注入量で行う。これは、第５のレジストマスク１０で覆われていないＮ型化領域がＰ型化しないようにするためである。
【００６１】
こうして、図２（ａ）に示した第４のレジストマスク９で覆われていた領域のうち、第５のレジストマスク１０で覆われている領域のイオン濃度Ｎ１+と、覆われていない領域のイオン濃度Ｎ２+との差は、１×１０20ｃｍ-3程度になる。
【００６２】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データ（図３のＰＭＯＳ ソース・ドレインレジストパターン）も、上記ＬＤＤ用注入窓データと同様、上記ゲート電極のＮ型化パターンデータ（図３のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００６３】
次に、図２（ｃ）に示すように、半導体基板の素子形成領域１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド１１を形成する。
【００６４】
このとき、図１（ｃ）及び図２（ａ）に示した砒素イオン（Ａｓ+）注入により、第３及び第４のレジストマスク７、９の端Ａに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド１１が形成されない。
【００６５】
しかし、本実施の形態の方法によりデュアルゲート構造の半導体装置を形成すれば、上記シリサイド１０が形成されないシリサイド未形成領域１２は、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１の中央部付近に形成される。
【００６６】
したがって、シリサイド未形成領域１２が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイドが未形成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【００６７】
このように、本実施の形態では、シリサイド未形成領域１２を、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１上に形成し、シリサイド未形成領域１２が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜１１が形成されるようにしたので、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域１２における抵抗の上昇を防ぐことができる。
【００６８】
これにより、従来のようにポリシリコン膜上にシリコン酸化膜を形成するなどの工程を行う必要がなくなり、従来よりも低コストでデュアルゲート構造の半導体装置を製造することができる。
【００６９】
さらに、上記シリコン酸化膜を形成する必要がなくなるので、イオン注入エネルギーを大きくしなくてもよくなる。これにより、従来のデュアルゲート構造の半導体装置よりも微細化することができる。
【００７０】
（第２の実施の形態）
次に、本発明の半導体装置及びその製造方法の第２の実施の形態について説明する。
【００７１】
図４及び図５は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。図６及び図７は、図４及び図５に示す工程順で製造される半導体装置を、上方から見た概略平面図である。
【００７２】
なお、本実施の形態の半導体装置の製造方法は、上述した第１の実施の形態の半導体装置の製造方法と比べ、第５のレジストマスク１０の形成箇所が異なるだけであるので、上述した第１の実施の形態と同一部分には、同一符号を付して詳細な説明を省略する。
【００７３】
まず、図４（ａ）に示すように、半導体基板の素子形成領域１上に、ゲート絶縁膜を形成した後、フィールド絶縁膜２を形成し、ＮＭＯＳ形成領域のゲート絶縁膜３ａとＰＭＯＳ形成領域のゲート絶縁膜３ｂとを分離する。
【００７４】
続いて、ゲート絶縁膜３ａ、３ｂ及びフィールド絶縁膜２上にポリシリコン膜４を堆積させた後、上記ポリシリコン膜４のＰＭＯＳ形成領域４ｂを、第１のレジストマスク５で覆ってゲート電極のＮ型化用窓を形成する。
【００７５】
そして、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件でリンイオン（Ｐ+）を注入し、ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａをＮ型化する。そして、第１のレジストマスク５を剥離し、剥離した箇所を洗浄する。
【００７６】
なお、上記第１のレジストマスク５を覆ってポリシリコン膜４をＮ型化するＮ型化パターンデータ（図６のポリシリコンＮ型形成レジストパターン）は、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【００７７】
次に、図４（ｂ）に示すように、ポリシリコン膜４のゲート形成領域を、第２のレジストマスク６で覆い、ポリシリコン膜４をパターニングし、ゲート電極形成層４ａ１、４ｂ１を形成する。そして、第２のレジストマスク６を剥離し、洗浄する。
【００７８】
次に、図４（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるようにノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第３のレジストマスク７で覆う。
【００７９】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記ゲート電極のＮ型化用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００８０】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【００８１】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図６のＮＭＯＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型化パターンデータ（図６のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００８２】
続いて、第３のレジストマスク７の剥離し、剥離した箇所を洗浄する。
次に、図５（ａ）に示すように、ゲート電極形成層４ａ１、４ｂ１の側壁にサイドウォールスペーサ８ａ、８ｂを形成した後、ＮＭＯＳ形成領域にソース及びドレイン領域を形成するため、ゲート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１との境界部分が含まれるようにノンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第４のマスク層としての第４のレジストマスク９で覆う。
【００８３】
具体的に、第４のレジストマスク９のＮＭＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【００８４】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域（図６及び図７のＮＭＯＳ ＬＤＤ Ｓ／Ｄ２４）を半導体基板のＮＭＯＳ形成領域内に形成する。
【００８５】
こうして、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１のうち、第４のレジストマスク９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【００８６】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データ（図６のＮＭＯＳ Ｓ／Ｄレジストパターン）は、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データ（図６のＮＭＯＳＬＤＤレジストパターン）と同じである。
【００８７】
続いて、第４のレジストマスク９の剥離し、剥離した箇所を洗浄する。
次に、図５（ｂ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｅを除いたノンドープ領域４ｂ１、及びＮ型化領域４ａ１を第３のマスク層としての第６のレジストマスク２１で覆う。
【００８８】
具体的に、第６のレジストマスク２１のＰＭＯＳ形成領域側の端Ｄは、ゲート電極のＮ型化用窓の端Ｂと、ＰＭＯＳゲート電極（ゲート絶縁膜３ｂ上に位置するポリシリコン膜４のＮＭＯＳ形成領域側の端）との間に位置することになる。
【００８９】
このとき、ゲート電極のＮ型化用窓（第１のレジストマスクの端Ｂ）と、ＰＭＯＳ ソース・ドレイン用注入窓（第６のレジストマスク２１の端Ｄ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【００９０】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成する領域ＥはＰ型化されるとともに（以下、Ｐ型化されたノンドープ領域をＰ型化領域と表す）、高濃度のソース領域及びドレイン領域（図６及び図７のＰＭＯＳ ＬＤＤ ソース・ドレイン２５）が半導体基板のＰＭＯＳ形成領域内に形成される。
【００９１】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データ（図７のＰＭＯＳ ソース・ドレインレジストパターン）も、上記ＬＤＤ用注入窓データと同様、上記ゲート電極のＮ型化パターンデータ（図７のポリシリコンＮ型形成レジストパターン）をシフトさせることにより自動生成することができる。
【００９２】
次に、図５（ｃ）に示すように、半導体基板の素子形成領域１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド２２を形成する。
【００９３】
このとき、図５（ａ）に示した砒素イオン（Ａｓ+）注入により第４のレジストマスク９の端Ａに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド２２が形成されない。
【００９４】
しかし、本実施の形態の方法においても、上記シリサイド２２が形成されないシリサイド未形成領域２３は、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１の中央部付近に形成される。
【００９５】
したがって、シリサイド未形成領域２３が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイドが未形成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【００９６】
このように、本実施の形態においても、シリサイド未形成領域２３を、ゲート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１上に形成し、シリサイド未形成領域２３が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜２２が形成されるようにしたので、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域２３における抵抗の上昇を防ぐことができる。
【００９７】
これにより、従来のようにポリシリコン膜上にシリコン酸化膜を形成するなどの工程を行う必要がなくなり、従来よりも低コストでデュアルゲート構造の半導体装置を製造することができる。
【００９８】
さらに、上記シリコン酸化膜を形成する必要がなくなるので、イオン注入エネルギーを大きくしなくてもよくなる。これにより、従来のデュアルゲート構造の半導体装置よりも微細化することができる。
【００９９】
そして、本実施の形態の半導体装置では、ゲート電極形成層４ａ１、４ｂ１をＰ型化する際に、ノンドープ領域４ｂの一部を覆うように第６のレジストパターン２１を形成するようにしたので、Ｎ型化領域４ａにホウ素イオン（Ｂ+）が注入されることなくＰＭＯＳ形成領域をＰ型化することができる。
【０１００】
したがって、本実施の形態の半導体装置の製造方法では、上述した第１の実施の形態のように、ホウ素イオン（Ｂ+）の注入濃度を、Ｎ型化領域４ａ１を形成するために注入した砒素イオン（Ａｓ+）の濃度よりも小さくする必要がなくなるという効果も有する。
【０１０１】
なお、上述した第１及び第２の実施の形態では、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１０２】
（第３の実施の形態）
次に、本発明の半導体装置及びその製造方法の第３の実施の形態について説明する。
【０１０３】
上述した第１の実施の形態及び第２の実施の形態は、デュアルゲート構造のＣＭＯＳトランジスタのうち、ＮＭＯＳトランジスタの製造に伴うシリサイド未形成領域による悪影響を除去するための技術であるが、本実施の形態では、ＰＭＯＳトランジスタの製造に伴うシリサイド未形成領域による悪影響を除去するための技術について説明する。
【０１０４】
図８〜１０は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。
まず、図８（ａ）に示すように、半導体基板の素子形成領域３１上に、熱酸化法などを用いて、例えばＳｉ０2膜からなるゲート絶縁膜を形成した後、ＬＯＣＯＳ法などを用いて、素子分離領域にフィールド絶縁膜３２を形成する。これにより、フィールド絶縁膜３２によって分離されたＮＭＯＳ形成領域のゲート絶縁膜３３ａとＰＭＯＳ形成領域のゲート絶縁膜３３ｂが形成される。
【０１０５】
続いて、ＳｉＨ4ガスを窒素ガス雰囲気中で熱分解させるなどしてゲート絶縁膜３３ａ、３３ｂ及びフィールド絶縁膜３２上にポリシリコン膜３４を堆積する。
【０１０６】
続いて、ポリシリコン膜３４のＰＭＯＳ形成領域３４ｂを、第１のマスク層としての第７のレジストマスク３５で覆ってゲート電極のＮ型化用窓を形成し、上方から、例えば１５ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入する。
【０１０７】
これにより、ポリシリコンゲート膜３４のＮＭＯＳ形成領域３４ａが３．５×１０20ｃｍ-3程度の濃度でＮ型化される。そして、第７のレジストマスク３５を剥離し、剥離した箇所を洗浄する。
【０１０８】
なお、上記第７のレジストマスク３５を覆ってポリシリコン膜３４をＮ型化するＮ型化パターンデータは、Ｎウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【０１０９】
次に、図８（ｂ）に示すように、Ｎ型化されたポリシリコン膜３４のＮＭＯＳ形成領域３４ａを、第５のマスク層としての第８のレジストマスク３６で覆い、上方から、例えば５ｋｅＶ、４×１０15ｃｍ-2の条件で第５の不純物としてのホウ素イオン（Ｂ+）を注入する。
【０１１０】
これにより、ポリシリコン膜３４のＰＭＯＳ形成領域３４ｂが３．５×１０20ｃｍ-3程度の濃度でＰ型化される。そして、第８のレジストマスク３６を剥離し、剥離した箇所を洗浄する。
【０１１１】
なお、上記第８のレジストマスク３６を覆ってポリシリコン膜３４をＰ型化するＰ型化パターンデータは、Ｐウェルデータをシフトさせるだけで生成でき、容易に自動生成することができる。
【０１１２】
次に、図８（ｃ）に示すように、上記ポリシリコンゲート膜３４のＮＭＯＳ形成領域３４ａと、ＰＭＯＳ形成領域３４ｂと、を含むポリシリコン膜３４のゲート形成領域を、第９のレジストマスク３７で覆い、例えばフォトリソグラフィとドライエッチングを用いてポリシリコン膜３４をパターニングし、ゲート電極形成層３４ａ１、３４ｂ１を形成する。そして、第９のレジストマスク３７を剥離し、洗浄する。
【０１１３】
次に、図９（ａ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するために、Ｐ型化領域３４ｂ１と、上記Ｐ型化領域３４ｂ１との境界部分を含むＮ型化領域３４ａ１の一部領域を、第２のマスク層としての第１０のレジストマスク３８で覆う。
【０１１４】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第１０のレジストマスク３８のＮＭＯＳ形成領域側の端Ｆ）が、上記ゲート電極のＮ型化用窓（第７のレジストマスク３５のＮＭＯＳ形成領域側の端Ｇ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３３ａ上に位置するポリシリコン膜３４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１１５】
そして、上方から、例えば５ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１１６】
このように、ＬＤＤを形成するのに砒素イオン（Ａｓ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、砒素イオン（Ａｓ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【０１１７】
なお、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データは、上記ゲート電極のＮ型化パターンデータをシフトさせることにより自動生成することができる。
【０１１８】
続いて、第１０のレジストマスク３８を剥離し、剥離した箇所を洗浄する。
次に、図９（ｂ）に示すように、ＰＭＯＳ形成領域にＬＤＤを形成するために、ＰＭＯＳゲート電極を形成する領域Ｈを除いたＰ型化領域３４ｂ１、及びＮ型化領域３４ａ１を第６のマスク層としての第１１のレジストマスク３９で覆う。
【０１１９】
具体的に、ＰＭＯＳＬＤＤ用イオン注入窓（ＮＭＯＳ形成領域側にある第１１のレジストマスク３９のＰＭＯＳ形成領域側の端Ｉ）は、ゲート電極のＰ型化用窓（第８のレジストマスク３６のＰＭＯＳ形成領域側の端Ｇ）と、ＰＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１２０】
そして、上方から、例えば５ｋｅＶ、３×１０14ｃｍ-2の条件で第６の不純物としてのインジウムイオン（Ｉｎ+）を注入し、ＰＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１２１】
このように、ＬＤＤを形成するのにインジウムイオン（Ｉｎ+）を用いる理由は、半導体基板１内に浅い接合を形成する必要があるからである。さらに、インジウムイオン（Ｉｎ+）を用いれば、イオン注入エネルギーが小さくてよくなるだけでなく、素子を低抵抗にすることができ、駆動能力を向上させることができるという利点もある。
【０１２２】
なお、上記ＰＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データは、上記ゲート電極のＰ型化パターンデータをシフトさせることにより自動生成することができる。
【０１２３】
続いて、第１１のレジストマスク３９を剥離し、剥離した箇所を洗浄する。
次に、図９（ｃ）に示すように、ゲート電極形成層３４ａ１、３４ｂ１の上面及び側面を被覆して絶縁膜を形成した後、異方性エッチングなどを行ってゲート電極形成層３４ａ１、３４ｂ１の側壁にサイドウォールスペーサ４０ａ、４０ｂを形成する。
【０１２４】
続いて、ゲート電極形成層３４ａ１、３４ｂ１のＰ型化領域３４ｂ１と、上記Ｐ型化領域３４ｂ１との境界部分を含むＮ型化領域３４ａ１の一部領域と、サイドウォールスペーサ４０ｂを、第４のマスク層としての第１２のレジストマスク４１で覆う。
【０１２５】
具体的に、第１２のレジストマスク４１のＮＭＯＳ形成領域側の端Ｅは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第７のレジストマスク３５のＮＭＯＳ形成領域側の端Ｆ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１２６】
このとき、ゲート電極のＮ型化用窓（第７のレジストマスク５の端Ｆ）と、ＮＭＯＳ ソース・ドレイン形成用イオン注入窓（第１２のレジストマスク４１の端Ｅ）との距離は、例えば、０．２５μｍデバイスの場合、０．３μｍ程度とするのが好ましい。
【０１２７】
そして、上方から、例えば１５ｋｅＶ、２×１０15ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域を半導体基板のＮＭＯＳ形成領域内に形成する（図示せず）。
【０１２８】
このように、ソース領域及びドレイン領域を形成するのに砒素イオン（Ａｓ+）を用いる理由は、イオン注入エネルギーが小さくてよくなり、さらに、素子を低抵抗にすることができ、駆動能力を向上させることができるからである。
【０１２９】
こうして、ゲート電極形成層３４ａ１、３４ｂ１のＮ型化領域３４ａ１のうち、第１２のレジストマスク４１で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、２×１０20ｃｍ-3程度になる。
【０１３０】
なお、上記ＮＭＯＳ形成領域にソース、ドレイン領域を形成するためのＮＭＯＳソース、ドレイン形成用注入窓データは、上記ＮＭＯＳＬＤＤ用イオン注入窓を形成するためのＬＤＤ用注入窓データと同じである。
【０１３１】
続いて、第１２のレジストマスク４１の剥離し、剥離した箇所を洗浄する。
次に、図１０（ａ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｇを除いたＰ型領域３４ｂ１、及びＮ型化領域３４ａ１を第３のマスク層としての第１３のレジストマスク４２で覆う。
【０１３２】
具体的に、ＮＭＯＳ形成領域側にある第１３のレジストマスク４２のＰＭＯＳ形成領域側の端Ｉは、ゲート電極のＰ型化用窓（第８のレジストマスク３６のＰＭＯＳ形成領域側の端Ｇ）と、ＰＭＯＳゲート電極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域側の端）との間に位置するようにする。
【０１３３】
そして、上方から、例えば５ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成する領域Ｇは一層Ｐ型化されるとともに、高濃度のソース領域及びドレイン領域が半導体基板のＰＭＯＳ形成領域内に形成される（図示せず）。
【０１３４】
こうして、ゲート電極形成層３４ａ１、３４ｂ１のＰ型化領域３４ｂ１のうち、第１３のレジストマスク４２で覆われている領域のイオン濃度Ｐ+と、覆われていない領域のイオン濃度Ｐ++との差は、２×１０20ｃｍ-3程度になる。
【０１３５】
なお、上記ＰＭＯＳ形成領域にソース、ドレイン領域を形成するためのＰＭＯＳソース、ドレイン形成用注入窓データも、上記ゲート電極のＰ型化パターンデータをシフトさせることにより自動生成することができる。
【０１３６】
次に、図１０（ｂ）に示すように、半導体基板の素子形成領域３１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド４３を形成する。
【０１３７】
このとき、図９（ａ）及び図９（ｃ）に示した砒素イオン（Ａｓ+）の注入により第１０のレジストマスク３８及び第１２のレジストマスク４１の端Ｅに位置するポリシリコン膜３４表面に炭化物が打ち込まれるため、この部分では、シリサイド４３が形成されない。
【０１３８】
また、図９（ｂ）に示したインジウムイオン（Ｉｎ+）の注入により第１１のレジストマスク３９の端Ｈ、Ｊに位置するポリシリコン膜３４表面も同様に炭化物が打ち込まれるため、この部分では、シリサイド４３が形成されない。
【０１３９】
しかし、本実施の形態の製造方法を実施すれば、上記シリサイド４３が形成されないシリサイド未形成領域４４ａ〜４４ｃは、ゲート電極形成層３４ａ１、３４ｂ１のＮ型化領域３４ａ１の中央部付近、またはＰ型化領域３４ｂ１の中央部付近に形成されるようになる。
【０１４０】
したがって、シリサイド未形成領域４３が、ゲート電極形成層３４ａ１、３４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイド未形成領域４３が形成される箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【０１４１】
以上のように、本実施の形態では、シリサイド未形成領域４４ａ〜４４ｃが、ゲート電極形成層３４ａ１、３４ｂ１のＰＮ接合部と重ならないようにし、ＰＮ接合部上にシリサイド膜４３が形成されるようにしたので、デュアルゲート構造のＰＭＯＳトランジスタにおいてもゲート電極にＰＮ接合からなる寄生ダイオードが形成されなくなり、シリサイド未形成領域４４における抵抗の上昇を防ぐことができる。
【０１４２】
なお、本実施の形態では、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２、第４の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２、第４の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１４３】
また、第３、第５の不純物としてホウ素イオンを用い、第６の不純物としてインジウムイオンを用いたが、上記第３、第５の不純物と、第６の不純物はこれらに限定されず、第３、第５の不純物を構成する元素の質量が第６の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１４４】
（第４の実施の形態）
次に、本発明の半導体装置及びその製造方法の第４の実施の形態について説明する。
【０１４５】
図１１及び図１２は、本実施の形態における半導体装置の製造方法を工程順に示した概略断面図である。
【０１４６】
まず、図１１（ａ）に示すように、半導体基板の素子形成領域５１上に、ゲート絶縁膜を形成した後、フィールド絶縁膜５２を形成し、ＮＭＯＳ形成領域のゲート絶縁膜５３ａとＰＭＯＳ形成領域のゲート絶縁膜５３ｂとを分離する。
【０１４７】
続いて、ゲート絶縁膜５３ａ、５３ｂ及びフィールド絶縁膜５２上にポリシリコン膜５４を堆積させた後、上記ポリシリコン膜５４のＰＭＯＳ形成領域５４ｂを、第１のマスク層としての第１４のレジストマスク５５で覆ってゲート電極のＮ型化用窓を形成する。
【０１４８】
そして、上方から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件で第１の不純物としてのリンイオン（Ｐ+）を注入し、ポリシリコンゲート膜５４のＮＭＯＳ形成領域５４ａをＮ型化する。そして、第１のレジストマスク５５を剥離し、剥離した箇所を洗浄する。
【０１４９】
次に、図１１（ｂ）に示すように、ポリシリコン膜５４のゲート形成領域を、第１５のレジストマスク５６で覆い、ポリシリコン膜５４をパターニングし、ＮＭＯＳ用ゲート電極形成層５４ａ１及びＰＭＯＳ用ゲート電極形成層５４ｂ１を形成する。そして、第１５のレジストマスク５６を剥離し、洗浄する。
【０１５０】
次に、図１１（ｃ）に示すように、ＮＭＯＳ形成領域にＬＤＤを形成するために、ＰＭＯＳ用ゲート電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極形成層５４ａ１のＰＭＯＳ用ゲート電極形成層５４ｂ１側の一部領域を、第２のマスク層としての第１６のレジストマスク５７で覆う。
【０１５１】
具体的には、ＮＭＯＳ形成領域にＬＤＤを形成するためのＮＭＯＳＬＤＤイオン注入窓（第１６のレジストマスク５７のＮＭＯＳ形成領域側の端Ｌ）が、上記ゲート電極のＮ型化用窓（第１４のレジストマスク５５のＮＭＯＳ形成領域側の端Ｋ）と、ＮＭＯＳゲート電極（ゲート絶縁膜５３ａ上に位置するポリシリコン膜５４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１５２】
そして、上方から、例えば１０ｋｅＶ、３×１０14ｃｍ-2の条件で第２の不純物としての砒素イオン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行う。
【０１５３】
続いて、第１６のレジストマスク５７の剥離し、剥離した箇所を洗浄する。
次に、図１２（ａ）に示すように、ＮＭＯＳ用ゲート電極形成層５４ａ１及びＰＭＯＳ用ゲート電極形成層５４ｂ１の側壁にサイドウォールスペーサ５８ａ〜５８ｄを形成した後、ＰＭＯＳ用ゲート電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極形成層５４ａ１のＰＭＯＳ形成領域側の一部領域を上方から覆うように第４のマスク層としての第１７のレジストマスク５９を形成する。
【０１５４】
具体的に、第１７のレジストマスク５９のＮＭＯＳ形成領域側の端Ｌは、上述したＮＭＯＳＬＤＤ用イオン注入のときと同様の方法で、ゲート電極のＮ型化用窓（第１４のレジストマスク５５のＮＭＯＳ形成領域側の端Ｋ）と、ＮＭＯＳゲート電極（ゲート絶縁膜５３ａ上に位置するポリシリコン膜５４のＰＭＯＳ形成領域側の端）との間に位置するようにする。
【０１５５】
そして、上方から、例えば４０ｋｅＶ、２×１０15ｃｍ-2の条件で第４の不純物としての砒素イオン（Ａｓ+）を注入し、高濃度のソース領域及びドレイン領域を半導体基板のＮＭＯＳ形成領域内に形成する（図示せず）。
【０１５６】
こうして、ＮＭＯＳ用ゲート電極形成層５４ａ１のうち、第１７のレジストマスク５９で覆われている領域のイオン濃度Ｎ+と、覆われていない領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度になる。
【０１５７】
続いて、第１７のレジストマスク５９の剥離し、剥離した箇所を洗浄する。
次に、図１２（ｂ）に示すように、ＰＭＯＳゲート電極を形成する領域Ｍを除いた領域を、第３のマスク層としての第１８のレジストマスク６０で覆う。
【０１５８】
そして、上方から、例えば７ｋｅＶ、２×１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電極を形成するＰＭＯＳ用ゲート電極形成層５４ｂ１はＰ型化されるとともに高濃度のソース領域及びドレイン領域が半導体基板のＰＭＯＳ形成領域内に形成される（図示せず）。
【０１５９】
次に、図１２（ｃ）に示すように、半導体基板の素子形成領域５１を加熱してイオン注入した不純物を活性化させる。そして、高融点金属を用いてゲート電極およびソース、ドレイン領域にシリサイド６１ａ、６１ｂを形成する。
【０１６０】
このとき、図１２（ａ）に示した砒素イオン（Ａｓ+）注入により第１７のレジストマスク５７の端Ｍに位置するポリシリコン膜表面に炭化物が打ち込まれるため、この部分では、シリサイド６１ａが形成されない。
【０１６１】
しかし、本実施の形態の方法においても、上記シリサイド６１ａが形成されないシリサイド未形成領域６２は、ＮＭＯＳ用ゲート電極形成層５４ａ１上に形成される。
【０１６２】
したがって、シリサイド未形成領域６２が、ゲート電極形成層５４ａ１、５４ｂ１のＰＮ接合部と重ならないようにすることができ、上記シリサイド未形成領域６２が形成される箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で接続できる。
【０１６３】
このように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが同一のポリシリコンで結成されていない構造の半導体装置であっても、上述した第１〜第３の本実施の形態におけるＣＭＯＳトランジスタの場合と同様に、シリサイド未形成領域６２を、Ｎ型化領域（ＮＭＯＳ用ゲート電極形成層５４ａ１）上に形成でき、シリサイド未形成領域６２が、ＰＮ接合部上に位置することがなくなる。
【０１６４】
これにより、ゲート電極にＰＮ接合からなる寄生ダイオードが形成されることを防止でき、シリサイド未形成領域６２おける抵抗の上昇を防止することができる。
【０１６５】
さらに、本実施の形態におけるＰＭＯＳトランジスタでは、ＰＭＯＳ用ゲート電極形成層５４ｂ１上にシリサイド６１ｂを完全に形成することができる。したがって、シリサイド形成による半導体装置の動作への悪影響が完全になくなる。
【０１６６】
なお、本実施の形態でも、上述した第１及び第２の実施の形態と同様、第１の不純物としてリンイオンを用い、第２、第４の不純物として砒素イオンを用いたが、上記第１の不純物と、第２の不純物はこれらに限定されず、第１の不純物を構成する元素の質量が第２の不純物を構成する元素の質量よりも小さければどのようなものであってもよい。
【０１６７】
また、上述した第１〜第４の実施の形態では、ゲート電極の材料としてポリシリコン膜を使用したが、ゲート電極材料は、ポリシリコン膜に限定されず、半導体膜であればどのようなものであってもよい。
【０１６８】
さらに、リンイオン、ホウ素イオン、及び砒素イオンのイオン注入条件は、上述した第１〜第４の実施の形態に記載した値に限定されない。すなわち、リンイオンについては、２０ｋｅＶ、４×１０15ｃｍ-2以下の条件でイオン注入すればよく、ホウ素イオンについては、７ｋｅＶ、４×１０15ｃｍ-2以下の条件でイオン注入すればよく、砒素イオンについては、１０ｋｅＶ、６×１０13ｃｍ-2以上の条件でイオン注入すればよい。
【０１６９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１７０】
（付記１） 半導体基板上に積層された半導体膜と、上記半導体膜上に積層されたシリサイド膜とを有する半導体装置であって、
上記半導体基板上に積層される同一導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されていることを特徴とする半導体装置。
【０１７１】
（付記２） 上記シリサイド膜の未形成領域が、上記濃度差のある領域上にあることを特徴とする付記１に記載の半導体装置。
【０１７２】
（付記３） 上記シリサイド膜の未形成領域が、上記濃度が最も高い領域と、その次に濃度が高い領域との境界上にあることを特徴とする付記２に記載の半導体装置。
【０１７３】
（付記４） 上記半導体膜の高濃度領域には、上記半導体膜の低濃度領域に存在する不純物よりも質量の重い不純物が存在していることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
【０１７４】
（付記５） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜とを有し、
上記第１の導電型の半導体膜の低濃度領域が、上記第２の導電型の半導体膜と接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７５】
（付記６） 上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜とが、上記半導体基板の面に沿う方向で接続されることを特徴とする付記５に記載の半導体装置。
【０１７６】
（付記７） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜と、不純物がドープされていないノンドープ半導体膜とを有し、
上記ノンドープ半導体膜は、上記半導体基板の面に沿う方向で、上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜とに挟まれて接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７７】
（付記８） 上記半導体膜は、２つ以上の濃度差を有する第１の導電型の半導体膜と、２つ以上の濃度差を有する上記第１の導電型と異なる第２の導電型の半導体膜とを有し、
上記第１の導電型の半導体膜の低濃度領域と、第２の導電型の半導体膜の低濃度領域とが接続されていることを特徴とする付記１〜４の何れか１項に記載の半導体装置。
【０１７８】
（付記９） 上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜の低濃度領域とが、上記半導体基板の面に沿う方向で接続されることを特徴とする付記８に記載の半導体装置。
【０１７９】
（付記１０） 上記第１の導電型の半導体膜の高濃度領域には、砒素イオンが存在していることを特徴とする付記５〜９の何れか１項に記載の半導体装置。
【０１８０】
（付記１１） 上記第１の導電型の半導体膜の低濃度領域には、リンイオンが存在していることを特徴とする付記５〜１０の何れか１項に記載の半導体装置。
【０１８１】
（付記１２） 上記第２の導電型の半導体膜の高濃度領域には、インジウムイオンが存在していることを特徴とする付記８または９に記載の半導体装置。
【０１８２】
（付記１３） 上記第２の導電型の半導体膜の低濃度領域には、ホウ素イオンが存在していることを特徴とする付記８または９に記載の半導体装置。
【０１８３】
（付記１４） 上記半導体基板の表面に形成される絶縁膜と、
上記半導体基板内に、同一導電型の半導体膜の下部領域を挟むようにして形成される拡散層とを有し、
上記半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記拡散層がソース及びドレインとなるトランジスタを含むことを特徴とする付記１〜１３の何れか１項に記載の半導体装置。
【０１８４】
（付記１５） 上記第１の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第１のＭＯＳトランジスタと、
上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第２のＭＯＳトランジスタとを有するＣＭＯＳトランジスタを含むことを特徴とする付記１４に記載の半導体装置。
【０１８５】
（付記１６） 上記第１ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタとの境界領域に形成されている絶縁膜の厚さが、他の領域よりも厚いことを特徴とする付記１５に記載の半導体装置。
【０１８６】
（付記１７） 上記拡散層が、濃度差を有していることを特徴とする付記１５または１６に記載の半導体装置。
【０１８７】
（付記１８） 上記半導体膜の両側部に、サイドウォールスペーサが形成されていることを特徴とする付記１４〜１７の何れか１項に記載の半導体装置。
【０１８８】
（付記１９） 半導体基板上に、半導体膜を形成する第１の工程と、
上記半導体膜の一部領域を覆う第１のマスク層を形成する第２の工程と、
上記第１のマスク層をマスクとして、上記半導体膜に第１の導電型の第１の不純物を注入し、上記半導体膜内に第１の導電型の半導体膜を形成する第３の工程と、
上記第１のマスク層を除去する第４の工程と、
上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第２のマスク層を形成する第５の工程と、
上記第２のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第２の不純物を注入し、高濃度の第１の導電型の半導体膜と、低濃度の第１の導電型の半導体膜を形成する第６の工程と、
上記第２のマスク層を除去する第７の工程と、
上記半導体膜上にシリサイドを形成する第８の工程とを含むことを特徴とする半導体装置の製造方法。
【０１８９】
（付記２０） 上記第７の工程と、第８の工程との間に、
上記低濃度の第１の導電型の半導体膜の一部または全部の領域と、上記高濃度の第１の導電型の半導体膜とを覆う第３のマスク層を形成する第９の工程と、
上記第３のマスク層をマスクとして、上記半導体膜に上記第１の導電型と異なる第２の導電型の第３の不純物を注入する第１０の工程と、
上記第３のマスク層を除去する第１１の工程とを含むことを特徴とする付記１９に記載の半導体装置の製造方法。
【０１９０】
（付記２１） 第７の工程と、第９の工程の間に、
上記半導体膜の両側部にサイドウォールスペーサを形成する第１２の工程と、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第４のマスク層を形成する第１３の工程と、
上記第４のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第４の不純物を注入する第１４の工程と、
上記第４のマスク層を除去する第１５の工程とを含むことを特徴とする付記２０に記載の半導体装置の製造方法。
【０１９１】
（付記２２） 上記第４の工程と第５の工程との間に、
上記第１の導電型の半導体膜を覆う第５のマスク層を形成する第１６の工程と、
上記第５のマスク層をマスクとして、上記半導体膜に、上記第１の導電型の半導体膜と異なる第２の導電型の第５の不純物を注入し、上記第１の導電型の半導体膜と異なる半導体膜を、第２の導電型の半導体膜にする第１７の工程と、
上記第５のマスク層を除去する第１８の工程とを含み、
さらに、上記第７の工程と第１２の工程との間に、
上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜との境界領域を含むように、上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜の一部領域とを覆う第６のマスク層を形成する第１９の工程と、
上記第６のマスク層をマスクとして、上記半導体膜に、上記第５の不純物よりも質量の重い元素から成る上記第２の導電型と同一導電型の第６の不純物を注入し、高濃度の第２の導電型の半導体膜と、低濃度の第２の導電型の半導体膜を形成する第２０の工程と、
上記第６のマスクを除去する第２１の工程とを有することを特徴とする付記２１に記載の半導体装置の製造方法。
【０１９２】
（付記２３） 上記第３の工程は、上記半導体膜にリンイオンを注入することを特徴とする付記１９〜２２の何れか１項に記載の半導体装置の製造方法。
【０１９３】
（付記２４） 上記第６の工程は、上記半導体膜に砒素イオンを注入することを特徴とする付記１９〜２３の何れか１項に記載の半導体装置の製造方法。
【０１９４】
（付記２５） 上記第９の工程は、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜の一部領域とを覆う第３のマスク層を形成することを特徴とする付記２０〜２４の何れか１項に記載の半導体装置の製造方法。
【０１９５】
（付記２６） 上記第１０の工程は、上記第３の工程で半導体膜に注入した第１の導電型の不純物よりも濃度の低い第２の導電型の不純物を注入することを特徴とする付記２１〜２５の何れか１項に記載の半導体装置の製造方法。
【０１９６】
（付記２７） 上記第１０の工程は、上記半導体膜にホウ素イオンを注入することを特徴とする付記２６に記載の半導体装置の製造方法。
【０１９７】
（付記２８） 上記第１４の工程は、上記第２の不純物と同一の不純物を注入することを特徴とする付記２１〜２７の何れか１項に記載の半導体装置の製造方法。
【０１９８】
（付記２９） 上記第１４の工程は、上記半導体膜にインジウムイオンを注入することを特徴とする付記２８に記載の半導体装置の製造方法。
【０１９９】
（付記３０） 上記第１７の工程は、上記半導体膜にホウ素イオンを注入することを特徴とする付記２２〜２９の何れか１項に記載の半導体装置の製造方法。
【０２００】
（付記３１） 上記第２０の工程は、上記半導体膜にインジウムイオンを注入することを特徴とする付記２２〜３０の何れか１項に記載の半導体装置の製造方法。
【０２０１】
（付記３２） 上記第１の工程の前に、上記半導体基板表面に絶縁膜を形成する第２２の工程を行い、
上記第１の工程は、上記酸化膜が形成された半導体基板上に半導体膜を形成することを特徴とする付記１９〜３１の何れか１項に記載の半導体装置の製造方法。
【０２０２】
（付記３３） 異なる２つの導電型の半導体膜が接合されて半導体基板上に積層されるゲート半導体膜と、上記ゲート半導体膜上に積層されるシリサイド膜とを有する半導体装置であって、
上記シリサイド膜は、少なくとも上記ゲート半導体膜の接合部上に形成され、且つ、同一導電型の半導体膜のうちの少なくとも１つは、２つ以上の濃度差を有していることを特徴とする半導体装置。
【０２０３】
（付記３４） 上記シリサイド膜の未形成領域が、上記濃度差のある領域上に形成されていることを特徴とする付記３３に記載の半導体装置。
【０２０４】
（付記３５） 上記同一導電型の半導体膜の高濃度領域には、上記半導体膜の低濃度領域に存在する不純物よりも質量の重い不純物が存在していることを特徴とする付記３３または３４に記載の半導体装置。
【０２０５】
(付記３６) 上記濃度差が１．５×１０20ｃｍ-3以上、２×１０20ｃｍ-3以下であることを特徴とする付記３３〜３５の何れか１項に記載の半導体装置。
【０２０６】
(付記３７) 半導体基板上に、異なる２つの導電型の半導体膜が接合したゲート半導体膜を形成した後、さらに上記ゲート半導体膜上にシリサイド膜を形成して半導体装置を製造するに際して、
上記ゲート半導体膜のうち、少なくとも１つの同一導電型の半導体膜に、軽元素の不純物イオンを注入し、上記同一導電型の半導体膜内に低濃度領域を形成する第１の工程と、
上記同一導電型の半導体膜のうち、上記異なる２つの導電型の半導体膜の接合部よりも低濃度領域側に、上記軽元素よりも質量の重い重元素の不純物イオンを注入し、上記同一導電型の半導体膜内に高濃度領域を形成する第２の工程と、
少なくとも、上記異なる２つの導電型の半導体膜の接合部上にシリサイド膜を形成する第３の工程とを含むことを特徴とする半導体装置の製造方法。
【０２０７】
(付記３８) 上記第１の工程は、リンイオン及びホウ素イオンのうち、少なくとも何れか一方を注入することを特徴とする付記３７に記載の半導体装置の製造方法
【０２０８】
(付記３９) 上記第２の工程は、砒素イオンまたはインジウムイオンのうち、少なくとも何れか一方を注入することを特徴とする付記３７または３８に記載の半導体装置の製造方法。
【０２０９】
【発明の効果】
以上説明したように、本発明によれば、第１の導電型の半導体膜と、第２の導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されるようにし、第１の導電型の半導体膜と、第２の導電型の半導体膜との接合部上に、上記シリサイド膜が形成され、且つシリサイド膜の未形成領域は、上記濃度差のある領域上にあるようにしたので、半導体膜上に形成されるシリサイドの未形成領域を、同一導電型の半導体膜上に形成し、第１の導電型の半導体膜と、第２の導電型の半導体膜との接合部上に形成しないようにすることが可能になる。これにより、半導体膜上にシリサイドを形成したことによる悪影響を抑えながら、低コスト化、微細化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図２】本発明の第１の実施の形態を示し、図１に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図３】本発明の第１の実施の形態を示し、図１及び図２で示した工程で製造される半導体装置を上方から見た概略平面図である。
【図４】本発明の第２の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図５】本発明の第２の実施の形態を示し、図４に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図６】本発明の第１の実施の形態を示し、図４及び図５で示した工程で製造される半導体装置を上方から見た第１の概略平面図である。
【図７】本発明の第１の実施の形態を示し、図４及び図５で示した工程で製造される半導体装置を上方から見た第２の概略平面図である。
【図８】本発明の第３の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図９】本発明の第３の実施の形態を示し、図８に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１０】本発明の第３の実施の形態を示し、図９に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１１】本発明の第４の実施の形態を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図１２】本発明の第４の実施の形態を示し、図１１に続く半導体装置の製造工程を工程順に示した概略断面図である。
【図１３】従来の技術を示し、半導体装置の製造工程を工程順に示した概略断面図である。
【図１４】従来の技術を示し、図１３に続く半導体装置の製造工程を工程順に示した概略断面図である。
【符号の説明】
１、３１、５１ 半導体基板
２、３２、５２ フィールド絶縁膜
３、３３、５３ ゲート絶縁膜
４、３４、５４ ポリシリコン膜
５ 第１のレジストマスク
７ 第３のレジストマスク
８、４０、５８ サイドウォールスペーサ
９ 第４のレジストマスク
１０ 第５のレジストマスク
１１、２２、４３、６１ シリサイド膜
１２、２３、４４、６２ シリサイド未形成領域
２１ 第６のレジストマスク
３５ 第７のレジストマスク
３６ 第８のレジストマスク
３８ 第１０のレジストマスク
３９ 第１１のレジストマスク
４１ 第１２のレジストマスク
４２ 第１３のレジストマスク
５５ 第１４のレジストマスク
５７ 第１６のレジストマスク
５９ 第１７のレジストマスク
６０ 第１８のレジストマスク
Claims (7)
- 第１の導電型の半導体膜と、上記第１の導電型と異なる第２の導電型の半導体膜とが接合されて構成された半導体膜であって、半導体基板上に積層された半導体膜と、
上記半導体膜上に積層されたシリサイド膜とを有する半導体装置であって、
上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜のうちの少なくとも１つは、上記半導体基板の面に沿う方向で２つ以上の濃度差を有し接続されており、
上記第１の導電型の半導体膜と、上記第２の導電型の半導体膜との接合部上に、上記シリサイド膜が形成され、且つ上記シリサイド膜の未形成領域は、上記濃度差のある領域上にあることを特徴とする半導体装置。 - 上記第１の導電型の半導体膜は、２つ以上の濃度差を有し、
上記第１の導電型の半導体膜の低濃度領域が、上記第２の導電型の半導体膜と接続されていることを特徴とする請求項１に記載の半導体装置。 - 上記第１の導電型の半導体膜と上記第２の導電型の半導体膜は、それぞれ２つ以上の濃度差を有し、
上記第１の導電型の半導体膜の低濃度領域と、上記第２の導電型の半導体膜の低濃度領域とが接続されていることを特徴とする請求項１に記載の半導体装置。 - 上記半導体基板の表面に形成された絶縁膜と、
上記半導体基板内に、同一導電型の半導体膜の下部領域を挟むようにして形成された拡散層とを有し、
上記第１の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第１のＭＯＳトランジスタと、
上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部領域を挟むように形成された拡散層がソース及びドレインとなる第２のＭＯＳトランジスタとを有するＣＭＯＳトランジスタを含むことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。 - 異なる２つの導電型の半導体膜が接合されて半導体基板上に積層されるゲート半導体膜と、上記ゲート半導体膜上に積層されるシリサイド膜とを有する半導体装置であって、
上記シリサイド膜は、少なくとも上記ゲート半導体膜の接合部上に形成され、且つ、同一導電型の半導体膜のうちの少なくとも１つは、２つ以上の濃度差を有し、
上記シリサイド膜の未形成領域は、上記濃度差のある領域上にあることを特徴とする半導体装置。 - 半導体基板上に、半導体膜を形成する第１の工程と、
上記半導体膜の一部領域を覆う第１のマスク層を形成する第２の工程と、
上記第１のマスク層をマスクとして、上記半導体膜に第１の導電型の第１の不純物を注入し、上記半導体膜内に第１の導電型の半導体膜を形成する第３の工程と、
上記第１のマスク層を除去する第４の工程と、
上記第１の導電型の半導体膜と、上記第１の導電型の半導体膜と異なる半導体膜との境界領域を含むように、上記第１の導電型の半導体膜の一部領域と、上記第１の導電型の半導体膜と異なる半導体膜とを覆う第２のマスク層を形成する第５の工程と、
上記第２のマスク層をマスクとして、上記半導体膜に、上記第１の不純物よりも質量の重い元素から成る上記第１の導電型と同一導電型の第２の不純物を注入し、高濃度の第１の導電型の半導体膜と、低濃度の第１の導電型の半導体膜を形成する第６の工程と、
上記第２のマスク層を除去する第７の工程と、
上記半導体膜上にシリサイドを形成する第８の工程とを含むことを特徴とする半導体装置の製造方法。 - 半導体基板上に、異なる２つの導電型の半導体膜が接合したゲート半導体膜を形成した後、さらに上記ゲート半導体膜上にシリサイド膜を形成して半導体装置を製造するに際して、
上記ゲート半導体膜のうち、少なくとも１つの同一導電型の半導体膜に、軽元素の不純物イオンを注入し、上記同一導電型の半導体膜内に低濃度領域を形成する第１の工程と、
上記同一導電型の半導体膜内に形成された低濃度領域の一部の領域であって、上記同一導電型の半導体膜と、上記同一導電型の半導体膜と異なる半導体膜との接合部を含まない領域に、上記軽元素よりも質量の重い重元素の不純物イオンを注入し、上記同一導電型の半導体膜内に高濃度領域を形成する第２の工程と、
少なくとも、上記異なる２つの導電型の半導体膜の接合部上にシリサイド膜を形成する第３の工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001377623A JP4000256B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体装置及びその製造方法 |
| US10/101,974 US6781207B2 (en) | 2001-12-11 | 2002-03-21 | Semiconductor device and manufacturing method thereof |
| TW091105611A TW577146B (en) | 2001-12-11 | 2002-03-22 | Semiconductor device and manufacturing method thereof |
| KR1020020021255A KR100815379B1 (ko) | 2001-12-11 | 2002-04-18 | 반도체 장치 및 그 제조 방법 |
| DE60220762T DE60220762T2 (de) | 2001-12-11 | 2002-04-25 | Halbleiterbauelement und zugehöriges Herstellungsverfahren |
| EP02252913A EP1320130B1 (en) | 2001-12-11 | 2002-04-25 | Semiconductor device and manufcaturing method thereof |
| CNB02119775XA CN100386878C (zh) | 2001-12-11 | 2002-05-16 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001377623A JP4000256B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003179056A JP2003179056A (ja) | 2003-06-27 |
| JP2003179056A5 JP2003179056A5 (ja) | 2005-06-16 |
| JP4000256B2 true JP4000256B2 (ja) | 2007-10-31 |
Family
ID=19185541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001377623A Expired - Fee Related JP4000256B2 (ja) | 2001-12-11 | 2001-12-11 | 半導体装置及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6781207B2 (ja) |
| EP (1) | EP1320130B1 (ja) |
| JP (1) | JP4000256B2 (ja) |
| KR (1) | KR100815379B1 (ja) |
| CN (1) | CN100386878C (ja) |
| DE (1) | DE60220762T2 (ja) |
| TW (1) | TW577146B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004342821A (ja) * | 2003-05-15 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
| JP2005203436A (ja) * | 2004-01-13 | 2005-07-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP4268569B2 (ja) * | 2004-06-16 | 2009-05-27 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100647882B1 (ko) * | 2004-07-09 | 2006-11-24 | 주식회사 마루스 | 접속력 향상구조를 갖는 전기접속기용 커넥터 |
| JP4969779B2 (ja) * | 2004-12-28 | 2012-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100811267B1 (ko) * | 2005-12-22 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼게이트 형성방법 |
| JP5190189B2 (ja) * | 2006-08-09 | 2013-04-24 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| CN101577286B (zh) * | 2008-05-05 | 2012-01-11 | 联华电子股份有限公司 | 复合式转移栅极及其制造方法 |
| US11193634B2 (en) * | 2012-07-03 | 2021-12-07 | Tseng-Lu Chien | LED and/or laser light source or bulb for light device |
| JP5559567B2 (ja) | 2010-02-24 | 2014-07-23 | パナソニック株式会社 | 半導体装置 |
| JP5857225B2 (ja) * | 2011-03-25 | 2016-02-10 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| FR2981503A1 (fr) * | 2011-10-13 | 2013-04-19 | St Microelectronics Rousset | Transistor mos non sujet a l'effet hump |
| US9196624B2 (en) * | 2012-07-10 | 2015-11-24 | Cypress Semiconductor Corporation | Leakage reducing writeline charge protection circuit |
| CN105206528A (zh) * | 2014-06-17 | 2015-12-30 | 北大方正集团有限公司 | 平面vdmos器件的制造方法 |
| JP6382025B2 (ja) * | 2014-08-22 | 2018-08-29 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2015188103A (ja) * | 2015-06-03 | 2015-10-29 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US10446567B2 (en) * | 2017-03-31 | 2019-10-15 | Asahi Kasei Microdevices Corporation | Nonvolatile storage element and reference voltage generation circuit |
| US10734489B2 (en) * | 2018-07-31 | 2020-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming semiconductor device structure with metal silicide layer |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2895166B2 (ja) * | 1990-05-31 | 1999-05-24 | キヤノン株式会社 | 半導体装置の製造方法 |
| JPH06244369A (ja) | 1993-02-19 | 1994-09-02 | Sony Corp | Ｃｍｏｓトランジスタおよびそのゲート電極との接続孔とその製造方法 |
| JP3039200B2 (ja) * | 1993-06-07 | 2000-05-08 | 日本電気株式会社 | Ｍｏｓトランジスタおよびその製造方法 |
| JPH0786421A (ja) | 1993-09-13 | 1995-03-31 | Fujitsu Ltd | 相補型ｍｏｓトランジスタ及びその製造方法 |
| JP3249292B2 (ja) | 1994-04-28 | 2002-01-21 | 株式会社リコー | デュアルゲート構造の相補形ｍｉｓ半導体装置 |
| JPH098040A (ja) * | 1995-06-16 | 1997-01-10 | Sony Corp | 配線及びその形成方法 |
| JPH0974195A (ja) * | 1995-07-06 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JPH0927555A (ja) * | 1995-07-10 | 1997-01-28 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH0992823A (ja) * | 1995-09-26 | 1997-04-04 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3393249B2 (ja) * | 1995-12-27 | 2003-04-07 | ソニー株式会社 | デュアルゲート構造を有する半導体装置およびその製造方法 |
| JPH09205152A (ja) * | 1996-01-25 | 1997-08-05 | Sony Corp | ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法 |
| TW322591B (ja) * | 1996-02-09 | 1997-12-11 | Handotai Energy Kenkyusho Kk | |
| JPH09246541A (ja) | 1996-03-07 | 1997-09-19 | Sony Corp | 半導体装置の製造方法 |
| DE69630944D1 (de) * | 1996-03-29 | 2004-01-15 | St Microelectronics Srl | Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung |
| JP2910839B2 (ja) | 1996-06-25 | 1999-06-23 | 日本電気株式会社 | 半導体装置とその製造方法 |
| JP4142753B2 (ja) * | 1996-12-26 | 2008-09-03 | 株式会社東芝 | スパッタターゲット、スパッタ装置、半導体装置およびその製造方法 |
| EP0923116A1 (en) * | 1997-12-12 | 1999-06-16 | STMicroelectronics S.r.l. | Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors |
| KR100255134B1 (ko) * | 1997-12-31 | 2000-05-01 | 윤종용 | 반도체 장치 및 그 제조 방법 |
| JP3737914B2 (ja) | 1999-09-02 | 2006-01-25 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US6191460B1 (en) * | 1999-09-07 | 2001-02-20 | Integrated Device Technology, Inc. | Identical gate conductivity type static random access memory cell |
| JP2001156290A (ja) * | 1999-11-30 | 2001-06-08 | Nec Corp | 半導体装置 |
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| JP2001210725A (ja) | 2000-01-25 | 2001-08-03 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2001332630A (ja) * | 2000-05-19 | 2001-11-30 | Sharp Corp | 半導体装置の製造方法 |
| JP2002217310A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6894356B2 (en) * | 2002-03-15 | 2005-05-17 | Integrated Device Technology, Inc. | SRAM system having very lightly doped SRAM load transistors for improving SRAM cell stability and method for making the same |
-
2001
- 2001-12-11 JP JP2001377623A patent/JP4000256B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-21 US US10/101,974 patent/US6781207B2/en not_active Expired - Lifetime
- 2002-03-22 TW TW091105611A patent/TW577146B/zh not_active IP Right Cessation
- 2002-04-18 KR KR1020020021255A patent/KR100815379B1/ko active IP Right Grant
- 2002-04-25 EP EP02252913A patent/EP1320130B1/en not_active Expired - Fee Related
- 2002-04-25 DE DE60220762T patent/DE60220762T2/de not_active Expired - Lifetime
- 2002-05-16 CN CNB02119775XA patent/CN100386878C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030047660A (ko) | 2003-06-18 |
| DE60220762T2 (de) | 2007-10-11 |
| EP1320130A3 (en) | 2005-05-11 |
| TW577146B (en) | 2004-02-21 |
| US6781207B2 (en) | 2004-08-24 |
| KR100815379B1 (ko) | 2008-03-20 |
| JP2003179056A (ja) | 2003-06-27 |
| DE60220762D1 (de) | 2007-08-02 |
| CN100386878C (zh) | 2008-05-07 |
| US20030107090A1 (en) | 2003-06-12 |
| EP1320130A2 (en) | 2003-06-18 |
| CN1426110A (zh) | 2003-06-25 |
| EP1320130B1 (en) | 2007-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4000256B2 (ja) | 半導体装置及びその製造方法 | |
| US7183613B1 (en) | Method and structure for enhancing both NMOSFET and PMOSFET performance with a stressed film | |
| US7820500B2 (en) | Single mask scheme method and structure for integrating PMOS and NMOS transistors using strained silicon | |
| US20110070701A1 (en) | Integration scheme for strained source/drain cmos using oxide hard mask | |
| US20060261416A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2010502015A (ja) | 相補型シリコン・オン・インシュレータ（ｓｏｉ）接合型電界効果トランジスタ、及びその製造方法 | |
| JP2003142601A (ja) | 半導体素子のｃｍｏｓ及びその製造方法 | |
| US20090309163A1 (en) | Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer | |
| US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
| JP2009526409A (ja) | 絶縁体上に半導体が設けられた構造（ｓｏｉ）を有するボディコンタクト素子の形成方法及び装置 | |
| US8216907B2 (en) | Process to fabricate a metal high-K transistor having first and second silicon sidewalls for reduced parasitic capacitance | |
| US6633069B2 (en) | Semiconductor device | |
| US6258647B1 (en) | Method of fabricating semiconductor device | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| US7271414B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100717503B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US6958279B2 (en) | Method for manufacturing semiconductor device | |
| US20080145990A1 (en) | Method and structure for fabricating mos devices with a salicided gate and source/drain combined with a non-silicide source drain regions | |
| US7253039B2 (en) | Method of manufacturing CMOS transistor by using SOI substrate | |
| WO2006109221A2 (en) | Lateral bipolar transistor | |
| KR100552859B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH10189952A (ja) | 半導体装置およびその製造方法 | |
| KR19990012160A (ko) | 소스/드레인 실리사이드를 갖는 모스 소자 및 그 제조 방법 | |
| JP2004039681A (ja) | 半導体装置およびその製造方法 | |
| JPH0992789A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040915 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070813 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4000256 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |