JP2003179056A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ポリシリコン上にシリサイドを形成したこと
による悪影響を抑え、且つ、コスト及び微細化の面で有
利な半導体装置及びその製造方法を提供する。 【解決手段】 質量の大きい砒素イオン（Ａｓ+）を注
入する際にポリシリコン膜４ａ１、４ｂ１を覆ったレジ
ストマスク９の端部Ａが覆われるように第５のレジスト
マスク１０でポリシリコン膜４ａ１、４ｂ１を覆い、Ｐ
ＭＯＳ形成領域を形成するようにすることにより、シリ
サイド未形成領域１２が、ゲート電極形成層４ａ１、４
ｂ１のＰＮ接合部と重ならないようにし、シリサイド未
形成領域１２における抵抗の上昇を防ぐようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、シリサイドを有するゲート電
極を備えたものに用いて好適なものである。
【０００２】
【従来の技術】近年のシステムＬＳＩでは、ポリシリコ
ンゲート電極と素子間を接続する配線の低抵抗化のため
に、ポリシリコンとシリサイドとの積層構造が採用さ
れ、また、ＮＭＯＳトランジスタのゲートがＮ型、ＰＭ
ＯＳトランジスタのゲートがＰ型であるデュアルゲート
構造が採用されている。
【０００３】図１３及び図１４は、上記デュアルゲート
構造を採用した従来のＣＭＯＳトランジスタの製造方法
を工程順に示した概略断面図である。
【０００４】図１３（ａ）に示すように、シリコン基板
７１上にフィールド酸化膜７２及びゲート酸化膜７３
ａ、７３ｂを形成した後、ノンドープポリシリコン膜を
堆積する。そして、ゲートを形成する領域にレジストマ
スク７５を形成し、上記レジストマスク７５をマスクと
してノンドープポリシリコン膜をパターニングし、ゲー
ト形成用のポリシリコン膜７４を形成する。
【０００５】次に、図１３（ｂ）に示すように、レジス
トマスク７５を除去して、ＰＭＯＳ形成領域に位置する
ポリシリコン膜７４上に、レジストマスク７６を新たに
形成し、上記レジストマスク７６をマスクとしてＡｓイ
オン（Ａｓ+）のイオン注入を行う。
【０００６】次に、図１３（ｃ）に示すように、Ａｓイ
オン（Ａｓ+）の注入を行ったポリシリコン膜７４を被
覆する絶縁膜を形成した後、異方性エッチングを行い、
ゲート電極の側壁にサイドウォールスペーサ７７ａ、７
７ｂを形成する。そして、ＰＭＯＳ形成領域に位置する
ポリシリコン膜７４上をレジストマスク７８で覆い、Ｎ
ＭＯＳ側にＡｓイオン（Ａｓ+）を注入し、ＮＭＯＳ形
成領域に高濃度のソース、ドレイン領域を形成する。
【０００７】次に、図１４（ａ）に示すように、ＮＭＯ
Ｓ形成領域に位置するポリシリコン膜７４上をレジスト
マスク７９で覆い、ＰＭＯＳ側にＢイオン（Ｂ+）を注
入し、ＰＭＯＳ形成領域に高濃度のソース、ドレイン領
域を形成する。
【０００８】次に、図１４（ｂ）に示すように、シリコ
ン基板７１を加熱してイオン注入された不純物を活性化
させる。そして、高融点金属を用い、ゲート電極及びソ
ース、ドレイン領域にシリサイド８０を形成する。
【０００９】
【発明が解決しようとする課題】ところで、上述のよう
にしてＣＭＯＳトランジスタの形成を行う際に使用する
レジストマスク７６〜７９は、一般に、高分子化合物に
より形成される。
【００１０】しかしながら、高分子化合物にて形成され
るレジストマスクをマスクとしてイオン注入を行うと、
上記レジストマスクのエッジ部分に位置するポリシリコ
ン膜７４の表面に、上記レジストマスク７６〜７９を構
成する炭化物が打ち込まれてしまう。
【００１１】このようにして打ち込まれた炭化物は、レ
ジストアッシング及び洗浄では除去できない。したがっ
て、図１４（ｂ）に示したように、上記炭化物が残った
領域８１ａ、８１ｂではシリサイド化が阻害されてシリ
サイドを形成することができないと考えられ、半導体装
置が所定の動作を行うことができなくなってしまうとい
う問題点があった。
【００１２】そこで、例えば、特開２０００−１３８２
９３号公報に記載されているように、半導体基板上に形
成されたポリシリコン膜上にシリコン酸化膜を積層して
からイオン注入を行い、その後、上記シリコン酸化膜を
除去してシリサイドを形成する方法が考えられる。
【００１３】しかしながら、上記特開２０００−１３８
２９３号公報に記載されている技術には、以下のような
問題点があった。
【００１４】第１に、シリコン酸化膜を成長させる工程
が必要となるため、製造コストが増加してしまう。
【００１５】第２に、シリコン酸化膜を通してイオン注
入を行うため、イオン注入エネルギーを増大させなけれ
ばならない。このため、ソース、ドレイン拡散層が半導
体基板内に深く形成されてしまい、トランジスタの微細
化が困難であった。
【００１６】本発明は、上述の問題点に鑑み、ポリシリ
コン上にシリサイドを形成して配線の低抵抗化を実現し
ながら正常な動作を行えるようにするとともに、低コス
ト化、微細化を実現することができる半導体装置及びそ
の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、以下に示す態様を備える。
【００１８】本発明の第１の態様は、半導体基板上に積
層された半導体膜と、上記半導体膜上に積層されたシリ
サイド膜とを有する半導体装置であって、上記半導体基
板上に積層される同一導電型の半導体膜のうちの少なく
とも１つは、上記半導体基板の面に沿う方向で２つ以上
の濃度差を有し接続されていることを特徴としている。
【００１９】さらに、具体的には、上記シリサイド膜の
未形成領域が、上記濃度差のある領域上にあることを特
徴としている。
【００２０】かかる構成では、シリサイド膜の未形成領
域と、異なる導電型の半導体膜の接合部とが重ならなく
なる。
【００２１】また、第１の態様において、上記半導体膜
は、具体的に、２つ以上の濃度差を有する第１の導電型
の半導体膜と、上記第１の導電型と異なる第２の導電型
の半導体膜とを有し、上記第１の導電型の半導体膜の低
濃度領域が、上記第２の導電型の半導体膜と接続される
ようにすれば、第１の導電型のトランジスタを形成した
場合に、シリサイド膜の未形成領域と、異なる導電型の
半導体膜の接合部とが重ならなくなり、好ましい。
【００２２】また、第１の態様において、上記半導体膜
は、具体的に、２つ以上の濃度差を有する第１の導電型
の半導体膜と、上記第１の導電型と異なる第２の導電型
の半導体膜と、不純物がドープされていないノンドープ
半導体膜とを有し、上記ノンドープ半導体膜は、上記半
導体基板の面に沿う方向で、上記第１の導電型の半導体
膜の低濃度領域と、上記第２の導電型の半導体膜とに挟
まれて接続されるようにすれば、第１の導電型の不純物
と第２の導電型の不純物を、どのような濃度で注入して
も良くなり、より好ましい。
【００２３】また、第１の態様において、上記半導体膜
は、具体的に、２つ以上の濃度差を有する第１の導電型
の半導体膜と、２つ以上の濃度差を有する上記第１の導
電型と異なる第２の導電型の半導体膜とを有し、上記第
１の導電型の半導体膜の低濃度領域と、第２の導電型の
半導体膜の低濃度領域とが接続されるようにすれば、第
２の導電型のトランジスタを形成した場合にも、シリサ
イド膜の未形成領域と、異なる導電型の半導体膜の接合
部とが重ならなくなり、好ましい。
【００２４】また、第１の態様において、上記半導体膜
の高濃度領域には、上記半導体膜の低濃度領域に存在す
る不純物よりも質量の重い不純物が存在している。
【００２５】また、第１の態様において、上記半導体基
板の表面に形成される絶縁膜と、上記半導体基板内に、
同一導電型の半導体膜の下部領域を挟むようにして形成
される拡散層とを有するようにし、上記半導体膜がゲー
ト、上記絶縁膜がゲート絶縁膜、上記拡散層がソース及
びドレインとなるトランジスタを形成している。
【００２６】また、第１の態様において、半導体膜は、
例えばポリシリコン膜である。
【００２７】本発明の第２の態様は、半導体基板上に、
半導体膜を形成する第１の工程と、上記半導体膜の一部
領域を覆う第１のマスク層を形成する第２の工程と、上
記第１のマスク層をマスクとして、上記半導体膜に第１
の導電型の第１の不純物を注入し、上記半導体膜内に第
１の導電型の半導体膜を形成する第３の工程と、上記第
１のマスク層を除去する第４の工程と、上記第１の導電
型の半導体膜と、上記第１の導電型の半導体膜と異なる
半導体膜との境界領域を含むように、上記第１の導電型
の半導体膜の一部領域と、上記第１の導電型の半導体膜
と異なる半導体膜とを覆う第２のマスク層を形成する第
５の工程と、上記第２のマスク層をマスクとして、上記
半導体膜に、上記第１の不純物よりも質量の重い元素か
ら成る上記第１の導電型と同一導電型の第２の不純物を
注入し、高濃度の第１の導電型の半導体膜と、低濃度の
第１の導電型の半導体膜を形成する第６の工程と、上記
第２のマスク層を除去する第７の工程と、上記半導体膜
上にシリサイドを形成する第８の工程とを含むようにし
て、シリサイド膜の未形成領域と、異なる導電型の半導
体膜の接合部とが重ならなくなるようにする。
【００２８】本発明の第３の態様は、半導体基板上に、
異なる２つの導電型の半導体膜が接合したゲート半導体
膜を形成した後、さらに上記ゲート半導体膜上にシリサ
イド膜を形成して半導体装置を製造するに際して、上記
ゲート半導体膜のうち、少なくとも１つの同一導電型の
半導体膜に、軽元素の不純物イオンを注入し、上記同一
導電型の半導体膜内に低濃度領域を形成する第１の工程
と、上記同一導電型の半導体膜のうち、上記異なる２つ
の導電型の半導体膜の接合部よりも低濃度領域側に、上
記軽元素よりも質量の重い重元素の不純物イオンを注入
し、上記同一導電型の半導体膜内に高濃度領域を形成す
る第２の工程と、少なくとも、上記異なる２つの導電型
の半導体膜の接合部上にシリサイド膜を形成する第３の
工程とを含むようにして、シリサイド膜の未形成領域
と、異なる２つの導電型の半導体膜の接合部とが重なら
なくなるようにする。。
【００２９】
【発明の実施の形態】（実施の形態を実現する際の条
件）本発明の半導体装置及びその製造方法の実施の形態
の詳細な説明を行う前に、本発明を実現するために今回
本願発明者が新たに見出した事実について説明する。
【００３０】本願発明者は、ポリシリコンに注入したイ
オンが、その後にポリシリコン上に形成されるシリサイ
ドにどのような影響を与えているのかを詳細に調査し
た。この結果、次のような重大な事実を見出した。
【００３１】すなわち、ポリシリコン上に形成されるシ
リサイドは、注入するイオンの種類、イオン注入エネル
ギー、及びドーズ量に大きく依存し、特に、砒素イオン
（Ａｓ+）で極めてシリサイドの形成が困難になる一
方、リンイオン（Ｐ+）やホウ素イオン（Ｂ+）では、高
ドーズまでシリサイド形成の阻害は認められないことを
発見し、選択するイオンの種類によって、シリサイドの
形成が容易であったり困難であったりすることを確認し
た。
【００３２】さらに、詳細に述べると、１０ｋｅＶ、６
×１０13ｃｍ-2の条件で砒素イオン（Ａｓ+）をポリシ
リコンにイオン注入し、その後にシリサイドを形成する
と、ポリシリコン上に完全なシリサイドを形成すること
ができなくなり、未形成領域が発生した。
【００３３】これに対し、リンイオン（Ｐ+）では２０
ｋｅＶ、４×１０15ｃｍ-2、ホウ素イオン（Ｂ+）では
７ｋｅＶ、４×１０15ｃｍ-2の条件でポリシリコンにイ
オン注入を行っても、ポリシリコン上にシリサイド未形
成領域が発生しなかった。
【００３４】このように、本願発明者は、相対的に原子
番号の大きい（すなわち質量の大きい）元素を利用して
イオン注入を行うと、シリサイドの形成が阻害されやす
く、逆に、原子番号の小さい（すなわち質量の小さい）
元素を利用してイオン注入を行うと、シリサイドの形成
を容易に形成できるということを見出した。
【００３５】以下、上記見出した特性を利用して行った
本発明の半導体装置及びその製造方法の各実施の形態に
ついて説明する。
【００３６】（第１の実施の形態）添付の図面を参照し
ながら本発明の半導体装置及びその製造方法の第１の実
施の形態について説明する。
【００３７】図１及び図２は、本実施の形態における半
導体装置の製造方法を工程順に示した概略断面図であ
る。図３は、図１及び図２に示す工程順で製造される半
導体装置を、上方から見た概略平面図である。まず、図
１（ａ）に示すように、半導体基板の素子形成領域１上
に、熱酸化法などを用いて、例えばＳｉ０2膜からなる
ゲート絶縁膜を形成した後、ＬＯＣＯＳ法などを用い
て、素子分離領域にフィールド絶縁膜２を形成する。こ
れにより、フィールド絶縁膜２によって分離されたＮＭ
ＯＳ形成領域のゲート絶縁膜３ａとＰＭＯＳ形成領域の
ゲート絶縁膜３ｂが形成される。
【００３８】続いて、ＳｉＨ4ガスを窒素ガス雰囲気中
で熱分解させるなどしてゲート絶縁膜３ａ、３ｂ及びフ
ィールド絶縁膜２上にポリシリコン膜４を堆積する。
【００３９】続いて、ポリシリコン膜４のＰＭＯＳ形成
領域４ｂを、第１のマスク層としての第１のレジストマ
スク５で覆ってゲート電極のＮ型化用窓を形成し、上方
から、例えば２０ｋｅＶ、４×１０15ｃｍ-2の条件で第
１の不純物としてのリンイオン（Ｐ+）を注入する。
【００４０】これにより、ポリシリコンゲート膜４のＮ
ＭＯＳ形成領域４ａが２．５×１０ 20ｃｍ-3程度の濃度
でＮ型化される。そして、第１のレジストマスク５を剥
離し、剥離した箇所を洗浄する。
【００４１】なお、上記第１のレジストマスク５を覆っ
てポリシリコン膜４をＮ型化するＮ型化パターンデータ
（図３のポリシリコンＮ型形成レジストパターン）は、
Ｎウェルデータをシフトさせるだけで生成でき、容易に
自動生成することができる。
【００４２】次に、図１（ｂ）に示すように、上記ポリ
シリコンゲート膜４のＮＭＯＳ形成領域４ａと、イオン
がドープされていないポリシリコンゲート膜４のＰＭＯ
Ｓ形成領域４ｂとを含むポリシリコン膜４のゲート形成
領域を、第２のレジストマスク６で覆い、例えばフォト
リソグラフィとドライエッチングを用いてポリシリコン
膜４をパターニングし、ゲート電極形成層４ａ１、４ｂ
１を形成する。そして、第２のレジストマスク６を剥離
し、洗浄する。
【００４３】次に、図１（ｃ）に示すように、ＮＭＯＳ
形成領域にＬＤＤ（Lightly DopedDrain）を形成する
ため、ゲート電極形成層４ａ１、４ｂ１のイオンがドー
プされていない領域４ｂ１（以下ノンドープ領域と表
す）と、Ｎ型化された領域４ａ１（以下Ｎ型化領域と表
す）との境界部分が含まれるように、ノンドープ領域４
ｂ１とＮ型化領域４ａ１の一部領域を第２のマスク層と
しての第３のレジストマスク７で覆う。
【００４４】具体的には、ＮＭＯＳ形成領域にＬＤＤを
形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレ
ジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記
ゲート電極のＮ型化用窓（第１のレジストマスク５のＮ
ＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲ
ート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯ
Ｓ形成領域側の端）との間に位置するようにする。
【００４５】このとき、ゲート電極のＮ型化用窓（第１
のレジストマスクの端Ｂ）と、ＮＭＯＳＬＤＤ形成用イ
オン注入窓（第３のレジストマスク７の端Ａ）との距離
は、例えば、０．２５μｍデバイスの場合、０．３μｍ
程度とするのが好ましい。
【００４６】そして、上方から、例えば１０ｋｅＶ、３
×１０14ｃｍ-2の条件で第２の不純物としての砒素イオ
ン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ
形成用のイオン注入を行う。
【００４７】このように、ＬＤＤを形成するのに砒素イ
オン（Ａｓ+）を用いる理由は、半導体基板１内に浅い
接合を形成する必要があるからである。さらに、砒素イ
オン（Ａｓ+）を用いれば、イオン注入エネルギーが小
さくてよくなるだけでなく、素子を低抵抗にすることが
でき、駆動能力を向上させることができるという利点も
ある。
【００４８】なお、上記ＮＭＯＳＬＤＤ用イオン注入窓
を形成するためのＬＤＤ用注入窓データ（図３のＮＭＯ
ＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型
化パターンデータ（図３のポリシリコンＮ型形成レジス
トパターン）をシフトさせることにより自動生成するこ
とができる。
【００４９】続いて、第３のレジストマスク７の剥離
し、剥離した箇所を洗浄する。次に、図２（ａ）に示す
ように、ゲート電極形成層４ａ１、４ｂ１の上面及び側
面を被覆して絶縁膜を形成した後、異方性エッチングな
どを行ってゲート電極形成層４ａ１、４ｂ１の側壁にサ
イドウォールスペーサ８ａ、８ｂを形成する。
【００５０】続いて、ＮＭＯＳ形成領域にソース及びド
レイン領域を形成するため、ゲート電極形成層４ａ１、
４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４ａ１と
の境界部分が含まれるように、ノンドープ領域４ｂ１と
Ｎ型化領域４ａ１の一部領域とを、第４のマスク層とし
ての第４のレジストマスク９で覆う。
【００５１】具体的に、第４のレジストマスク９のＮＭ
ＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イ
オン注入のときと同様の方法で、ゲート電極のＮ型化用
窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側
の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上
に位置するポリシリコン膜４のＰＭＯＳ形成領域側の
端）との間に位置するようにする。
【００５２】このとき、ゲート電極のＮ型化用窓（第１
のレジストマスク５の端Ｂ）と、ＮＭＯＳ ソース・ド
レイン形成用イオン注入窓（第４のレジストマスク９の
端Ａ）との距離は、例えば、０．２５μｍデバイスの場
合、０．３μｍ程度とするのが好ましい。
【００５３】そして、上方から、例えば４０ｋｅＶ、２
×１０15ｃｍ-2の条件で第４の不純物としての砒素イオ
ン（Ａｓ+）を注入する。これにより、高濃度のソース
領域及びドレイン領域（図３のＮＭＯＳ ＬＤＤ ソー
ス・ドレイン１３）が半導体基板のＮＭＯＳ形成領域内
に形成される。
【００５４】このように、ソース領域及びドレイン領域
を形成するのに砒素イオン（Ａｓ+）を用いる理由は、
イオン注入エネルギーが小さくてよくなり、さらに、素
子を低抵抗にすることができ、駆動能力を向上させるこ
とができるからである。
【００５５】こうして、ゲート電極形成層４ａ１、４ｂ
１のＮ型化領域４ａ１のうち、第４のレジストマスク９
で覆われている領域のイオン濃度Ｎ+と、覆われていな
い領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ
-3程度になる。
【００５６】なお、上記ＮＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＮＭＯＳソース、ドレイン
形成用注入窓データ（図３のＮＭＯＳ ソース・ドレイ
ンレジストパターン）は、上記ＮＭＯＳＬＤＤ用イオン
注入窓を形成するためのＬＤＤ用注入窓データ（図３の
ＮＭＯＳＬＤＤレジストパターン）と同じである。
【００５７】続いて、第４のレジストマスク９の剥離
し、剥離した箇所を洗浄する。次に、図２（ｂ）に示す
ように、ＰＭＯＳ形成領域にソース、ドレイン領域を形
成するため、ノンドープ領域４ｂ１と隣接する領域を除
いたＮ型化領域４ａ１を、第３のマスク層としての第５
のレジストマスク１０で覆う。
【００５８】具体的に、第５のレジストマスク１０のＰ
ＭＯＳ形成領域側の端Ｃは、上述したＮＭＯＳＬＤＤ用
イオン注入のときと同様の方法で、ゲート電極のＮ型化
用窓（第１のレジストマスク５のＮＭＯＳ形成領域側の
端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上に
位置するポリシリコン膜４のＰＭＯＳ形成領域側の端）
との間に位置するようにする。
【００５９】そして、上方から、例えば７ｋｅＶ、２×
１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオ
ン（Ｂ+）を注入する。これにより、ノンドープ領域４
ｂ１はＰ型化されるとともに（以下、Ｐ型化されたノン
ドープ領域をＰ型化領域と表す）、高濃度のソース領域
及びドレイン領域（図３のＰＭＯＳ ＬＤＤ ソース・
ドレイン１４）が半導体基板のＰＭＯＳ形成領域内に形
成される。
【００６０】なお、上記ホウ素イオン（Ｂ+）の注入
は、図１（ａ）で示したＮＭＯＳ形成領域４ａを形成す
るために行った砒素イオンの注入量（４×１０15ｃ
ｍ-2）よりも少ないイオン注入量で行う。これは、第５
のレジストマスク１０で覆われていないＮ型化領域がＰ
型化しないようにするためである。
【００６１】こうして、図２（ａ）に示した第４のレジ
ストマスク９で覆われていた領域のうち、第５のレジス
トマスク１０で覆われている領域のイオン濃度Ｎ１
+と、覆われていない領域のイオン濃度Ｎ２+との差は、
１×１０20ｃｍ-3程度になる。
【００６２】なお、上記ＰＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＰＭＯＳソース、ドレイン
形成用注入窓データ（図３のＰＭＯＳ ソース・ドレイ
ンレジストパターン）も、上記ＬＤＤ用注入窓データと
同様、上記ゲート電極のＮ型化パターンデータ（図３の
ポリシリコンＮ型形成レジストパターン）をシフトさせ
ることにより自動生成することができる。
【００６３】次に、図２（ｃ）に示すように、半導体基
板の素子形成領域１を加熱してイオン注入した不純物を
活性化させる。そして、高融点金属を用いてゲート電極
およびソース、ドレイン領域にシリサイド１１を形成す
る。
【００６４】このとき、図１（ｃ）及び図２（ａ）に示
した砒素イオン（Ａｓ+）注入により、第３及び第４の
レジストマスク７、９の端Ａに位置するポリシリコン膜
表面に炭化物が打ち込まれるため、この部分では、シリ
サイド１１が形成されない。
【００６５】しかし、本実施の形態の方法によりデュア
ルゲート構造の半導体装置を形成すれば、上記シリサイ
ド１０が形成されないシリサイド未形成領域１２は、ゲ
ート電極形成層４ａ１、４ｂ１のＮ型化領域４ａ１の中
央部付近に形成される。
【００６６】したがって、シリサイド未形成領域１２
が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重
ならないようにすることができ、上記シリサイドが未形
成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で
接続できる。
【００６７】このように、本実施の形態では、シリサイ
ド未形成領域１２を、ゲート電極形成層４ａ１、４ｂ１
のＮ型化領域４ａ１上に形成し、シリサイド未形成領域
１２が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部
と重ならないようにし、ＰＮ接合部上にシリサイド膜１
１が形成されるようにしたので、ゲート電極にＰＮ接合
からなる寄生ダイオードが形成されなくなり、シリサイ
ド未形成領域１２における抵抗の上昇を防ぐことができ
る。
【００６８】これにより、従来のようにポリシリコン膜
上にシリコン酸化膜を形成するなどの工程を行う必要が
なくなり、従来よりも低コストでデュアルゲート構造の
半導体装置を製造することができる。
【００６９】さらに、上記シリコン酸化膜を形成する必
要がなくなるので、イオン注入エネルギーを大きくしな
くてもよくなる。これにより、従来のデュアルゲート構
造の半導体装置よりも微細化することができる。
【００７０】（第２の実施の形態）次に、本発明の半導
体装置及びその製造方法の第２の実施の形態について説
明する。
【００７１】図４及び図５は、本実施の形態における半
導体装置の製造方法を工程順に示した概略断面図であ
る。図６及び図７は、図４及び図５に示す工程順で製造
される半導体装置を、上方から見た概略平面図である。
【００７２】なお、本実施の形態の半導体装置の製造方
法は、上述した第１の実施の形態の半導体装置の製造方
法と比べ、第５のレジストマスク１０の形成箇所が異な
るだけであるので、上述した第１の実施の形態と同一部
分には、同一符号を付して詳細な説明を省略する。
【００７３】まず、図４（ａ）に示すように、半導体基
板の素子形成領域１上に、ゲート絶縁膜を形成した後、
フィールド絶縁膜２を形成し、ＮＭＯＳ形成領域のゲー
ト絶縁膜３ａとＰＭＯＳ形成領域のゲート絶縁膜３ｂと
を分離する。
【００７４】続いて、ゲート絶縁膜３ａ、３ｂ及びフィ
ールド絶縁膜２上にポリシリコン膜４を堆積させた後、
上記ポリシリコン膜４のＰＭＯＳ形成領域４ｂを、第１
のレジストマスク５で覆ってゲート電極のＮ型化用窓を
形成する。
【００７５】そして、上方から、例えば２０ｋｅＶ、４
×１０15ｃｍ-2の条件でリンイオン（Ｐ+）を注入し、
ポリシリコンゲート膜４のＮＭＯＳ形成領域４ａをＮ型
化する。そして、第１のレジストマスク５を剥離し、剥
離した箇所を洗浄する。
【００７６】なお、上記第１のレジストマスク５を覆っ
てポリシリコン膜４をＮ型化するＮ型化パターンデータ
（図６のポリシリコンＮ型形成レジストパターン）は、
Ｎウェルデータをシフトさせるだけで生成でき、容易に
自動生成することができる。
【００７７】次に、図４（ｂ）に示すように、ポリシリ
コン膜４のゲート形成領域を、第２のレジストマスク６
で覆い、ポリシリコン膜４をパターニングし、ゲート電
極形成層４ａ１、４ｂ１を形成する。そして、第２のレ
ジストマスク６を剥離し、洗浄する。
【００７８】次に、図４（ｃ）に示すように、ＮＭＯＳ
形成領域にＬＤＤを形成するため、ゲート電極形成層４
ａ１、４ｂ１のノンドープ領域４ｂ１と、Ｎ型化領域４
ａ１との境界部分が含まれるようにノンドープ領域４ｂ
１とＮ型化領域４ａ１の一部領域を第３のレジストマス
ク７で覆う。
【００７９】具体的には、ＮＭＯＳ形成領域にＬＤＤを
形成するためのＮＭＯＳＬＤＤイオン注入窓（第３のレ
ジストマスク７のＮＭＯＳ形成領域側の端Ａ）が、上記
ゲート電極のＮ型化用窓（第１のレジストマスク５のＮ
ＭＯＳ形成領域側の端Ｂ）と、ＮＭＯＳゲート電極（ゲ
ート絶縁膜３ａ上に位置するポリシリコン膜４のＰＭＯ
Ｓ形成領域側の端）との間に位置するようにする。
【００８０】そして、上方から、例えば１０ｋｅＶ、３
×１０14ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入
し、ＮＭＯＳトランジスタのＬＤＤ用のイオン注入を行
う。
【００８１】なお、上記ＮＭＯＳＬＤＤ用イオン注入窓
を形成するためのＬＤＤ用注入窓データ（図６のＮＭＯ
ＳＬＤＤレジストパターン）は、上記ゲート電極のＮ型
化パターンデータ（図６のポリシリコンＮ型形成レジス
トパターン）をシフトさせることにより自動生成するこ
とができる。
【００８２】続いて、第３のレジストマスク７の剥離
し、剥離した箇所を洗浄する。次に、図５（ａ）に示す
ように、ゲート電極形成層４ａ１、４ｂ１の側壁にサイ
ドウォールスペーサ８ａ、８ｂを形成した後、ＮＭＯＳ
形成領域にソース及びドレイン領域を形成するため、ゲ
ート電極形成層４ａ１、４ｂ１のノンドープ領域４ｂ１
と、Ｎ型化領域４ａ１との境界部分が含まれるようにノ
ンドープ領域４ｂ１とＮ型化領域４ａ１の一部領域を第
４のマスク層としての第４のレジストマスク９で覆う。
【００８３】具体的に、第４のレジストマスク９のＮＭ
ＯＳ形成領域側の端Ａは、上述したＮＭＯＳＬＤＤ用イ
オン注入のときと同様の方法で、ゲート電極のＮ型化用
窓の端（第１のレジストマスク５のＮＭＯＳ形成領域側
の端Ｂ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３ａ上
に位置するポリシリコン膜４のＰＭＯＳ形成領域側の
端）との間に位置するようにする。
【００８４】そして、上方から、例えば４０ｋｅＶ、２
×１０15ｃｍ-2の条件で第４の不純物としての砒素イオ
ン（Ａｓ+）を注入し、高濃度のソース領域及びドレイ
ン領域（図６及び図７のＮＭＯＳ ＬＤＤ Ｓ／Ｄ２
４）を半導体基板のＮＭＯＳ形成領域内に形成する。
【００８５】こうして、ゲート電極形成層４ａ１、４ｂ
１のＮ型化領域４ａ１のうち、第４のレジストマスク９
で覆われている領域のイオン濃度Ｎ+と、覆われていな
い領域のイオン濃度Ｎ++との差は、１．５×１０20ｃｍ
-3程度になる。
【００８６】なお、上記ＮＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＮＭＯＳソース、ドレイン
形成用注入窓データ（図６のＮＭＯＳ Ｓ／Ｄレジスト
パターン）は、上記ＮＭＯＳＬＤＤ用イオン注入窓を形
成するためのＬＤＤ用注入窓データ（図６のＮＭＯＳＬ
ＤＤレジストパターン）と同じである。
【００８７】続いて、第４のレジストマスク９の剥離
し、剥離した箇所を洗浄する。次に、図５（ｂ）に示す
ように、ＰＭＯＳゲート電極を形成する領域Ｅを除いた
ノンドープ領域４ｂ１、及びＮ型化領域４ａ１を第３の
マスク層としての第６のレジストマスク２１で覆う。
【００８８】具体的に、第６のレジストマスク２１のＰ
ＭＯＳ形成領域側の端Ｄは、ゲート電極のＮ型化用窓の
端Ｂと、ＰＭＯＳゲート電極（ゲート絶縁膜３ｂ上に位
置するポリシリコン膜４のＮＭＯＳ形成領域側の端）と
の間に位置することになる。
【００８９】このとき、ゲート電極のＮ型化用窓（第１
のレジストマスクの端Ｂ）と、ＰＭＯＳ ソース・ドレ
イン用注入窓（第６のレジストマスク２１の端Ｄ）との
距離は、例えば、０．２５μｍデバイスの場合、０．３
μｍ程度とするのが好ましい。
【００９０】そして、上方から、例えば７ｋｅＶ、２×
１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオ
ン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電
極を形成する領域ＥはＰ型化されるとともに（以下、Ｐ
型化されたノンドープ領域をＰ型化領域と表す）、高濃
度のソース領域及びドレイン領域（図６及び図７のＰＭ
ＯＳ ＬＤＤ ソース・ドレイン２５）が半導体基板の
ＰＭＯＳ形成領域内に形成される。
【００９１】なお、上記ＰＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＰＭＯＳソース、ドレイン
形成用注入窓データ（図７のＰＭＯＳ ソース・ドレイ
ンレジストパターン）も、上記ＬＤＤ用注入窓データと
同様、上記ゲート電極のＮ型化パターンデータ（図７の
ポリシリコンＮ型形成レジストパターン）をシフトさせ
ることにより自動生成することができる。
【００９２】次に、図５（ｃ）に示すように、半導体基
板の素子形成領域１を加熱してイオン注入した不純物を
活性化させる。そして、高融点金属を用いてゲート電極
およびソース、ドレイン領域にシリサイド２２を形成す
る。
【００９３】このとき、図５（ａ）に示した砒素イオン
（Ａｓ+）注入により第４のレジストマスク９の端Ａに
位置するポリシリコン膜表面に炭化物が打ち込まれるた
め、この部分では、シリサイド２２が形成されない。
【００９４】しかし、本実施の形態の方法においても、
上記シリサイド２２が形成されないシリサイド未形成領
域２３は、ゲート電極形成層４ａ１、４ｂ１のＮ型化領
域４ａ１の中央部付近に形成される。
【００９５】したがって、シリサイド未形成領域２３
が、ゲート電極形成層４ａ１、４ｂ１のＰＮ接合部と重
ならないようにすることができ、上記シリサイドが未形
成の箇所を、１０20ｃｍ-3の濃度のポリシリコン抵抗で
接続できる。
【００９６】このように、本実施の形態においても、シ
リサイド未形成領域２３を、ゲート電極形成層４ａ１、
４ｂ１のＮ型化領域４ａ１上に形成し、シリサイド未形
成領域２３が、ゲート電極形成層４ａ１、４ｂ１のＰＮ
接合部と重ならないようにし、ＰＮ接合部上にシリサイ
ド膜２２が形成されるようにしたので、ゲート電極にＰ
Ｎ接合からなる寄生ダイオードが形成されなくなり、シ
リサイド未形成領域２３における抵抗の上昇を防ぐこと
ができる。
【００９７】これにより、従来のようにポリシリコン膜
上にシリコン酸化膜を形成するなどの工程を行う必要が
なくなり、従来よりも低コストでデュアルゲート構造の
半導体装置を製造することができる。
【００９８】さらに、上記シリコン酸化膜を形成する必
要がなくなるので、イオン注入エネルギーを大きくしな
くてもよくなる。これにより、従来のデュアルゲート構
造の半導体装置よりも微細化することができる。
【００９９】そして、本実施の形態の半導体装置では、
ゲート電極形成層４ａ１、４ｂ１をＰ型化する際に、ノ
ンドープ領域４ｂの一部を覆うように第６のレジストパ
ターン２１を形成するようにしたので、Ｎ型化領域４ａ
にホウ素イオン（Ｂ+）が注入されることなくＰＭＯＳ
形成領域をＰ型化することができる。
【０１００】したがって、本実施の形態の半導体装置の
製造方法では、上述した第１の実施の形態のように、ホ
ウ素イオン（Ｂ+）の注入濃度を、Ｎ型化領域４ａ１を
形成するために注入した砒素イオン（Ａｓ+）の濃度よ
りも小さくする必要がなくなるという効果も有する。
【０１０１】なお、上述した第１及び第２の実施の形態
では、第１の不純物としてリンイオンを用い、第２、第
４の不純物として砒素イオンを用いたが、上記第１の不
純物と、第２の不純物はこれらに限定されず、第１の不
純物を構成する元素の質量が第２の不純物を構成する元
素の質量よりも小さければどのようなものであってもよ
い。
【０１０２】（第３の実施の形態）次に、本発明の半導
体装置及びその製造方法の第３の実施の形態について説
明する。
【０１０３】上述した第１の実施の形態及び第２の実施
の形態は、デュアルゲート構造のＣＭＯＳトランジスタ
のうち、ＮＭＯＳトランジスタの製造に伴うシリサイド
未形成領域による悪影響を除去するための技術である
が、本実施の形態では、ＰＭＯＳトランジスタの製造に
伴うシリサイド未形成領域による悪影響を除去するため
の技術について説明する。
【０１０４】図８〜１０は、本実施の形態における半導
体装置の製造方法を工程順に示した概略断面図である。
まず、図８（ａ）に示すように、半導体基板の素子形成
領域３１上に、熱酸化法などを用いて、例えばＳｉ０2
膜からなるゲート絶縁膜を形成した後、ＬＯＣＯＳ法な
どを用いて、素子分離領域にフィールド絶縁膜３２を形
成する。これにより、フィールド絶縁膜３２によって分
離されたＮＭＯＳ形成領域のゲート絶縁膜３３ａとＰＭ
ＯＳ形成領域のゲート絶縁膜３３ｂが形成される。
【０１０５】続いて、ＳｉＨ4ガスを窒素ガス雰囲気中
で熱分解させるなどしてゲート絶縁膜３３ａ、３３ｂ及
びフィールド絶縁膜３２上にポリシリコン膜３４を堆積
する。
【０１０６】続いて、ポリシリコン膜３４のＰＭＯＳ形
成領域３４ｂを、第１のマスク層としての第７のレジス
トマスク３５で覆ってゲート電極のＮ型化用窓を形成
し、上方から、例えば１５ｋｅＶ、４×１０15ｃｍ-2の
条件で第１の不純物としてのリンイオン（Ｐ+）を注入
する。
【０１０７】これにより、ポリシリコンゲート膜３４の
ＮＭＯＳ形成領域３４ａが３．５×１０20ｃｍ-3程度の
濃度でＮ型化される。そして、第７のレジストマスク３
５を剥離し、剥離した箇所を洗浄する。
【０１０８】なお、上記第７のレジストマスク３５を覆
ってポリシリコン膜３４をＮ型化するＮ型化パターンデ
ータは、Ｎウェルデータをシフトさせるだけで生成で
き、容易に自動生成することができる。
【０１０９】次に、図８（ｂ）に示すように、Ｎ型化さ
れたポリシリコン膜３４のＮＭＯＳ形成領域３４ａを、
第５のマスク層としての第８のレジストマスク３６で覆
い、上方から、例えば５ｋｅＶ、４×１０15ｃｍ-2の条
件で第５の不純物としてのホウ素イオン（Ｂ+）を注入
する。
【０１１０】これにより、ポリシリコン膜３４のＰＭＯ
Ｓ形成領域３４ｂが３．５×１０20ｃｍ-3程度の濃度で
Ｐ型化される。そして、第８のレジストマスク３６を剥
離し、剥離した箇所を洗浄する。
【０１１１】なお、上記第８のレジストマスク３６を覆
ってポリシリコン膜３４をＰ型化するＰ型化パターンデ
ータは、Ｐウェルデータをシフトさせるだけで生成で
き、容易に自動生成することができる。
【０１１２】次に、図８（ｃ）に示すように、上記ポリ
シリコンゲート膜３４のＮＭＯＳ形成領域３４ａと、Ｐ
ＭＯＳ形成領域３４ｂと、を含むポリシリコン膜３４の
ゲート形成領域を、第９のレジストマスク３７で覆い、
例えばフォトリソグラフィとドライエッチングを用いて
ポリシリコン膜３４をパターニングし、ゲート電極形成
層３４ａ１、３４ｂ１を形成する。そして、第９のレジ
ストマスク３７を剥離し、洗浄する。
【０１１３】次に、図９（ａ）に示すように、ＮＭＯＳ
形成領域にＬＤＤを形成するために、Ｐ型化領域３４ｂ
１と、上記Ｐ型化領域３４ｂ１との境界部分を含むＮ型
化領域３４ａ１の一部領域を、第２のマスク層としての
第１０のレジストマスク３８で覆う。
【０１１４】具体的には、ＮＭＯＳ形成領域にＬＤＤを
形成するためのＮＭＯＳＬＤＤイオン注入窓（第１０の
レジストマスク３８のＮＭＯＳ形成領域側の端Ｆ）が、
上記ゲート電極のＮ型化用窓（第７のレジストマスク３
５のＮＭＯＳ形成領域側の端Ｇ）と、ＮＭＯＳゲート電
極（ゲート絶縁膜３３ａ上に位置するポリシリコン膜３
４のＰＭＯＳ形成領域側の端）との間に位置するように
する。
【０１１５】そして、上方から、例えば５ｋｅＶ、３×
１０14ｃｍ-2の条件で第２の不純物としての砒素イオン
（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ用
のイオン注入を行う。
【０１１６】このように、ＬＤＤを形成するのに砒素イ
オン（Ａｓ+）を用いる理由は、半導体基板１内に浅い
接合を形成する必要があるからである。さらに、砒素イ
オン（Ａｓ+）を用いれば、イオン注入エネルギーが小
さくてよくなるだけでなく、素子を低抵抗にすることが
でき、駆動能力を向上させることができるという利点も
ある。
【０１１７】なお、上記ＮＭＯＳＬＤＤ用イオン注入窓
を形成するためのＬＤＤ用注入窓データは、上記ゲート
電極のＮ型化パターンデータをシフトさせることにより
自動生成することができる。
【０１１８】続いて、第１０のレジストマスク３８を剥
離し、剥離した箇所を洗浄する。次に、図９（ｂ）に示
すように、ＰＭＯＳ形成領域にＬＤＤを形成するため
に、ＰＭＯＳゲート電極を形成する領域Ｈを除いたＰ型
化領域３４ｂ１、及びＮ型化領域３４ａ１を第６のマス
ク層としての第１１のレジストマスク３９で覆う。
【０１１９】具体的に、ＰＭＯＳＬＤＤ用イオン注入窓
（ＮＭＯＳ形成領域側にある第１１のレジストマスク３
９のＰＭＯＳ形成領域側の端Ｉ）は、ゲート電極のＰ型
化用窓（第８のレジストマスク３６のＰＭＯＳ形成領域
側の端Ｇ）と、ＰＭＯＳゲート電極（ゲート絶縁膜３３
ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域
側の端）との間に位置するようにする。
【０１２０】そして、上方から、例えば５ｋｅＶ、３×
１０14ｃｍ-2の条件で第６の不純物としてのインジウム
イオン（Ｉｎ+）を注入し、ＰＭＯＳトランジスタのＬ
ＤＤ用のイオン注入を行う。
【０１２１】このように、ＬＤＤを形成するのにインジ
ウムイオン（Ｉｎ+）を用いる理由は、半導体基板１内
に浅い接合を形成する必要があるからである。さらに、
インジウムイオン（Ｉｎ+）を用いれば、イオン注入エ
ネルギーが小さくてよくなるだけでなく、素子を低抵抗
にすることができ、駆動能力を向上させることができる
という利点もある。
【０１２２】なお、上記ＰＭＯＳＬＤＤ用イオン注入窓
を形成するためのＬＤＤ用注入窓データは、上記ゲート
電極のＰ型化パターンデータをシフトさせることにより
自動生成することができる。
【０１２３】続いて、第１１のレジストマスク３９を剥
離し、剥離した箇所を洗浄する。次に、図９（ｃ）に示
すように、ゲート電極形成層３４ａ１、３４ｂ１の上面
及び側面を被覆して絶縁膜を形成した後、異方性エッチ
ングなどを行ってゲート電極形成層３４ａ１、３４ｂ１
の側壁にサイドウォールスペーサ４０ａ、４０ｂを形成
する。
【０１２４】続いて、ゲート電極形成層３４ａ１、３４
ｂ１のＰ型化領域３４ｂ１と、上記Ｐ型化領域３４ｂ１
との境界部分を含むＮ型化領域３４ａ１の一部領域と、
サイドウォールスペーサ４０ｂを、第４のマスク層とし
ての第１２のレジストマスク４１で覆う。
【０１２５】具体的に、第１２のレジストマスク４１の
ＮＭＯＳ形成領域側の端Ｅは、上述したＮＭＯＳＬＤＤ
用イオン注入のときと同様の方法で、ゲート電極のＮ型
化用窓（第７のレジストマスク３５のＮＭＯＳ形成領域
側の端Ｆ）と、ＮＭＯＳゲート電極（ゲート絶縁膜３３
ｂ上に位置するポリシリコン膜３４のＮＭＯＳ形成領域
側の端）との間に位置するようにする。
【０１２６】このとき、ゲート電極のＮ型化用窓（第７
のレジストマスク５の端Ｆ）と、ＮＭＯＳ ソース・ド
レイン形成用イオン注入窓（第１２のレジストマスク４
１の端Ｅ）との距離は、例えば、０．２５μｍデバイス
の場合、０．３μｍ程度とするのが好ましい。
【０１２７】そして、上方から、例えば１５ｋｅＶ、２
×１０15ｃｍ-2の条件で砒素イオン（Ａｓ+）を注入
し、高濃度のソース領域及びドレイン領域を半導体基板
のＮＭＯＳ形成領域内に形成する（図示せず）。
【０１２８】このように、ソース領域及びドレイン領域
を形成するのに砒素イオン（Ａｓ+）を用いる理由は、
イオン注入エネルギーが小さくてよくなり、さらに、素
子を低抵抗にすることができ、駆動能力を向上させるこ
とができるからである。
【０１２９】こうして、ゲート電極形成層３４ａ１、３
４ｂ１のＮ型化領域３４ａ１のうち、第１２のレジスト
マスク４１で覆われている領域のイオン濃度Ｎ+と、覆
われていない領域のイオン濃度Ｎ++との差は、２×１０
20ｃｍ-3程度になる。
【０１３０】なお、上記ＮＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＮＭＯＳソース、ドレイン
形成用注入窓データは、上記ＮＭＯＳＬＤＤ用イオン注
入窓を形成するためのＬＤＤ用注入窓データと同じであ
る。
【０１３１】続いて、第１２のレジストマスク４１の剥
離し、剥離した箇所を洗浄する。次に、図１０（ａ）に
示すように、ＰＭＯＳゲート電極を形成する領域Ｇを除
いたＰ型領域３４ｂ１、及びＮ型化領域３４ａ１を第３
のマスク層としての第１３のレジストマスク４２で覆
う。
【０１３２】具体的に、ＮＭＯＳ形成領域側にある第１
３のレジストマスク４２のＰＭＯＳ形成領域側の端Ｉ
は、ゲート電極のＰ型化用窓（第８のレジストマスク３
６のＰＭＯＳ形成領域側の端Ｇ）と、ＰＭＯＳゲート電
極（ゲート絶縁膜３３ｂ上に位置するポリシリコン膜３
４のＮＭＯＳ形成領域側の端）との間に位置するように
する。
【０１３３】そして、上方から、例えば５ｋｅＶ、２×
１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオ
ン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電
極を形成する領域Ｇは一層Ｐ型化されるとともに、高濃
度のソース領域及びドレイン領域が半導体基板のＰＭＯ
Ｓ形成領域内に形成される（図示せず）。
【０１３４】こうして、ゲート電極形成層３４ａ１、３
４ｂ１のＰ型化領域３４ｂ１のうち、第１３のレジスト
マスク４２で覆われている領域のイオン濃度Ｐ+と、覆
われていない領域のイオン濃度Ｐ++との差は、２×１０
20ｃｍ-3程度になる。
【０１３５】なお、上記ＰＭＯＳ形成領域にソース、ド
レイン領域を形成するためのＰＭＯＳソース、ドレイン
形成用注入窓データも、上記ゲート電極のＰ型化パター
ンデータをシフトさせることにより自動生成することが
できる。
【０１３６】次に、図１０（ｂ）に示すように、半導体
基板の素子形成領域３１を加熱してイオン注入した不純
物を活性化させる。そして、高融点金属を用いてゲート
電極およびソース、ドレイン領域にシリサイド４３を形
成する。
【０１３７】このとき、図９（ａ）及び図９（ｃ）に示
した砒素イオン（Ａｓ+）の注入により第１０のレジス
トマスク３８及び第１２のレジストマスク４１の端Ｅに
位置するポリシリコン膜３４表面に炭化物が打ち込まれ
るため、この部分では、シリサイド４３が形成されな
い。
【０１３８】また、図９（ｂ）に示したインジウムイオ
ン（Ｉｎ+）の注入により第１１のレジストマスク３９
の端Ｈ、Ｊに位置するポリシリコン膜３４表面も同様に
炭化物が打ち込まれるため、この部分では、シリサイド
４３が形成されない。
【０１３９】しかし、本実施の形態の製造方法を実施す
れば、上記シリサイド４３が形成されないシリサイド未
形成領域４４ａ〜４４ｃは、ゲート電極形成層３４ａ
１、３４ｂ１のＮ型化領域３４ａ１の中央部付近、また
はＰ型化領域３４ｂ１の中央部付近に形成されるように
なる。
【０１４０】したがって、シリサイド未形成領域４３
が、ゲート電極形成層３４ａ１、３４ｂ１のＰＮ接合部
と重ならないようにすることができ、上記シリサイド未
形成領域４３が形成される箇所を、１０20ｃｍ-3の濃度
のポリシリコン抵抗で接続できる。
【０１４１】以上のように、本実施の形態では、シリサ
イド未形成領域４４ａ〜４４ｃが、ゲート電極形成層３
４ａ１、３４ｂ１のＰＮ接合部と重ならないようにし、
ＰＮ接合部上にシリサイド膜４３が形成されるようにし
たので、デュアルゲート構造のＰＭＯＳトランジスタに
おいてもゲート電極にＰＮ接合からなる寄生ダイオード
が形成されなくなり、シリサイド未形成領域４４におけ
る抵抗の上昇を防ぐことができる。
【０１４２】なお、本実施の形態では、第１の不純物と
してリンイオンを用い、第２、第４の不純物として砒素
イオンを用いたが、上記第１の不純物と、第２、第４の
不純物はこれらに限定されず、第１の不純物を構成する
元素の質量が第２、第４の不純物を構成する元素の質量
よりも小さければどのようなものであってもよい。
【０１４３】また、第３、第５の不純物としてホウ素イ
オンを用い、第６の不純物としてインジウムイオンを用
いたが、上記第３、第５の不純物と、第６の不純物はこ
れらに限定されず、第３、第５の不純物を構成する元素
の質量が第６の不純物を構成する元素の質量よりも小さ
ければどのようなものであってもよい。
【０１４４】（第４の実施の形態）次に、本発明の半導
体装置及びその製造方法の第４の実施の形態について説
明する。
【０１４５】図１１及び図１２は、本実施の形態におけ
る半導体装置の製造方法を工程順に示した概略断面図で
ある。
【０１４６】まず、図１１（ａ）に示すように、半導体
基板の素子形成領域５１上に、ゲート絶縁膜を形成した
後、フィールド絶縁膜５２を形成し、ＮＭＯＳ形成領域
のゲート絶縁膜５３ａとＰＭＯＳ形成領域のゲート絶縁
膜５３ｂとを分離する。
【０１４７】続いて、ゲート絶縁膜５３ａ、５３ｂ及び
フィールド絶縁膜５２上にポリシリコン膜５４を堆積さ
せた後、上記ポリシリコン膜５４のＰＭＯＳ形成領域５
４ｂを、第１のマスク層としての第１４のレジストマス
ク５５で覆ってゲート電極のＮ型化用窓を形成する。
【０１４８】そして、上方から、例えば２０ｋｅＶ、４
×１０15ｃｍ-2の条件で第１の不純物としてのリンイオ
ン（Ｐ+）を注入し、ポリシリコンゲート膜５４のＮＭ
ＯＳ形成領域５４ａをＮ型化する。そして、第１のレジ
ストマスク５５を剥離し、剥離した箇所を洗浄する。
【０１４９】次に、図１１（ｂ）に示すように、ポリシ
リコン膜５４のゲート形成領域を、第１５のレジストマ
スク５６で覆い、ポリシリコン膜５４をパターニング
し、ＮＭＯＳ用ゲート電極形成層５４ａ１及びＰＭＯＳ
用ゲート電極形成層５４ｂ１を形成する。そして、第１
５のレジストマスク５６を剥離し、洗浄する。
【０１５０】次に、図１１（ｃ）に示すように、ＮＭＯ
Ｓ形成領域にＬＤＤを形成するために、ＰＭＯＳ用ゲー
ト電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極形成層
５４ａ１のＰＭＯＳ用ゲート電極形成層５４ｂ１側の一
部領域を、第２のマスク層としての第１６のレジストマ
スク５７で覆う。
【０１５１】具体的には、ＮＭＯＳ形成領域にＬＤＤを
形成するためのＮＭＯＳＬＤＤイオン注入窓（第１６の
レジストマスク５７のＮＭＯＳ形成領域側の端Ｌ）が、
上記ゲート電極のＮ型化用窓（第１４のレジストマスク
５５のＮＭＯＳ形成領域側の端Ｋ）と、ＮＭＯＳゲート
電極（ゲート絶縁膜５３ａ上に位置するポリシリコン膜
５４のＰＭＯＳ形成領域側の端）との間に位置するよう
にする。
【０１５２】そして、上方から、例えば１０ｋｅＶ、３
×１０14ｃｍ-2の条件で第２の不純物としての砒素イオ
ン（Ａｓ+）を注入し、ＮＭＯＳトランジスタのＬＤＤ
用のイオン注入を行う。
【０１５３】続いて、第１６のレジストマスク５７の剥
離し、剥離した箇所を洗浄する。次に、図１２（ａ）に
示すように、ＮＭＯＳ用ゲート電極形成層５４ａ１及び
ＰＭＯＳ用ゲート電極形成層５４ｂ１の側壁にサイドウ
ォールスペーサ５８ａ〜５８ｄを形成した後、ＰＭＯＳ
用ゲート電極形成層５４ｂ１及びＮＭＯＳ用ゲート電極
形成層５４ａ１のＰＭＯＳ形成領域側の一部領域を上方
から覆うように第４のマスク層としての第１７のレジス
トマスク５９を形成する。
【０１５４】具体的に、第１７のレジストマスク５９の
ＮＭＯＳ形成領域側の端Ｌは、上述したＮＭＯＳＬＤＤ
用イオン注入のときと同様の方法で、ゲート電極のＮ型
化用窓（第１４のレジストマスク５５のＮＭＯＳ形成領
域側の端Ｋ）と、ＮＭＯＳゲート電極（ゲート絶縁膜５
３ａ上に位置するポリシリコン膜５４のＰＭＯＳ形成領
域側の端）との間に位置するようにする。
【０１５５】そして、上方から、例えば４０ｋｅＶ、２
×１０15ｃｍ-2の条件で第４の不純物としての砒素イオ
ン（Ａｓ+）を注入し、高濃度のソース領域及びドレイ
ン領域を半導体基板のＮＭＯＳ形成領域内に形成する
（図示せず）。
【０１５６】こうして、ＮＭＯＳ用ゲート電極形成層５
４ａ１のうち、第１７のレジストマスク５９で覆われて
いる領域のイオン濃度Ｎ+と、覆われていない領域のイ
オン濃度Ｎ++との差は、１．５×１０20ｃｍ-3程度にな
る。
【０１５７】続いて、第１７のレジストマスク５９の剥
離し、剥離した箇所を洗浄する。次に、図１２（ｂ）に
示すように、ＰＭＯＳゲート電極を形成する領域Ｍを除
いた領域を、第３のマスク層としての第１８のレジスト
マスク６０で覆う。
【０１５８】そして、上方から、例えば７ｋｅＶ、２×
１０15ｃｍ-2の条件で第３の不純物としてのホウ素イオ
ン（Ｂ+）を注入する。これにより、ＰＭＯＳゲート電
極を形成するＰＭＯＳ用ゲート電極形成層５４ｂ１はＰ
型化されるとともに高濃度のソース領域及びドレイン領
域が半導体基板のＰＭＯＳ形成領域内に形成される（図
示せず）。
【０１５９】次に、図１２（ｃ）に示すように、半導体
基板の素子形成領域５１を加熱してイオン注入した不純
物を活性化させる。そして、高融点金属を用いてゲート
電極およびソース、ドレイン領域にシリサイド６１ａ、
６１ｂを形成する。
【０１６０】このとき、図１２（ａ）に示した砒素イオ
ン（Ａｓ+）注入により第１７のレジストマスク５７の
端Ｍに位置するポリシリコン膜表面に炭化物が打ち込ま
れるため、この部分では、シリサイド６１ａが形成され
ない。
【０１６１】しかし、本実施の形態の方法においても、
上記シリサイド６１ａが形成されないシリサイド未形成
領域６２は、ＮＭＯＳ用ゲート電極形成層５４ａ１上に
形成される。
【０１６２】したがって、シリサイド未形成領域６２
が、ゲート電極形成層５４ａ１、５４ｂ１のＰＮ接合部
と重ならないようにすることができ、上記シリサイド未
形成領域６２が形成される箇所を、１０20ｃｍ-3の濃度
のポリシリコン抵抗で接続できる。
【０１６３】このように、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとが同一のポリシリコンで結成されて
いない構造の半導体装置であっても、上述した第１〜第
３の本実施の形態におけるＣＭＯＳトランジスタの場合
と同様に、シリサイド未形成領域６２を、Ｎ型化領域
（ＮＭＯＳ用ゲート電極形成層５４ａ１）上に形成で
き、シリサイド未形成領域６２が、ＰＮ接合部上に位置
することがなくなる。
【０１６４】これにより、ゲート電極にＰＮ接合からな
る寄生ダイオードが形成されることを防止でき、シリサ
イド未形成領域６２おける抵抗の上昇を防止することが
できる。
【０１６５】さらに、本実施の形態におけるＰＭＯＳト
ランジスタでは、ＰＭＯＳ用ゲート電極形成層５４ｂ１
上にシリサイド６１ｂを完全に形成することができる。
したがって、シリサイド形成による半導体装置の動作へ
の悪影響が完全になくなる。
【０１６６】なお、本実施の形態でも、上述した第１及
び第２の実施の形態と同様、第１の不純物としてリンイ
オンを用い、第２、第４の不純物として砒素イオンを用
いたが、上記第１の不純物と、第２の不純物はこれらに
限定されず、第１の不純物を構成する元素の質量が第２
の不純物を構成する元素の質量よりも小さければどのよ
うなものであってもよい。
【０１６７】また、上述した第１〜第４の実施の形態で
は、ゲート電極の材料としてポリシリコン膜を使用した
が、ゲート電極材料は、ポリシリコン膜に限定されず、
半導体膜であればどのようなものであってもよい。
【０１６８】さらに、リンイオン、ホウ素イオン、及び
砒素イオンのイオン注入条件は、上述した第１〜第４の
実施の形態に記載した値に限定されない。すなわち、リ
ンイオンについては、２０ｋｅＶ、４×１０15ｃｍ-2以
下の条件でイオン注入すればよく、ホウ素イオンについ
ては、７ｋｅＶ、４×１０15ｃｍ-2以下の条件でイオン
注入すればよく、砒素イオンについては、１０ｋｅＶ、
６×１０13ｃｍ-2以上の条件でイオン注入すればよい。
【０１６９】以下、本発明の諸態様を付記としてまとめ
て記載する。
【０１７０】（付記１） 半導体基板上に積層された半
導体膜と、上記半導体膜上に積層されたシリサイド膜と
を有する半導体装置であって、上記半導体基板上に積層
される同一導電型の半導体膜のうちの少なくとも１つ
は、上記半導体基板の面に沿う方向で２つ以上の濃度差
を有し接続されていることを特徴とする半導体装置。
【０１７１】（付記２） 上記シリサイド膜の未形成領
域が、上記濃度差のある領域上にあることを特徴とする
付記１に記載の半導体装置。
【０１７２】（付記３） 上記シリサイド膜の未形成領
域が、上記濃度が最も高い領域と、その次に濃度が高い
領域との境界上にあることを特徴とする付記２に記載の
半導体装置。
【０１７３】（付記４） 上記半導体膜の高濃度領域に
は、上記半導体膜の低濃度領域に存在する不純物よりも
質量の重い不純物が存在していることを特徴とする付記
１〜３の何れか１項に記載の半導体装置。
【０１７４】（付記５） 上記半導体膜は、２つ以上の
濃度差を有する第１の導電型の半導体膜と、上記第１の
導電型と異なる第２の導電型の半導体膜とを有し、上記
第１の導電型の半導体膜の低濃度領域が、上記第２の導
電型の半導体膜と接続されていることを特徴とする付記
１〜４の何れか１項に記載の半導体装置。
【０１７５】（付記６） 上記第１の導電型の半導体膜
の低濃度領域と、上記第２の導電型の半導体膜とが、上
記半導体基板の面に沿う方向で接続されることを特徴と
する付記５に記載の半導体装置。
【０１７６】（付記７） 上記半導体膜は、２つ以上の
濃度差を有する第１の導電型の半導体膜と、上記第１の
導電型と異なる第２の導電型の半導体膜と、不純物がド
ープされていないノンドープ半導体膜とを有し、上記ノ
ンドープ半導体膜は、上記半導体基板の面に沿う方向
で、上記第１の導電型の半導体膜の低濃度領域と、上記
第２の導電型の半導体膜とに挟まれて接続されているこ
とを特徴とする付記１〜４の何れか１項に記載の半導体
装置。
【０１７７】（付記８） 上記半導体膜は、２つ以上の
濃度差を有する第１の導電型の半導体膜と、２つ以上の
濃度差を有する上記第１の導電型と異なる第２の導電型
の半導体膜とを有し、上記第１の導電型の半導体膜の低
濃度領域と、第２の導電型の半導体膜の低濃度領域とが
接続されていることを特徴とする付記１〜４の何れか１
項に記載の半導体装置。
【０１７８】（付記９） 上記第１の導電型の半導体膜
の低濃度領域と、上記第２の導電型の半導体膜の低濃度
領域とが、上記半導体基板の面に沿う方向で接続される
ことを特徴とする付記８に記載の半導体装置。
【０１７９】（付記１０） 上記第１の導電型の半導体
膜の高濃度領域には、砒素イオンが存在していることを
特徴とする付記５〜９の何れか１項に記載の半導体装
置。
【０１８０】（付記１１） 上記第１の導電型の半導体
膜の低濃度領域には、リンイオンが存在していることを
特徴とする付記５〜１０の何れか１項に記載の半導体装
置。
【０１８１】（付記１２） 上記第２の導電型の半導体
膜の高濃度領域には、インジウムイオンが存在している
ことを特徴とする付記８または９に記載の半導体装置。
【０１８２】（付記１３） 上記第２の導電型の半導体
膜の低濃度領域には、ホウ素イオンが存在していること
を特徴とする付記８または９に記載の半導体装置。
【０１８３】（付記１４） 上記半導体基板の表面に形
成される絶縁膜と、上記半導体基板内に、同一導電型の
半導体膜の下部領域を挟むようにして形成される拡散層
とを有し、上記半導体膜がゲート、上記絶縁膜がゲート
絶縁膜、上記拡散層がソース及びドレインとなるトラン
ジスタを含むことを特徴とする付記１〜１３の何れか１
項に記載の半導体装置。
【０１８４】（付記１５） 上記第１の導電型の半導体
膜がゲート、上記絶縁膜がゲート絶縁膜、上記第１の導
電型の半導体膜の下部領域を挟むように形成された拡散
層がソース及びドレインとなる第１のＭＯＳトランジス
タと、上記第２の導電型の半導体膜がゲート、上記絶縁
膜がゲート絶縁膜、上記第２の導電型の半導体膜の下部
領域を挟むように形成された拡散層がソース及びドレイ
ンとなる第２のＭＯＳトランジスタとを有するＣＭＯＳ
トランジスタを含むことを特徴とする付記１４に記載の
半導体装置。
【０１８５】（付記１６） 上記第１ＭＯＳトランジス
タと、上記第２ＭＯＳトランジスタとの境界領域に形成
されている絶縁膜の厚さが、他の領域よりも厚いことを
特徴とする付記１５に記載の半導体装置。
【０１８６】（付記１７） 上記拡散層が、濃度差を有
していることを特徴とする付記１５または１６に記載の
半導体装置。
【０１８７】（付記１８） 上記半導体膜の両側部に、
サイドウォールスペーサが形成されていることを特徴と
する付記１４〜１７の何れか１項に記載の半導体装置。
【０１８８】（付記１９） 半導体基板上に、半導体膜
を形成する第１の工程と、上記半導体膜の一部領域を覆
う第１のマスク層を形成する第２の工程と、上記第１の
マスク層をマスクとして、上記半導体膜に第１の導電型
の第１の不純物を注入し、上記半導体膜内に第１の導電
型の半導体膜を形成する第３の工程と、上記第１のマス
ク層を除去する第４の工程と、上記第１の導電型の半導
体膜と、上記第１の導電型の半導体膜と異なる半導体膜
との境界領域を含むように、上記第１の導電型の半導体
膜の一部領域と、上記第１の導電型の半導体膜と異なる
半導体膜とを覆う第２のマスク層を形成する第５の工程
と、上記第２のマスク層をマスクとして、上記半導体膜
に、上記第１の不純物よりも質量の重い元素から成る上
記第１の導電型と同一導電型の第２の不純物を注入し、
高濃度の第１の導電型の半導体膜と、低濃度の第１の導
電型の半導体膜を形成する第６の工程と、上記第２のマ
スク層を除去する第７の工程と、上記半導体膜上にシリ
サイドを形成する第８の工程とを含むことを特徴とする
半導体装置の製造方法。
【０１８９】（付記２０） 上記第７の工程と、第８の
工程との間に、上記低濃度の第１の導電型の半導体膜の
一部または全部の領域と、上記高濃度の第１の導電型の
半導体膜とを覆う第３のマスク層を形成する第９の工程
と、上記第３のマスク層をマスクとして、上記半導体膜
に上記第１の導電型と異なる第２の導電型の第３の不純
物を注入する第１０の工程と、上記第３のマスク層を除
去する第１１の工程とを含むことを特徴とする付記１９
に記載の半導体装置の製造方法。
【０１９０】（付記２１） 第７の工程と、第９の工程
の間に、上記半導体膜の両側部にサイドウォールスペー
サを形成する第１２の工程と、上記第１の導電型の半導
体膜と、上記第１の導電型の半導体膜と異なる半導体膜
との境界領域を含むように、上記第１の導電型の半導体
膜の一部領域と、上記第１の導電型の半導体膜と異なる
半導体膜とを覆う第４のマスク層を形成する第１３の工
程と、上記第４のマスク層をマスクとして、上記半導体
膜に、上記第１の不純物よりも質量の重い元素から成る
上記第１の導電型と同一導電型の第４の不純物を注入す
る第１４の工程と、上記第４のマスク層を除去する第１
５の工程とを含むことを特徴とする付記２０に記載の半
導体装置の製造方法。
【０１９１】（付記２２） 上記第４の工程と第５の工
程との間に、上記第１の導電型の半導体膜を覆う第５の
マスク層を形成する第１６の工程と、上記第５のマスク
層をマスクとして、上記半導体膜に、上記第１の導電型
の半導体膜と異なる第２の導電型の第５の不純物を注入
し、上記第１の導電型の半導体膜と異なる半導体膜を、
第２の導電型の半導体膜にする第１７の工程と、上記第
５のマスク層を除去する第１８の工程とを含み、さら
に、上記第７の工程と第１２の工程との間に、上記第１
の導電型の半導体膜と、上記第２の導電型の半導体膜と
の境界領域を含むように、上記第１の導電型の半導体膜
と、上記第２の導電型の半導体膜の一部領域とを覆う第
６のマスク層を形成する第１９の工程と、上記第６のマ
スク層をマスクとして、上記半導体膜に、上記第５の不
純物よりも質量の重い元素から成る上記第２の導電型と
同一導電型の第６の不純物を注入し、高濃度の第２の導
電型の半導体膜と、低濃度の第２の導電型の半導体膜を
形成する第２０の工程と、上記第６のマスクを除去する
第２１の工程とを有することを特徴とする付記２１に記
載の半導体装置の製造方法。
【０１９２】（付記２３） 上記第３の工程は、上記半
導体膜にリンイオンを注入することを特徴とする付記１
９〜２２の何れか１項に記載の半導体装置の製造方法。
【０１９３】（付記２４） 上記第６の工程は、上記半
導体膜に砒素イオンを注入することを特徴とする付記１
９〜２３の何れか１項に記載の半導体装置の製造方法。
【０１９４】（付記２５） 上記第９の工程は、上記第
１の導電型の半導体膜と、上記第１の導電型の半導体膜
と異なる半導体膜との境界領域を含むように、上記第１
の導電型の半導体膜と、上記第１の導電型の半導体膜と
異なる半導体膜の一部領域とを覆う第３のマスク層を形
成することを特徴とする付記２０〜２４の何れか１項に
記載の半導体装置の製造方法。
【０１９５】（付記２６） 上記第１０の工程は、上記
第３の工程で半導体膜に注入した第１の導電型の不純物
よりも濃度の低い第２の導電型の不純物を注入すること
を特徴とする付記２１〜２５の何れか１項に記載の半導
体装置の製造方法。
【０１９６】（付記２７） 上記第１０の工程は、上記
半導体膜にホウ素イオンを注入することを特徴とする付
記２６に記載の半導体装置の製造方法。
【０１９７】（付記２８） 上記第１４の工程は、上記
第２の不純物と同一の不純物を注入することを特徴とす
る付記２１〜２７の何れか１項に記載の半導体装置の製
造方法。
【０１９８】（付記２９） 上記第１４の工程は、上記
半導体膜にインジウムイオンを注入することを特徴とす
る付記２８に記載の半導体装置の製造方法。
【０１９９】（付記３０） 上記第１７の工程は、上記
半導体膜にホウ素イオンを注入することを特徴とする付
記２２〜２９の何れか１項に記載の半導体装置の製造方
法。
【０２００】（付記３１） 上記第２０の工程は、上記
半導体膜にインジウムイオンを注入することを特徴とす
る付記２２〜３０の何れか１項に記載の半導体装置の製
造方法。
【０２０１】（付記３２） 上記第１の工程の前に、上
記半導体基板表面に絶縁膜を形成する第２２の工程を行
い、上記第１の工程は、上記酸化膜が形成された半導体
基板上に半導体膜を形成することを特徴とする付記１９
〜３１の何れか１項に記載の半導体装置の製造方法。
【０２０２】（付記３３） 異なる２つの導電型の半導
体膜が接合されて半導体基板上に積層されるゲート半導
体膜と、上記ゲート半導体膜上に積層されるシリサイド
膜とを有する半導体装置であって、上記シリサイド膜
は、少なくとも上記ゲート半導体膜の接合部上に形成さ
れ、且つ、同一導電型の半導体膜のうちの少なくとも１
つは、２つ以上の濃度差を有していることを特徴とする
半導体装置。
【０２０３】（付記３４） 上記シリサイド膜の未形成
領域が、上記濃度差のある領域上に形成されていること
を特徴とする付記３３に記載の半導体装置。
【０２０４】（付記３５） 上記同一導電型の半導体膜
の高濃度領域には、上記半導体膜の低濃度領域に存在す
る不純物よりも質量の重い不純物が存在していることを
特徴とする付記３３または３４に記載の半導体装置。
【０２０５】(付記３６) 上記濃度差が１．５×１０20
ｃｍ-3以上、２×１０20ｃｍ-3以下であることを特徴と
する付記３３〜３５の何れか１項に記載の半導体装置。
【０２０６】(付記３７) 半導体基板上に、異なる２つ
の導電型の半導体膜が接合したゲート半導体膜を形成し
た後、さらに上記ゲート半導体膜上にシリサイド膜を形
成して半導体装置を製造するに際して、上記ゲート半導
体膜のうち、少なくとも１つの同一導電型の半導体膜
に、軽元素の不純物イオンを注入し、上記同一導電型の
半導体膜内に低濃度領域を形成する第１の工程と、上記
同一導電型の半導体膜のうち、上記異なる２つの導電型
の半導体膜の接合部よりも低濃度領域側に、上記軽元素
よりも質量の重い重元素の不純物イオンを注入し、上記
同一導電型の半導体膜内に高濃度領域を形成する第２の
工程と、少なくとも、上記異なる２つの導電型の半導体
膜の接合部上にシリサイド膜を形成する第３の工程とを
含むことを特徴とする半導体装置の製造方法。
【０２０７】(付記３８) 上記第１の工程は、リンイオ
ン及びホウ素イオンのうち、少なくとも何れか一方を注
入することを特徴とする付記３７に記載の半導体装置の
製造方法
【０２０８】(付記３９) 上記第２の工程は、砒素イオ
ンまたはインジウムイオンのうち、少なくとも何れか一
方を注入することを特徴とする付記３７または３８に記
載の半導体装置の製造方法。
【０２０９】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に積層される同一導電型の半導体膜が、上
記半導体基板の面に沿う方向で２つ以上の濃度差を有し
接続されるようにし、上記シリサイド膜の未形成領域
を、上記濃度差のある領域上に形成できるようにしたの
で、上記半導体膜上に形成されるシリサイドの未形成領
域を、同一導電型の半導体膜上に形成することが可能に
なり、ゲート電極にＰＮ接合からなる寄生ダイオードが
形成されることを防止できる。これにより、半導体膜上
にシリサイドを形成したことによる悪影響を抑えなが
ら、低コスト化、微細化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、半導体装置
の製造工程を工程順に示した概略断面図である。
【図２】本発明の第１の実施の形態を示し、図１に続く
半導体装置の製造工程を工程順に示した概略断面図であ
る。
【図３】本発明の第１の実施の形態を示し、図１及び図
２で示した工程で製造される半導体装置を上方から見た
概略平面図である。
【図４】本発明の第２の実施の形態を示し、半導体装置
の製造工程を工程順に示した概略断面図である。
【図５】本発明の第２の実施の形態を示し、図４に続く
半導体装置の製造工程を工程順に示した概略断面図であ
る。
【図６】本発明の第１の実施の形態を示し、図４及び図
５で示した工程で製造される半導体装置を上方から見た
第１の概略平面図である。
【図７】本発明の第１の実施の形態を示し、図４及び図
５で示した工程で製造される半導体装置を上方から見た
第２の概略平面図である。
【図８】本発明の第３の実施の形態を示し、半導体装置
の製造工程を工程順に示した概略断面図である。
【図９】本発明の第３の実施の形態を示し、図８に続く
半導体装置の製造工程を工程順に示した概略断面図であ
る。
【図１０】本発明の第３の実施の形態を示し、図９に続
く半導体装置の製造工程を工程順に示した概略断面図で
ある。
【図１１】本発明の第４の実施の形態を示し、半導体装
置の製造工程を工程順に示した概略断面図である。
【図１２】本発明の第４の実施の形態を示し、図１１に
続く半導体装置の製造工程を工程順に示した概略断面図
である。
【図１３】従来の技術を示し、半導体装置の製造工程を
工程順に示した概略断面図である。
【図１４】従来の技術を示し、図１３に続く半導体装置
の製造工程を工程順に示した概略断面図である。
【符号の説明】
１、３１、５１ 半導体基板 ２、３２、５２ フィールド絶縁膜 ３、３３、５３ ゲート絶縁膜 ４、３４、５４ ポリシリコン膜 ５ 第１のレジストマスク ７ 第３のレジストマスク ８、４０、５８ サイドウォールスペーサ ９ 第４のレジストマスク １０ 第５のレジストマスク １１、２２、４３、６１ シリサイド膜 １２、２３、４４、６２ シリサイド未形成領域 ２１ 第６のレジストマスク ３５ 第７のレジストマスク ３６ 第８のレジストマスク ３８ 第１０のレジストマスク ３９ 第１１のレジストマスク ４１ 第１２のレジストマスク ４２ 第１３のレジストマスク ５５ 第１４のレジストマスク ５７ 第１６のレジストマスク ５９ 第１７のレジストマスク ６０ 第１８のレジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ Ｆターム(参考） 4M104 BB01 BB40 CC05 DD78 DD81 DD84 FF14 GG10 HH16 5F033 HH04 HH26 LL04 MM07 PP06 QQ13 QQ59 QQ65 QQ70 QQ73 VV06 XX03 XX10 XX34 5F048 AA01 AA07 AC03 BA01 BB05 BB06 BB07 BB08 BC06 BF04 BF05 BF06 DA25 5F140 AA01 AA13 AA39 AA40 AB03 BA01 BE07 BF04 BF11 BF18 BF37 BF38 BF56 BG08 BG32 BG34 BG37 BG39 BG52 BG53 BH15 BH21 BJ01 BJ08 BK02 BK13 BK21 CB01 CF04 CF07

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に積層された半導体膜と、
    上記半導体膜上に積層されたシリサイド膜とを有する半
    導体装置であって、 上記半導体基板上に積層される同一導電型の半導体膜の
    うちの少なくとも１つは、上記半導体基板の面に沿う方
    向で２つ以上の濃度差を有し接続されていることを特徴
    とする半導体装置。
  2. 【請求項２】 上記シリサイド膜の未形成領域が、上記
    濃度差のある領域上にあることを特徴とする請求項１に
    記載の半導体装置。
  3. 【請求項３】 上記半導体膜は、２つ以上の濃度差を有
    する第１の導電型の半導体膜と、上記第１の導電型と異
    なる第２の導電型の半導体膜とを有し、 上記第１の導電型の半導体膜の低濃度領域が、上記第２
    の導電型の半導体膜と接続されていることを特徴とする
    請求項１または２に記載の半導体装置。
  4. 【請求項４】 上記半導体膜は、２つ以上の濃度差を有
    する第１の導電型の半導体膜と、上記第１の導電型と異
    なる第２の導電型の半導体膜と、不純物がドープされて
    いないノンドープ半導体膜とを有し、 上記ノンドープ半導体膜は、上記半導体基板の面に沿う
    方向で、上記第１の導電型の半導体膜の低濃度領域と、
    上記第２の導電型の半導体膜とに挟まれて接続されてい
    ることを特徴とする請求項１または２に記載の半導体装
    置。
  5. 【請求項５】 上記半導体膜は、２つ以上の濃度差を有
    する第１の導電型の半導体膜と、２つ以上の濃度差を有
    する上記第１の導電型と異なる第２の導電型の半導体膜
    とを有し、 上記第１の導電型の半導体膜の低濃度領域と、第２の導
    電型の半導体膜の低濃度領域とが接続されていることを
    特徴とする請求項１または２に記載の半導体装置。
  6. 【請求項６】 上記半導体基板の表面に形成される絶縁
    膜と、 上記半導体基板内に、同一導電型の半導体膜の下部領域
    を挟むようにして形成される拡散層とを有し、 上記半導体膜がゲート、上記絶縁膜がゲート絶縁膜、上
    記拡散層がソース及びドレインとなるトランジスタを含
    むことを特徴とする請求項１〜５の何れか１項に記載の
    半導体装置。
  7. 【請求項７】 上記第１の導電型の半導体膜がゲート、
    上記絶縁膜がゲート絶縁膜、上記第１の導電型の半導体
    膜の下部領域を挟むように形成された拡散層がソース及
    びドレインとなる第１のＭＯＳトランジスタと、 上記第２の導電型の半導体膜がゲート、上記絶縁膜がゲ
    ート絶縁膜、上記第２の導電型の半導体膜の下部領域を
    挟むように形成された拡散層がソース及びドレインとな
    る第２のＭＯＳトランジスタとを有するＣＭＯＳトラン
    ジスタを含むことを特徴とする請求項６に記載の半導体
    装置。
  8. 【請求項８】 異なる２つの導電型の半導体膜が接合さ
    れて半導体基板上に積層されるゲート半導体膜と、上記
    ゲート半導体膜上に積層されるシリサイド膜とを有する
    半導体装置であって、 上記シリサイド膜は、少なくとも上記ゲート半導体膜の
    接合部上に形成され、且つ、同一導電型の半導体膜のう
    ちの少なくとも１つは、２つ以上の濃度差を有している
    ことを特徴とする半導体装置。
  9. 【請求項９】 半導体基板上に、半導体膜を形成する第
    １の工程と、 上記半導体膜の一部領域を覆う第１のマスク層を形成す
    る第２の工程と、 上記第１のマスク層をマスクとして、上記半導体膜に第
    １の導電型の第１の不純物を注入し、上記半導体膜内に
    第１の導電型の半導体膜を形成する第３の工程と、 上記第１のマスク層を除去する第４の工程と、 上記第１の導電型の半導体膜と、上記第１の導電型の半
    導体膜と異なる半導体膜との境界領域を含むように、上
    記第１の導電型の半導体膜の一部領域と、上記第１の導
    電型の半導体膜と異なる半導体膜とを覆う第２のマスク
    層を形成する第５の工程と、 上記第２のマスク層をマスクとして、上記半導体膜に、
    上記第１の不純物よりも質量の重い元素から成る上記第
    １の導電型と同一導電型の第２の不純物を注入し、高濃
    度の第１の導電型の半導体膜と、低濃度の第１の導電型
    の半導体膜を形成する第６の工程と、 上記第２のマスク層を除去する第７の工程と、 上記半導体膜上にシリサイドを形成する第８の工程とを
    含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 半導体基板上に、異なる２つの導電型
    の半導体膜が接合したゲート半導体膜を形成した後、さ
    らに上記ゲート半導体膜上にシリサイド膜を形成して半
    導体装置を製造するに際して、 上記ゲート半導体膜のうち、少なくとも１つの同一導電
    型の半導体膜に、軽元素の不純物イオンを注入し、上記
    同一導電型の半導体膜内に低濃度領域を形成する第１の
    工程と、 上記同一導電型の半導体膜のうち、上記異なる２つの導
    電型の半導体膜の接合部よりも低濃度領域側に、上記軽
    元素よりも質量の重い重元素の不純物イオンを注入し、
    上記同一導電型の半導体膜内に高濃度領域を形成する第
    ２の工程と、 少なくとも、上記異なる２つの導電型の半導体膜の接合
    部上にシリサイド膜を形成する第３の工程とを含むこと
    を特徴とする半導体装置の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322730A (ja) * 2004-05-07 2005-11-17 Renesas Technology Corp 半導体装置及びその製造方法
JP2007173840A (ja) * 2005-12-22 2007-07-05 Hynix Semiconductor Inc 半導体素子のデュアルゲート形成方法
JP2008042092A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2011104782A1 (ja) * 2010-02-24 2011-09-01 パナソニック株式会社 半導体装置
WO2012131818A1 (ja) * 2011-03-25 2012-10-04 パナソニック株式会社 半導体装置及びその製造方法
JP2015524612A (ja) * 2012-07-10 2015-08-24 スパンション エルエルシー 漏れ低減書き込みライン荷電保護回路
JP2015188103A (ja) * 2015-06-03 2015-10-29 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2016046363A (ja) * 2014-08-22 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004342821A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置
JP2005203436A (ja) * 2004-01-13 2005-07-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP4268569B2 (ja) * 2004-06-16 2009-05-27 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR100647882B1 (ko) * 2004-07-09 2006-11-24 주식회사 마루스 접속력 향상구조를 갖는 전기접속기용 커넥터
JP4969779B2 (ja) * 2004-12-28 2012-07-04 株式会社東芝 半導体装置の製造方法
JP2006202860A (ja) * 2005-01-19 2006-08-03 Toshiba Corp 半導体装置及びその製造方法
CN101577286B (zh) * 2008-05-05 2012-01-11 联华电子股份有限公司 复合式转移栅极及其制造方法
US11193634B2 (en) * 2012-07-03 2021-12-07 Tseng-Lu Chien LED and/or laser light source or bulb for light device
FR2981503A1 (fr) * 2011-10-13 2013-04-19 St Microelectronics Rousset Transistor mos non sujet a l'effet hump
CN105206528A (zh) * 2014-06-17 2015-12-30 北大方正集团有限公司 平面vdmos器件的制造方法
US10446567B2 (en) * 2017-03-31 2019-10-15 Asahi Kasei Microdevices Corporation Nonvolatile storage element and reference voltage generation circuit
US10734489B2 (en) * 2018-07-31 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with metal silicide layer

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
JPH06244369A (ja) 1993-02-19 1994-09-02 Sony Corp Ｃｍｏｓトランジスタおよびそのゲート電極との接続孔とその製造方法
JP3039200B2 (ja) * 1993-06-07 2000-05-08 日本電気株式会社 Ｍｏｓトランジスタおよびその製造方法
JPH0786421A (ja) 1993-09-13 1995-03-31 Fujitsu Ltd 相補型ｍｏｓトランジスタ及びその製造方法
JP3249292B2 (ja) 1994-04-28 2002-01-21 株式会社リコー デュアルゲート構造の相補形ｍｉｓ半導体装置
JPH098040A (ja) * 1995-06-16 1997-01-10 Sony Corp 配線及びその形成方法
JPH0974195A (ja) * 1995-07-06 1997-03-18 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JPH0927555A (ja) * 1995-07-10 1997-01-28 Ricoh Co Ltd 半導体装置とその製造方法
JPH0992823A (ja) * 1995-09-26 1997-04-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3393249B2 (ja) * 1995-12-27 2003-04-07 ソニー株式会社 デュアルゲート構造を有する半導体装置およびその製造方法
JPH09205152A (ja) * 1996-01-25 1997-08-05 Sony Corp ２層ゲート電極構造を有するｃｍｏｓ半導体装置及びその製造方法
TW322591B (ja) * 1996-02-09 1997-12-11 Handotai Energy Kenkyusho Kk
JPH09246541A (ja) 1996-03-07 1997-09-19 Sony Corp 半導体装置の製造方法
DE69630944D1 (de) * 1996-03-29 2004-01-15 St Microelectronics Srl Hochspannungsfester MOS-Transistor und Verfahren zur Herstellung
JP2910839B2 (ja) 1996-06-25 1999-06-23 日本電気株式会社 半導体装置とその製造方法
JP4142753B2 (ja) * 1996-12-26 2008-09-03 株式会社東芝 スパッタターゲット、スパッタ装置、半導体装置およびその製造方法
EP0923116A1 (en) * 1997-12-12 1999-06-16 STMicroelectronics S.r.l. Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors
KR100255134B1 (ko) * 1997-12-31 2000-05-01 윤종용 반도체 장치 및 그 제조 방법
JP3737914B2 (ja) 1999-09-02 2006-01-25 松下電器産業株式会社 半導体装置及びその製造方法
US6191460B1 (en) * 1999-09-07 2001-02-20 Integrated Device Technology, Inc. Identical gate conductivity type static random access memory cell
JP2001156290A (ja) * 1999-11-30 2001-06-08 Nec Corp 半導体装置
KR20010066122A (ko) * 1999-12-31 2001-07-11 박종섭 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법
JP2001210725A (ja) 2000-01-25 2001-08-03 Matsushita Electric Ind Co Ltd 半導体装置
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
JP2002217310A (ja) * 2001-01-18 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6894356B2 (en) * 2002-03-15 2005-05-17 Integrated Device Technology, Inc. SRAM system having very lightly doped SRAM load transistors for improving SRAM cell stability and method for making the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005322730A (ja) * 2004-05-07 2005-11-17 Renesas Technology Corp 半導体装置及びその製造方法
JP2007173840A (ja) * 2005-12-22 2007-07-05 Hynix Semiconductor Inc 半導体素子のデュアルゲート形成方法
JP2008042092A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2011104782A1 (ja) * 2010-02-24 2011-09-01 パナソニック株式会社 半導体装置
JP2011176104A (ja) * 2010-02-24 2011-09-08 Panasonic Corp 半導体装置
US8994125B2 (en) 2010-02-24 2015-03-31 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including a field effect transistor
WO2012131818A1 (ja) * 2011-03-25 2012-10-04 パナソニック株式会社 半導体装置及びその製造方法
JP5857225B2 (ja) * 2011-03-25 2016-02-10 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015524612A (ja) * 2012-07-10 2015-08-24 スパンション エルエルシー 漏れ低減書き込みライン荷電保護回路
JP2016046363A (ja) * 2014-08-22 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2015188103A (ja) * 2015-06-03 2015-10-29 ラピスセミコンダクタ株式会社 半導体装置の製造方法

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