JP3737914B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デュアルゲート構造を有し、かつシリコンゲート電極及びソース／ドレイン拡散層表面に金属シリサイド層を形成する半導体装置の製造方法及び当該製造方法によって製造された半導体装置に関する。特に、シリコンゲート電極の最小幅が約０．３５μｍ以下であるＭＯＳトランジスタのゲート電極の形成方法に関する。
【０００２】
【従来の技術】
最近、半導体集積回路素子の高性能化のために、ＣＭＯＳトランジスタの内ＮチャネルＭＯＳトランジスタのゲート電極にＮ型不純物を導入したシリコン電極を用い、ＰチャネルＭＯＳトランジスタにはＰ型不純物を導入したシリコン電極を用いるデュアルゲート構造が採用されつつある。このようなデュアルゲート構造をもつ半導体装置において、Ｎチャネル領域とＰチャネル領域をまたいで形成される１つのシリコンゲート電極の境界部では、Ｎ型にもＰ型にもならない領域が必ず存在し、当該境界部での抵抗値は極めて高くなる。このためシリコンゲート電極単独ではＮチャネル領域とＰチャネル領域相互に電流を導通させたり、共通の電圧を与えることは困難となっている。
【０００３】
そこで、Ｎ型シリコンゲート電極とＰ型シリコンゲート電極を電気的に接続するために、シリコンゲート電極表面に金属シリサイド層を形成し、金属シリサイド層を介してＮ型シリコンゲート電極とＰ型シリコンゲート電極の電気的な接続を実現している。
【０００４】
以下、従来のデュアルゲート構造を有し、かつシリコンゲート電極及びソース／ドレイン拡散層表面を金属シリサイド化したＣＭＯＳ半導体装置の製造方法について、図８から図１２を参照しながら説明する。
【０００５】
図８において、１はＮチャネルＭＯＳトランジスタの活性領域であり、この表面にＮチャネルＭＯＳトランジスタが形成される。同様に２はＰチャネルＭＯＳトランジスタの活性領域であり、この表面にＰチャネルＭＯＳトランジスタが形成される。３はトランジスタ素子を電気的に分離する分離絶縁膜である。また、図９において、４はゲート絶縁膜を示し、ゲート絶縁膜４の上にシリコン膜５を堆積する。
【０００６】
かかるシリコン膜５に対して、Ｎチャネル領域側ではＮ型の不純物がイオン注入により導入され、Ｐチャネル領域側ではＰ型の不純物がイオン注入により導入される。Ｎチャネル活性領域とＰチャネル活性領域の境界には電気伝導に寄与するキャリアがほとんど存在しない領域６が、図１０に示すように必ず存在する。
【０００７】
前記領域６は、ＮチャネルＭＯＳトランジスタを形成すべき領域（以下、「Ｎチャネル領域」という。）とＰチャネルＭＯＳトランジスタを形成すべき領域（以下、「Ｐチャネル領域」という。）の間隔が広い場合には、イオン注入に用いるマスクの関係でＮ型不純物及びＰ型不純物とも導入されていない領域である。また、Ｎチャネル領域とＰチャネル領域が接している場合、もしくはＮチャネル領域とＰチャネル領域がオーバーラップしている場合は、電気伝導に寄与しているＮ型不純物の濃度とＰ型不純物の濃度が一致している領域である。このように、Ｎチャネル領域とＰチャネル領域の間隔の有無にかかわらず、前記領域６は必ず存在する。図１０では、Ｎチャネル領域とＰチャネル領域の間隔がない場合を例示している。
【０００８】
前記不純物を注入したシリコン膜５をフォトリソグラフィー及びエッチングにより加工したものがシリコンゲート電極７であり、その後図１１に示すように、前記シリコンゲート電極７の側壁に自己整合的にサイドウォール絶縁膜８、Ｎチャネル活性領域にＮチャネル拡散層９、Ｐチャネル活性領域にＰチャネル拡散層１０が形成される。そして図１２に示すように、シリコンゲート電極表面及び活性領域表面に自己整合的に金属シリサイド層１１を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、シリコンゲート電極の最小幅が約０．３５μｍ以下になると、界面応力により金属シリサイド層１１がシリコンゲート電極７の表面から局部的に剥離する現象や、金属シリサイド層１１がシリコンゲート電極７上で熱的に局所的に凝集し、金属シリサイドが存在しない領域ができる現象が発生しやすくなり、その結果、局部的に金属シリサイド層が断線したシリコンゲート電極ができるおそれが生じる。ここで金属シリサイドの熱的凝集は、シリコンゲート電極７上に金属膜を堆積し熱処理を加えてシリサイド化する工程の途中や、金属シリサイド層の短時間低抵抗化熱処理、金属シリサイド形成後の層間絶縁膜の熱処理工程で発生する可能性が高い。
【００１０】
したがって、Ｎチャネル領域とＰチャネル領域を接続するシリコンゲート電極上において、前記金属シリサイド層の断線箇所とＮチャネル領域とＰチャネルとの領域境界における高抵抗領域が一致した場合には、Ｎチャネル領域とＰチャネル領域の電気的接続が失われ、境界部で電流が導通できないことから回路不良を発生させ、回路動作に深刻な影響を与えてしまうという問題点があった。
【００１１】
本発明は、上記問題点を解消するべく、シリコンゲート電極の最小幅が約０．３５μｍ以下であっても、局部的に金属シリサイド層が断線することなく、回路不良を発生させることのない半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明にかかる半導体装置は、下層がＰ型導電層からなる第１の部分とＮ型導電層からなる第２の部分と前記前記第１の部分と前記第２の部分の境界にある高抵抗部分とで構成され、上層が前記第１の部分と前記第２の部分と前記高抵抗部分にまたがる金属シリサイドで形成された電極が、半導体基板上に形成され、前記電極は、前記高抵抗部分の全体を含む幅広領域と、前記幅広領域の両側の幅狭領域とを有し、前記幅広領域の幅が前記幅狭領域の１倍より大きく３倍以下であり、かつ前記高抵抗部分の全体を含む前記電極の領域上にはコンタクトが形成されていないことを特徴とする。
【００１３】
かかる構成により、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【００１４】
また、本発明にかかる半導体装置は、Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成することが好ましい。ＣＭＯＳ半導体集積回路装置においても同等の効果が期待できるからである。
【００１５】
また、本発明にかかる半導体装置は、金属シリサイドは、チタンシリサイド、コバルトシリサイド又はニッケルシリサイドであることが好ましい。熱処理によって、ゲート配線上においてシリサイドで構成される部分とシリコンで構成される部分とに平面的に分かれて凝集しやすく、本発明においては効果的だからである。
【００１６】
次に、上記課題を解決するために本発明にかかる半導体装置の製造方法は、半導体基板上に半導体膜を形成する工程と、前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成し、前記形成された電極における前記幅広領域の幅を前記幅狭領域の幅の１倍より大きく３倍以下とする工程と、前記形成された電極の表面に金属シリサイドを形成する工程とを含み、前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする。
【００１７】
かかる構成により、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能な半導体装置を製造することができる。
この製造方法において、前記金属シリサイドは、前記形成された電極の表面に自己整合的に形成されるチタンシリサイド、コバルトシリサイド又はニッケルシリサイドであることが好ましい。
本発明にかかる半導体装置の他の製造方法は、半導体基板上に半導体膜を形成する工程と、前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成する工程と、前記形成された電極の表面に自己整合的にチタンシリサイド、コバルトシリサイド又はニッケルシリサイドを形成する工程とを含み、前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする。
この製造方法において、前記Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、前記Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成することが好ましい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体装置及びその製造方法について図面を参照しながら説明する。図１から図５は本発明の実施の形態にかかるＣＭＯＳ半導体集積回路装置の製造方法を示す図であり、特にＭＯＳトランジスタのＮチャネル領域とＰチャネル領域の境界近傍の断面図及び平面図を例示している。なお、断面図は平面図のＡ−Ａ’線に沿った断面を示している。
【００１９】
まず図１は、半導体基板１表面にＮチャネルＭＯＳトランジスタの活性領域１、ＰチャネルＭＯＳトランジスタの活性領域２、分離絶縁膜３を形成した状態を示している。次に図２は、ゲート絶縁膜４を介して、不純物をほとんど含まないシリコン膜５を堆積した直後の状態を示している。
【００２０】
図３は、堆積したシリコン膜５に対してフォトリソグラフィーを用いてＰチャネル領域にレジストを形成し、それをマスクとしてＮチャネル領域にＮ型不純物（例えばＰ―リン）を、また同様にＮチャネル領域にレジストを形成し、それをマスクとしてＰチャネル領域にＰ型不純物（例えばＢ―ボロン）をイオン注入した状態を示している。本工程以後に発生する熱処理によって、注入した不純物が活性化され、シリコン膜５はＮ型もしくはＰ型の電気伝導型を持つようになるが、Ｎチャネル領域とＰチャネル領域の境界では、どちらの伝導型も持たない高抵抗の領域６が形成される。
【００２１】
さらに図４は、不純物が導入されたシリコン膜５を、フォトリソグラフィー及びエッチングを用いてシリコンゲート電極７を形成した状態を示している。ここで、Ｎチャネル領域とＰチャネル領域の境界部におけるシリコンゲート電極の幅Ｘを、その他の領域におけるシリコンゲート電極の幅Ｙよりも大きくしておく。シリコンゲート電極７の幅Ｘが大きいほどシリコンゲート電極表面の金属シリサイド層の断線を抑制する効果は高いが、反面、回路面積の増大を招くため、その他の領域におけるシリコンゲート電極７の幅Ｙの１倍より大きく、３倍以下程度にするのが好ましい。境界領域としてシリコンゲート電極の幅を大きくする部分は、少なくとも前記高抵抗の領域６上すべてを含む必要がある。
【００２２】
図５は、シリコンゲート電極７に自己整合的にサイドウォール絶縁膜８、Ｎチャネル拡散層９、Ｐチャネル拡散層１０を形成した状態を示している。図５において、シリコンゲート電極７、Ｎチャネル拡散層９、Ｐチャネル拡散層１０の表面に自己整合的に金属シリサイド層１１を形成している。この後、通常の製造工程に従って、シリコンゲート電極７を含む全面に絶縁膜を形成し、約６００℃〜９００℃の温度で熱処理を行い、さらにアルミニウムを主成分とする配線を形成することになる。
【００２３】
本発明の実施の形態にかかる半導体装置の製造工程においては、Ｎチャネル領域とＰチャネル領域の境界部でシリコンゲート電極の幅を大きくしていることが特徴である。かかる構成とすることにより、シリコンゲート電極のＰ型導電部とＮ型導電部の前記境界部において、シリコンゲートと金属シリサイド界面の応力や熱処理による金属シリサイド層の凝集現象によって生じる金属シリサイド層の断線を未然に防止することができる。そして、安定的にＮ型シリコンゲート電極とＰ型シリコンゲート電極の電気的な導通を実現できる。
【００２４】
シリコンゲート電極の幅が小さい場合、例えば０．２０μｍの場合における金属シリサイド層の形成形状の走査型電子顕微鏡写真を図６に示す。シリコンゲート電極表面に形成された金属シリサイド層において、断線している領域があることが良くわかる。このような断線がＮチャネル領域とＰチャネル領域の境界のシリコンゲート電極上で発生した場合には、電気特性として不良となる。
【００２５】
それに対して、本発明のようにシリコンゲート電極の幅を大きくした場合、例えば０．２６μｍとした場合における金属シリサイド層の形成形状の走査電子顕微鏡写真を図７に示す。図７においては、図６のような金属シリサイド層断線は見られず、シリコンゲート電極表面全体に均一な金属シリサイド層が形成されていることがわかる。このことから、Ｎチャネル領域とＰチャネル領域の境界近傍において、シリコンゲート電極の幅を大きくすることによって、金属シリサイド層の断線を防止することができることを確認することができる。
【００２６】
ここで、金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が考えられる。熱処理によって、ゲート配線上においてシリサイドで構成される部分とシリコンで構成される部分とに平面的に分かれて凝集しやすく、本発明においては効果的だからである。なお、特にこれらに限定されるものではなく、凝集自体は半導体集積回路に用いる熱処理温度範囲及び熱処理時間内では起こりにくいが、モリブデンシリサイド、タングステンシリサイド等の金属シリサイドを用いる場合にも適用することが可能である。
【００２７】
また、以上のような金属シリサイドの凝集や応力によるＰ型、Ｎ型境界におけるゲート電極上のシリサイドの断線は、シリサイド化やその後の熱処理条件に依存して発生状況が変化する。デュアルゲートが用いられ、半導体集積回路のシリコンゲートの電極幅が約０．３５μｍ以下に小さくなると、それに対応する熱処理条件下においては、実際に断線する確率が無視できなくなるが、本発明を適用することによって断線を防止することが可能である。図７において、本来のトランジスタとして動作する活性領域及びその延長部分におけるシリコンゲートの電極幅が０．２０μｍの場合に、幅を０．２６μｍに拡大しただけで断線を防止することができたのは、電極幅０．２０μｍの半導体集積回路を製造するのに対応する熱処理時間及び温度が、電極幅０．３５μｍの半導体集積回路を製造する場合よりも短くあるいは低いからである。
【００２８】
以上のように本実施の形態によれば、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【００２９】
【発明の効果】
以上のように本発明にかかる半導体装置によれば、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図２】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図３】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図４】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図５】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図６】 従来のシリコンゲート電極上での金属シリサイド層の断線状態を示す図
【図７】 本発明によるシリコンゲート電極上での金属シリサイド層の状態を示す図
【図８】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図９】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１０】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１１】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１２】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【符号の説明】
１ Ｎチャネル活性領域
２ Ｐチャネル活性領域
３ 分離絶縁膜
４ ゲート絶縁膜
５ シリコン膜
６ Ｎチャネル領域とＰチャネル領域の境界部における高抵抗の領域
７ シリコンゲート電極
８ サイドウォール絶縁膜
９ Ｎチャネル拡散層
１０ Ｐチャネル拡散層
１１ 金属
【発明の属する技術分野】
本発明は、デュアルゲート構造を有し、かつシリコンゲート電極及びソース／ドレイン拡散層表面に金属シリサイド層を形成する半導体装置の製造方法及び当該製造方法によって製造された半導体装置に関する。特に、シリコンゲート電極の最小幅が約０．３５μｍ以下であるＭＯＳトランジスタのゲート電極の形成方法に関する。
【０００２】
【従来の技術】
最近、半導体集積回路素子の高性能化のために、ＣＭＯＳトランジスタの内ＮチャネルＭＯＳトランジスタのゲート電極にＮ型不純物を導入したシリコン電極を用い、ＰチャネルＭＯＳトランジスタにはＰ型不純物を導入したシリコン電極を用いるデュアルゲート構造が採用されつつある。このようなデュアルゲート構造をもつ半導体装置において、Ｎチャネル領域とＰチャネル領域をまたいで形成される１つのシリコンゲート電極の境界部では、Ｎ型にもＰ型にもならない領域が必ず存在し、当該境界部での抵抗値は極めて高くなる。このためシリコンゲート電極単独ではＮチャネル領域とＰチャネル領域相互に電流を導通させたり、共通の電圧を与えることは困難となっている。
【０００３】
そこで、Ｎ型シリコンゲート電極とＰ型シリコンゲート電極を電気的に接続するために、シリコンゲート電極表面に金属シリサイド層を形成し、金属シリサイド層を介してＮ型シリコンゲート電極とＰ型シリコンゲート電極の電気的な接続を実現している。
【０００４】
以下、従来のデュアルゲート構造を有し、かつシリコンゲート電極及びソース／ドレイン拡散層表面を金属シリサイド化したＣＭＯＳ半導体装置の製造方法について、図８から図１２を参照しながら説明する。
【０００５】
図８において、１はＮチャネルＭＯＳトランジスタの活性領域であり、この表面にＮチャネルＭＯＳトランジスタが形成される。同様に２はＰチャネルＭＯＳトランジスタの活性領域であり、この表面にＰチャネルＭＯＳトランジスタが形成される。３はトランジスタ素子を電気的に分離する分離絶縁膜である。また、図９において、４はゲート絶縁膜を示し、ゲート絶縁膜４の上にシリコン膜５を堆積する。
【０００６】
かかるシリコン膜５に対して、Ｎチャネル領域側ではＮ型の不純物がイオン注入により導入され、Ｐチャネル領域側ではＰ型の不純物がイオン注入により導入される。Ｎチャネル活性領域とＰチャネル活性領域の境界には電気伝導に寄与するキャリアがほとんど存在しない領域６が、図１０に示すように必ず存在する。
【０００７】
前記領域６は、ＮチャネルＭＯＳトランジスタを形成すべき領域（以下、「Ｎチャネル領域」という。）とＰチャネルＭＯＳトランジスタを形成すべき領域（以下、「Ｐチャネル領域」という。）の間隔が広い場合には、イオン注入に用いるマスクの関係でＮ型不純物及びＰ型不純物とも導入されていない領域である。また、Ｎチャネル領域とＰチャネル領域が接している場合、もしくはＮチャネル領域とＰチャネル領域がオーバーラップしている場合は、電気伝導に寄与しているＮ型不純物の濃度とＰ型不純物の濃度が一致している領域である。このように、Ｎチャネル領域とＰチャネル領域の間隔の有無にかかわらず、前記領域６は必ず存在する。図１０では、Ｎチャネル領域とＰチャネル領域の間隔がない場合を例示している。
【０００８】
前記不純物を注入したシリコン膜５をフォトリソグラフィー及びエッチングにより加工したものがシリコンゲート電極７であり、その後図１１に示すように、前記シリコンゲート電極７の側壁に自己整合的にサイドウォール絶縁膜８、Ｎチャネル活性領域にＮチャネル拡散層９、Ｐチャネル活性領域にＰチャネル拡散層１０が形成される。そして図１２に示すように、シリコンゲート電極表面及び活性領域表面に自己整合的に金属シリサイド層１１を形成する。
【０００９】
【発明が解決しようとする課題】
しかしながら、シリコンゲート電極の最小幅が約０．３５μｍ以下になると、界面応力により金属シリサイド層１１がシリコンゲート電極７の表面から局部的に剥離する現象や、金属シリサイド層１１がシリコンゲート電極７上で熱的に局所的に凝集し、金属シリサイドが存在しない領域ができる現象が発生しやすくなり、その結果、局部的に金属シリサイド層が断線したシリコンゲート電極ができるおそれが生じる。ここで金属シリサイドの熱的凝集は、シリコンゲート電極７上に金属膜を堆積し熱処理を加えてシリサイド化する工程の途中や、金属シリサイド層の短時間低抵抗化熱処理、金属シリサイド形成後の層間絶縁膜の熱処理工程で発生する可能性が高い。
【００１０】
したがって、Ｎチャネル領域とＰチャネル領域を接続するシリコンゲート電極上において、前記金属シリサイド層の断線箇所とＮチャネル領域とＰチャネルとの領域境界における高抵抗領域が一致した場合には、Ｎチャネル領域とＰチャネル領域の電気的接続が失われ、境界部で電流が導通できないことから回路不良を発生させ、回路動作に深刻な影響を与えてしまうという問題点があった。
【００１１】
本発明は、上記問題点を解消するべく、シリコンゲート電極の最小幅が約０．３５μｍ以下であっても、局部的に金属シリサイド層が断線することなく、回路不良を発生させることのない半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明にかかる半導体装置は、下層がＰ型導電層からなる第１の部分とＮ型導電層からなる第２の部分と前記前記第１の部分と前記第２の部分の境界にある高抵抗部分とで構成され、上層が前記第１の部分と前記第２の部分と前記高抵抗部分にまたがる金属シリサイドで形成された電極が、半導体基板上に形成され、前記電極は、前記高抵抗部分の全体を含む幅広領域と、前記幅広領域の両側の幅狭領域とを有し、前記幅広領域の幅が前記幅狭領域の１倍より大きく３倍以下であり、かつ前記高抵抗部分の全体を含む前記電極の領域上にはコンタクトが形成されていないことを特徴とする。
【００１３】
かかる構成により、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【００１４】
また、本発明にかかる半導体装置は、Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成することが好ましい。ＣＭＯＳ半導体集積回路装置においても同等の効果が期待できるからである。
【００１５】
また、本発明にかかる半導体装置は、金属シリサイドは、チタンシリサイド、コバルトシリサイド又はニッケルシリサイドであることが好ましい。熱処理によって、ゲート配線上においてシリサイドで構成される部分とシリコンで構成される部分とに平面的に分かれて凝集しやすく、本発明においては効果的だからである。
【００１６】
次に、上記課題を解決するために本発明にかかる半導体装置の製造方法は、半導体基板上に半導体膜を形成する工程と、前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成し、前記形成された電極における前記幅広領域の幅を前記幅狭領域の幅の１倍より大きく３倍以下とする工程と、前記形成された電極の表面に金属シリサイドを形成する工程とを含み、前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする。
【００１７】
かかる構成により、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能な半導体装置を製造することができる。
この製造方法において、前記金属シリサイドは、前記形成された電極の表面に自己整合的に形成されるチタンシリサイド、コバルトシリサイド又はニッケルシリサイドであることが好ましい。
本発明にかかる半導体装置の他の製造方法は、半導体基板上に半導体膜を形成する工程と、前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成する工程と、前記形成された電極の表面に自己整合的にチタンシリサイド、コバルトシリサイド又はニッケルシリサイドを形成する工程とを含み、前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする。
この製造方法において、前記Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、前記Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成することが好ましい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態にかかる半導体装置及びその製造方法について図面を参照しながら説明する。図１から図５は本発明の実施の形態にかかるＣＭＯＳ半導体集積回路装置の製造方法を示す図であり、特にＭＯＳトランジスタのＮチャネル領域とＰチャネル領域の境界近傍の断面図及び平面図を例示している。なお、断面図は平面図のＡ−Ａ’線に沿った断面を示している。
【００１９】
まず図１は、半導体基板１表面にＮチャネルＭＯＳトランジスタの活性領域１、ＰチャネルＭＯＳトランジスタの活性領域２、分離絶縁膜３を形成した状態を示している。次に図２は、ゲート絶縁膜４を介して、不純物をほとんど含まないシリコン膜５を堆積した直後の状態を示している。
【００２０】
図３は、堆積したシリコン膜５に対してフォトリソグラフィーを用いてＰチャネル領域にレジストを形成し、それをマスクとしてＮチャネル領域にＮ型不純物（例えばＰ―リン）を、また同様にＮチャネル領域にレジストを形成し、それをマスクとしてＰチャネル領域にＰ型不純物（例えばＢ―ボロン）をイオン注入した状態を示している。本工程以後に発生する熱処理によって、注入した不純物が活性化され、シリコン膜５はＮ型もしくはＰ型の電気伝導型を持つようになるが、Ｎチャネル領域とＰチャネル領域の境界では、どちらの伝導型も持たない高抵抗の領域６が形成される。
【００２１】
さらに図４は、不純物が導入されたシリコン膜５を、フォトリソグラフィー及びエッチングを用いてシリコンゲート電極７を形成した状態を示している。ここで、Ｎチャネル領域とＰチャネル領域の境界部におけるシリコンゲート電極の幅Ｘを、その他の領域におけるシリコンゲート電極の幅Ｙよりも大きくしておく。シリコンゲート電極７の幅Ｘが大きいほどシリコンゲート電極表面の金属シリサイド層の断線を抑制する効果は高いが、反面、回路面積の増大を招くため、その他の領域におけるシリコンゲート電極７の幅Ｙの１倍より大きく、３倍以下程度にするのが好ましい。境界領域としてシリコンゲート電極の幅を大きくする部分は、少なくとも前記高抵抗の領域６上すべてを含む必要がある。
【００２２】
図５は、シリコンゲート電極７に自己整合的にサイドウォール絶縁膜８、Ｎチャネル拡散層９、Ｐチャネル拡散層１０を形成した状態を示している。図５において、シリコンゲート電極７、Ｎチャネル拡散層９、Ｐチャネル拡散層１０の表面に自己整合的に金属シリサイド層１１を形成している。この後、通常の製造工程に従って、シリコンゲート電極７を含む全面に絶縁膜を形成し、約６００℃〜９００℃の温度で熱処理を行い、さらにアルミニウムを主成分とする配線を形成することになる。
【００２３】
本発明の実施の形態にかかる半導体装置の製造工程においては、Ｎチャネル領域とＰチャネル領域の境界部でシリコンゲート電極の幅を大きくしていることが特徴である。かかる構成とすることにより、シリコンゲート電極のＰ型導電部とＮ型導電部の前記境界部において、シリコンゲートと金属シリサイド界面の応力や熱処理による金属シリサイド層の凝集現象によって生じる金属シリサイド層の断線を未然に防止することができる。そして、安定的にＮ型シリコンゲート電極とＰ型シリコンゲート電極の電気的な導通を実現できる。
【００２４】
シリコンゲート電極の幅が小さい場合、例えば０．２０μｍの場合における金属シリサイド層の形成形状の走査型電子顕微鏡写真を図６に示す。シリコンゲート電極表面に形成された金属シリサイド層において、断線している領域があることが良くわかる。このような断線がＮチャネル領域とＰチャネル領域の境界のシリコンゲート電極上で発生した場合には、電気特性として不良となる。
【００２５】
それに対して、本発明のようにシリコンゲート電極の幅を大きくした場合、例えば０．２６μｍとした場合における金属シリサイド層の形成形状の走査電子顕微鏡写真を図７に示す。図７においては、図６のような金属シリサイド層断線は見られず、シリコンゲート電極表面全体に均一な金属シリサイド層が形成されていることがわかる。このことから、Ｎチャネル領域とＰチャネル領域の境界近傍において、シリコンゲート電極の幅を大きくすることによって、金属シリサイド層の断線を防止することができることを確認することができる。
【００２６】
ここで、金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等が考えられる。熱処理によって、ゲート配線上においてシリサイドで構成される部分とシリコンで構成される部分とに平面的に分かれて凝集しやすく、本発明においては効果的だからである。なお、特にこれらに限定されるものではなく、凝集自体は半導体集積回路に用いる熱処理温度範囲及び熱処理時間内では起こりにくいが、モリブデンシリサイド、タングステンシリサイド等の金属シリサイドを用いる場合にも適用することが可能である。
【００２７】
また、以上のような金属シリサイドの凝集や応力によるＰ型、Ｎ型境界におけるゲート電極上のシリサイドの断線は、シリサイド化やその後の熱処理条件に依存して発生状況が変化する。デュアルゲートが用いられ、半導体集積回路のシリコンゲートの電極幅が約０．３５μｍ以下に小さくなると、それに対応する熱処理条件下においては、実際に断線する確率が無視できなくなるが、本発明を適用することによって断線を防止することが可能である。図７において、本来のトランジスタとして動作する活性領域及びその延長部分におけるシリコンゲートの電極幅が０．２０μｍの場合に、幅を０．２６μｍに拡大しただけで断線を防止することができたのは、電極幅０．２０μｍの半導体集積回路を製造するのに対応する熱処理時間及び温度が、電極幅０．３５μｍの半導体集積回路を製造する場合よりも短くあるいは低いからである。
【００２８】
以上のように本実施の形態によれば、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【００２９】
【発明の効果】
以上のように本発明にかかる半導体装置によれば、シリコンゲート電極の最小幅０．３５μｍ以下の微細なＭＯＳトランジスタ回路においても、Ｎチャネル領域とＰチャネル領域の境界近傍のみのシリコンゲート電極の幅を大きくすることによって、大幅な回路面積の増大を招くことなくシリコンゲート電極表面上に形成した金属シリサイド層の断線を抑制することができ、前記金属シリサイド層の断線による、回路不良を防止することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図２】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図３】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図４】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図５】 本発明の実施の形態にかかる半導体装置の製造方法における一工程を示す断面図及び平面図
【図６】 従来のシリコンゲート電極上での金属シリサイド層の断線状態を示す図
【図７】 本発明によるシリコンゲート電極上での金属シリサイド層の状態を示す図
【図８】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図９】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１０】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１１】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【図１２】 従来の半導体装置の製造方法における一工程を示す断面図及び平面図
【符号の説明】
１ Ｎチャネル活性領域
２ Ｐチャネル活性領域
３ 分離絶縁膜
４ ゲート絶縁膜
５ シリコン膜
６ Ｎチャネル領域とＰチャネル領域の境界部における高抵抗の領域
７ シリコンゲート電極
８ サイドウォール絶縁膜
９ Ｎチャネル拡散層
１０ Ｐチャネル拡散層
１１ 金属
Claims (7)
- 下層がＰ型導電層からなる第１の部分とＮ型導電層からなる第２の部分と前記前記第１の部分と前記第２の部分の境界にある高抵抗部分とで構成され、上層が前記第１の部分と前記第２の部分と前記高抵抗部分にまたがる金属シリサイドで形成された電極が、半導体基板上に形成され、
前記電極は、前記高抵抗部分の全体を含む幅広領域と、前記幅広領域の両側の幅狭領域とを有し、前記幅広領域の幅が前記幅狭領域の幅の１倍より大きく３倍以下であり、かつ前記高抵抗部分の全体を含む前記電極の領域上にはコンタクトが形成されていないことを特徴とする半導体装置。 - 前記Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、前記Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成する請求項１記載の半導体装置。
- 前記金属シリサイドは、チタンシリサイド、コバルトシリサイド又はニッケルシリサイドである請求項１又は２記載の半導体装置。
- 半導体基板上に半導体膜を形成する工程と、
前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、
前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成し、前記形成された電極における前記幅広領域の幅を前記幅狭領域の幅の１倍より大きく３倍以下とする工程と、
前記形成された電極の表面に金属シリサイドを形成する工程とを含み、
前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする半導体装置の製造方法。 - 前記金属シリサイドは、前記形成された電極の表面に自己整合的に形成されるチタンシリサイド、コバルトシリサイド又はニッケルシリサイドである請求項５記載の半導体装置の製造方法。
- 半導体基板上に半導体膜を形成する工程と、
前記半導体膜における第１の部分にＰ型不純物を導入してＰ型導電層を形成し、かつ前記半導体膜における、前記第１の部分に隣り合った第２の部分にＮ型不純物を導入してＮ型導電層を形成することによって、前記半導体膜において、前記Ｐ型不純物及び前記Ｎ型不純物のどちらも導入していない部分、あるいは前記Ｐ型不純物及び前記Ｎ型不純物が相互拡散した部分である高抵抗部分を前記第１の部分と前記第２の部分の境界に形成する工程と、
前記半導体膜を選択的にエッチングして、前記高抵抗部分の全体を含む幅広領域と前記幅広領域の両側の幅狭領域とを有する電極を形成する工程と、
前記形成された電極の表面に自己整合的にチタンシリサイド、コバルトシリサイド又はニッケルシリサイドを形成する工程とを含み、
前記高抵抗部分の全体を含む前記電極の領域上にコンタクトを形成しないことを特徴とする半導体装置の製造方法。 - 前記Ｐ型導電層はＰチャネルＭＯＳトランジスタのゲート電極を構成し、前記Ｎ型導電層はＮチャネルＭＯＳトランジスタのゲート電極を構成する請求項４〜６のいずれかに記載の半導体装置の製造方法。
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2000
- 2000-08-31 US US09/652,989 patent/US6570231B1/en not_active Expired - Lifetime
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