JPH0296375A

JPH0296375A - 半導体装置

Info

Publication number: JPH0296375A
Application number: JP8328089A
Authority: JP
Inventors: Yasuo Yamaguchi; 泰男山口; Tadashi Nishimura; 正西村; Yasuaki Inoue; 靖朗井上; Kazuyuki Sugahara; 和之須賀原; Shigeru Kusunoki; 茂楠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-05-11
Filing date: 1989-03-31
Publication date: 1990-04-09
Anticipated expiration: 2013-05-18
Also published as: JP2752424B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体装置に関し、特に絶縁基板上に堆積
された半導体活性層にＭＯ３型電界効果トランジスタ（
以下ＭＯＳ　Ｆ　ＥＴと称す）を形成した、いわゆるＳ
　ＯＩ　　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）デバイスに関する。

〔従来の技術〕

第４図（ａ）は従来の自己整合シリサイド（以下サリサ
イドという）構造を有する薄膜Ｓｏｌ−ＭＯ３ＦＥＴの
断面図であり、第４図（ｂ）は、その平面図である。

第５図（ａ）ないし第５図（Ｃ）は従来のサリサイド型
薄膜Ｓｏｌ−ＭＯ３ＦＥＴの製造工程の主なる部分を示
す。以下これら第４図および第５図を参照して従来の半
導体装置について説明する。

第５図において、シリコン基板１上に５ｉＯｚ等からな
る絶縁層２を設け、その上にＳｉｎｇ等からなる分離用
絶縁層３と半導体活性層である単結晶シリコン層４を設
定する。シリコン層４には、濃度の高い、即ち例えば１
０１ｑ〜１０ｔｏＣｍ−３の第１導電型の不純物を導入
したソース領域５Ａ及びドレイン領域５Ｂと、濃度の低
い、即ち例えばＩＱ１６〜１０”ｃｍ−’の第２導電型
の不純物を導入したチャネル領域６を設ける。シリコン
Ｎ４上には薄いゲート絶縁膜８を挟んで多結晶シリコン
等からなるゲート電極９を形成する。

ゲート電極９はその電位によりゲート絶縁膜８下のチャ
ネル領域６に発生するキャリア数を制御し、ソース領域
５Ａとドレイン領域５Ｂ間の電流を調節する働きがある
。ゲート電極９の端部にはＳｉＯ□等からなる絶縁壁１
１が設定され、ゲート電極９および絶縁壁１１の下部以
外のシリコンＮ４は自己整合的にチタンと反応して設け
られる第１のチタンシリサイド層１７が形成される。ま
た、ゲート電極９上にも自己整合的に同様の第２のチタ
ンシリサイド１１８が設けられる。絶縁層上に形成する
ＭＯＳＦＥＴの場合、半導体活性領域は適度に薄い（３
００〜２０００人）事が好ましい。

この半導体活性層が厚い場合は、ゲート電圧印加により
チャネルを形成して印加状態に置いた時、チャネル領域
６下でドレイン領域５Ｂから伸びた空乏層がソース領域
５Ａにまで届き、この領域のポテンシャル低下のために
ゲート電極９で制御される表面よりも深い下部の空乏領
域に直接キャリアが注入され、象、激な通電領域の増加
、いわゆるパンチスルーを招き、動作耐圧が著しく低下
するという問題点があった。また、ドレイン近傍で衝突
電離して生成した電子−正孔対の内、正孔がチャネル下
部の浮動（ｆｌｏａｔｉｎｇ）　８５域にまで拡散し、
その部分の電位を上げるためにチャネル電流が増加して
Ｉｄ−Ｖｄ特性（ドレイン電流−ドレイン電圧特性）に
くびれを生じるキンク効果が起こるという問題もあった
。

上記問題点により、半導体活性層は適度の薄い膜厚に設
定される（これを薄膜ＳＯＩ／ＭＯ３ＦＥＴという）が
、膜厚が薄いとソース領域５Ａ及びドレイン領域５Ｂの
抵抗が大きくなり、十分に薄膜Ｓｏｌ／ＭＯ３ＦＥＴの
特長を生かせないため、低抵抗化のため、ソース領域５
Ａおよびドレイン領域５Ｂは、ケート電極９と絶縁壁１
１下以外の部分は自己整合的に上述の厚い第１のチタン
シリサイド（ＴｉＳｉ、）層１７を形成する。

この様にシリコン層４上及びゲート電極９上に自己整合
的にチタンシリサイドを形成する方法を第５図（ａ）な
いし第５図（Ｃ）に示す。シリコンＮ４上に厚いチタン
層１９を堆積しく第５図（ａ））、窒素中でｓ　ｏ　ｏ
　”ｃの熱処理を行うと、シリコン層４上のチタンはシ
リコンと反応しチタンシリサイド層１７となり、最表面
のみ窒素と反応し窒化チタンＪｉ１６となる。絶縁層３
．１１上には、シリコンは存在しないため、チタン層の
全ては窒素と反応し窒化チタン層１６となる（第５図（
ｂ））。ここで、窒化チタン層１６を硫酸等により選択
的に除去すれば、シリコン層４のあった部分には第１の
厚いチタンシリサイド層１７が形成され、また、ケート
電極９に多結晶シリコンを用いた時には、ゲート電極９
上には、第２の厚いチタンシリサイド層１８が選択的に
形成される。この場合、通常の薄膜ＳＯＩ／ＭＯ３ＦＥ
Ｔではシリコン層４が３００〜２０００人と非常に薄い
ため、シリコン層４の深さ方向の全てにわたってシリサ
イド化が起こり、全てチタンシリサイドとなる。シリコ
ン層４及び第１の厚いチタンシリサイド層１７上には、
絶縁層１２が設けられ、貫通孔１３を介して、ソース領
域５Ａ、ドレイン領域５Ｂ、ゲート電極９に接続する配
線層１４が設定される。

〔発明が解決しようとする課題〕従来の装置は以上のように構成されていたため、第１の
厚いチタンシリサイド層１７と半導体であるソース又は
ドレイン領域５Ａ又は５Ｂとの接触部Ｂの接触面積が非
常に少なく、接触抵抗が非常に大きくなり、第３図（ａ
）に示すように、ソース・ドレイン間の電流が少なくな
るという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、チタンシリサイド層と半導体であるソース又
はドレイン領域との接触面積を増加させ、接触抵抗の低
減により十分なソース・ドレイン間の電流を得る事がで
き、かつ歩留りの良い半導体装置を提供することを目的
とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、薄膜ＳＯＩ／ＭＯ３ＦＥ
Ｔにおいて、絶縁層上のシリコン層の部分に自己整合的
に形成するチタンシリサイド等の金属シリサイド層をシ
リコン層の下端にまで達しない様に設定したものである
。

〔作用〕

この発明においては、シリコンと金属とを自己整合的に
反応させて形成するチタンシリサイド等のシリサイド層
をシリコン層の下端にまで達しない様に設定したため、
シリサイド層と半導体であるソース及びドレイン領域と
の接触面積が増加し、接触抵抗が減少するため、十分な
ソース・ドレイン間の電流が得られる。

〔実施例〕

以下本発明の一実施例を図について説明する。

第１図および第２図はこの発明の一実施例によるサリサ
イド型Ｓｏｌ／ＭＯ３ＦＥＴを示す図であり、第１図（
ａ）は構造の断面図、第１図（ｂ）は平面図、第２図（
ａ）ないし第２図（Ｃ）はその主な製造工程における断
面図である。第３図（ａ）（ｂ）は従来および本発明の
ＳＯＩ／ＭＯ３ＦＥＴのトランジスタ特性（Ｉｄ−Ｖｄ
特性）を示す図である。以下、これら第１図ないし第３
図を参照してこの発明の一実施例について説明する。

第１図および第２図に示す実施例は以下の点を除いて第
４図および第５図に示す従来例と同様であり、相当する
部分には同一の参照番号を付しその説明を省略する。

この実施例ではシリコン層４とチタン層とが自己整合的
に反応して形成される第１のチタンシリサイド層７をシ
リコン層４全てと反応して絶縁層２上にまで達するとい
うことのない様に薄く設定する。本実施例の製造方法は
、第２図（ａ）に示した様にチタン層１５を薄く堆積し
、従来例と同一フローの工程により自己整合的にシリコ
ン層４の途中にまでチタンシリサイド層７を薄く形成す
る。

この様にシリサイドＮ７を１（設定すると、シリサイド
層７と半導体との接触面積が非常に増大し、接触抵抗が
低減されるため、第３図（ａ）の従来例に比し、第３図
（ｂ）に示した様にソース・ドレイン間の電流が増加し
、トランジスタの駆動能力が向上する。

特にボロンを導入したＰ型のソース・ドレインに対して
はシリサイド系の金属は、界面の電気的な障壁が高く、
従来例では良好な接触を非常に得にくく、そのためシリ
サイド層と半導体であるソース・ドレイン領域との接触
抵抗が非常に大きかったことを考えると、本実施例の効
果は大きいものである。

また、第６図は本発明者が行った実験結果である、第１
図あるいは第４図の装置におけるシート抵抗のチタンシ
リサイド膜厚依存性を示す図、第７図は同じくトランジ
スタの歩留のチタンシリサイド膜厚依存性を示す図であ
る。

この第６図、第７図の実験結果により、次のことがわか
るものである。

第６図に示す様に、チタンシリサイド層１７の膜厚（Ｔ
ｉＳｉｚ膜厚）がシリコン層の膜厚（ＳＯＩ膜厚＝１０
００人）にまで増大する、すなわち、シリコン層の下ま
で到達すると、該シリコン層の本来下がるか飽和すべき
シート抵抗が上昇してしまう。これは、チタンシリサイ
ド層１７が下まで達すると、絶縁層２とチタンシリサイ
ド層１７との間に大きなストレスが発生し、チタンシリ
サイド層１７にクラックが発生するか、あるいはチタン
シリサイドが凝集することが原因であると考えられる。

そしてこのようにチタンシリサイド層１７が絶縁層２上
にまで達すると、時として、トランジスタ動作がなされ
なくなり、第７図に示すようにトランジスタの製造歩留
が大きく低下するという現象となって現れているもので
ある。

しかるに、本発明では、チタンシリサイド層７が薄く、
その下面はシリコン４と接しているため、密着性が良く
、チタンシリサイド層が下まで到達していた時に発生し
ていたクランクや凝集が無くなり、第６図に示されるよ
うにシート抵抗の増加が抑えられる。このため、第７図
に示されるようにトランジスタの歩留は非常に良く、上
述の効果と合わせて本発明の効果は非常に大なるものと
なる。なおこの両図から本発明のＴｉＳｉ、膜厚は薄い
方ではシート抵抗が約５００以下となる厚さ、厚い方で
は１０００人より小さい厚さであればよいものである。

このようにシリサイド層を薄く形成した本実施例のサリ
サイド型薄膜Ｓｏｌ／ＭＯ３ＦＥＴはショートチャネル
効果やキンク効果を制御するという薄膜ＳＯＩ／ＭＯ３
ＦＥＴの秀れた特徴を最大限に引き出す事が可能であり
、ゲート長が０．５μｍ等のサブミクロントランジスタ
を形成した場合にも十分に実用的な特性を提供できるも
のである。

なお上記実施例では、シリコンを自己整合的にシリサイ
ド化する金属としてチタンを選択したが、この金属はシ
リコンと反応して自己整合的にシリコン部のみに導電性
の物質を形成できるものであればチタンに限定されるも
のではなく、コバルト、又はタングステンでもよく、ま
た上記チタンシリサイド層自体の代わりにタングステン
層を用いてもよい。

〔発明の効果〕

以上のように、この発明によれば、薄膜Ｓｏｌ／ＭＯ３
ＦＥＴにおいて、シリサイド層をシリコン層の途中にま
で設けたため、シリサイドとシリコンの接触面積が増加
し、接触抵抗が低減されるため、ショートチャネル効果
やキンク効果を制御するという薄膜Ｓｏｌ／ＭＯ３ＦＥ
Ｔの特徴を最大限に引き出す事が可能となる効果がある
。

また、シリサイド層のクランクや凝集がなくなり、トラ
ンジスタの歩留を大幅に向上できる効果もある。

【図面の簡単な説明】

第１図（ａ）および（ｂ）はこの発明の一実施例による
半導体装置を示す断面図および平面図、第２図は上記実
施例の半導体装置の製造方法を示す断面図、第３図は従
来および本発明のＳＯＩ／ＭＯ３ＦＥＴのトランジスタ
特性（Ｉｄ−Ｖｄ特性）を示す図、第４図（ａ）および
（ト））は従来の半導体装置の一例を示す断面図及び平
面図、第５図は従来の半導体装置の製造方法を示す断面
図、第６図は第１図および第４図の装置におけるチタン
シリサイド膜厚依存性を示す図、第７図は同じくトラン
ジスタの歩留のチタンシリサイド膜厚依存性を示す図で
ある。１・・・シリコン基板、２・・・絶縁層、３・・・分離
用絶縁層、４・・・シリコン層、５Ａ・・・ソース領域
、５Ｂ・・・ドレイン領域、６・・・チャネル領域、７
・・・第１の薄いチタンシリサイド層、８・・・ゲート
絶縁膜、９・・・ゲート電極、１０・・・第２の薄いチ
タンシリサイド層、１１・・・絶縁壁、１２・・・層間
絶縁層、１３・・・貫通孔、１４・・・配線層、１５・
・・薄いチタン層、１６・・・窒化チタン層、１７・・
・第１の厚いチタンシリサイド層、１８・・・第２の厚
いチタンシリサイド層である。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）主表面を有しかつ少なくとも表面が絶縁物質であ
る基板と、前記基板上に設けられた薄い半導体活性層と、前、記半
導体活性層上に薄い絶縁膜を挟んで配置されたゲート電
極と、前記ゲート電極の側部に設けられた絶縁壁と、前記ゲー
ト電極下部の前記半導体活性層の少なくとも一部に濃度
の低い第１導電型の不純物を分布させて形成されたチャ
ンネル領域と、前記チャンネル領域以外の前記半導体活性層に濃度の高
い第２導電型の不純物を分布させて形成されたソース領
域およびドレイン領域と、前記ソース領域および前記ドレイン領域の上部に選択的
に設けられた金属層又は金属シリサイド層と、前記半導体活性層上に設けられた絶縁層と、前記ゲート
電極、前記ソース領域、および前記ドレイン領域にそれ
ぞれ前記絶縁層に設けた貫通孔を介して接続された配線
層とを備えたことを特徴とする半導体装置。