JPH07131007A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 239000012535 impurity Substances 0.000 claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims 1
- 229910000673 Indium arsenide Inorganic materials 0.000 claims 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims 1
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 claims 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 claims 1
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 1
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 230000004913 activation Effects 0.000 description 16
- 238000000137 annealing Methods 0.000 description 16
- 238000001020 plasma etching Methods 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 13
- 229910052785 arsenic Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 239000000969 carrier Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 238000000926 separation method Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- -1 MoSi 2 Chemical compound 0.000 description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015800 MoS Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910001512 metal fluoride Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】 （修正有）
【目的】 チヤネル長が短い半導体装置に於ても、チヤ
ネル移動度が高く、電流駆動能力が高い高速化を可能と
する。 【構成】 ｐ−領域１３の基体と、この中又は上にｎ＋
領域のソース、ドレインを有し、この間にチヤネルを画
定する。基体との電気接続部を形成する第１と第２の領
域と、これらと絶縁された層１５を介しチヤネル上にあ
るゲート電極１６と、このチヤネルの不純物濃度より高
いそれを有する第３の領域を備え、こゝから第１と第２
領域の間への電圧印加によりチヤネルへの空乏層の延び
を小さくし、パンチスルーを低減した。
ネル移動度が高く、電流駆動能力が高い高速化を可能と
する。 【構成】 ｐ−領域１３の基体と、この中又は上にｎ＋
領域のソース、ドレインを有し、この間にチヤネルを画
定する。基体との電気接続部を形成する第１と第２の領
域と、これらと絶縁された層１５を介しチヤネル上にあ
るゲート電極１６と、このチヤネルの不純物濃度より高
いそれを有する第３の領域を備え、こゝから第１と第２
領域の間への電圧印加によりチヤネルへの空乏層の延び
を小さくし、パンチスルーを低減した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
より詳細には超高速動作の可能な半導体装置に関する。
より詳細には超高速動作の可能な半導体装置に関する。
【０００２】
【従来の技術】従来の技術を、半導体装置としてＭＯＳ
ＦＥＴ、とくにチャネル長が短いＭＯＳＦＥＴを例にと
り説明する。
ＦＥＴ、とくにチャネル長が短いＭＯＳＦＥＴを例にと
り説明する。
【０００３】従来、半導体集積回路において、素子の微
細化により、高速化が達成されてきた。たとえば、半導
体集積回路におけるＭＯＳＦＥＴ素子のチャネル長を短
くすることにより、素子の電流駆動能力の向上と負荷容
量（次段素子のゲート容量）の減少により、半導体集積
回路の高速化が達成されてきた。
細化により、高速化が達成されてきた。たとえば、半導
体集積回路におけるＭＯＳＦＥＴ素子のチャネル長を短
くすることにより、素子の電流駆動能力の向上と負荷容
量（次段素子のゲート容量）の減少により、半導体集積
回路の高速化が達成されてきた。
【０００４】しかしながら、ＭＯＳＦＥＴ素子のチャネ
ル長を短くすると、パンチスルーが顕著になり、素子は
もはや正常なＭＯＳＦＥＴ動作をしえなくなってきてい
る。
ル長を短くすると、パンチスルーが顕著になり、素子は
もはや正常なＭＯＳＦＥＴ動作をしえなくなってきてい
る。
【０００５】従来、チャネル長が短いＭＯＳＦＥＴとし
ては、パンチスルーを抑制するために、チャネル部の不
純物濃度を高くしたものが知られている。このＭＯＳＦ
ＥＴは、ドレイン電極に電圧が印加された場合、ドレイ
ンからの空乏層の延びをこの高不純物濃度チャネル部で
小さくし、パンチスルーを低減するものである。
ては、パンチスルーを抑制するために、チャネル部の不
純物濃度を高くしたものが知られている。このＭＯＳＦ
ＥＴは、ドレイン電極に電圧が印加された場合、ドレイ
ンからの空乏層の延びをこの高不純物濃度チャネル部で
小さくし、パンチスルーを低減するものである。
【０００６】しかし、このＭＯＳＦＥＴは、チャネルの
不純物濃度が高いために、このＭＯＳＦＥＴではキャリ
アのチャネル移動度が低くなり、高速で動作しないとい
う欠点があった。また、このＭＯＳＦＥＴでは、チャネ
ル部の不純物濃度が高いために、ＭＯＳＦＥＴの空乏層
容量が大きく、サブスレシュホールドスイングが大きい
ため、高性能で動作しないという欠点があった。素子の
サブスレシュホールドスイングが大きいと、素子の閾電
圧を低くできず、電源電圧を低くできないため、消費電
力が少ない半導体集積回路の実現が困難となる。さら
に、このＭＯＳＦＥＴでは、チャネル部の不純物濃度が
高いために、ＭＯＳＦＥＴの閾電圧が高く、低い閾電圧
の素子が実現できないという欠点があった。
不純物濃度が高いために、このＭＯＳＦＥＴではキャリ
アのチャネル移動度が低くなり、高速で動作しないとい
う欠点があった。また、このＭＯＳＦＥＴでは、チャネ
ル部の不純物濃度が高いために、ＭＯＳＦＥＴの空乏層
容量が大きく、サブスレシュホールドスイングが大きい
ため、高性能で動作しないという欠点があった。素子の
サブスレシュホールドスイングが大きいと、素子の閾電
圧を低くできず、電源電圧を低くできないため、消費電
力が少ない半導体集積回路の実現が困難となる。さら
に、このＭＯＳＦＥＴでは、チャネル部の不純物濃度が
高いために、ＭＯＳＦＥＴの閾電圧が高く、低い閾電圧
の素子が実現できないという欠点があった。
【０００７】この場合、素子を高速かつ高性能で動作さ
せるためには、移動度が高くかつサブスレシュホールド
スイングが小さいことが要求される。したがって、移動
度を高くかつサブスレシュホールドスイングを小さくす
るためには、チャネル部の不純物濃度を低くする必要が
ある。
せるためには、移動度が高くかつサブスレシュホールド
スイングが小さいことが要求される。したがって、移動
度を高くかつサブスレシュホールドスイングを小さくす
るためには、チャネル部の不純物濃度を低くする必要が
ある。
【０００８】また、従来、チャネル長が短いＭＯＳＦＥ
Ｔとしては、パンチスルーを抑制するために、チャネル
およびドレインの基板バルク側もしくはチャネルの基板
バルク側にチャネルと同じ導電型でかつチャネルの不純
物濃度より不純物濃度が高い半導体層領域を設けたもの
が知られている。このＭＯＳＦＥＴは、ドレイン電極に
電圧が印加された場合、ドレインからの空乏層の延びを
この高濃度不純物層で小さくし、パンチスルーを低減す
るものである。
Ｔとしては、パンチスルーを抑制するために、チャネル
およびドレインの基板バルク側もしくはチャネルの基板
バルク側にチャネルと同じ導電型でかつチャネルの不純
物濃度より不純物濃度が高い半導体層領域を設けたもの
が知られている。このＭＯＳＦＥＴは、ドレイン電極に
電圧が印加された場合、ドレインからの空乏層の延びを
この高濃度不純物層で小さくし、パンチスルーを低減す
るものである。
【０００９】しかし、このＭＯＳＦＥＴは、ドレインか
らチャネル側へ空乏層が延びるため、チャネル長が短い
ＭＯＳＦＥＴではパンチスルーが起こり、正常に動作し
ないという欠点があった。また、このＭＯＳＦＥＴで
は、チャネルの基板バルク側に高濃度不純物層が設けて
あるために、ＭＯＳＦＥＴの空乏層容量が大きく、サブ
スレシュホールドスイングが大きいため、高性能で動作
しないという欠点があった。
らチャネル側へ空乏層が延びるため、チャネル長が短い
ＭＯＳＦＥＴではパンチスルーが起こり、正常に動作し
ないという欠点があった。また、このＭＯＳＦＥＴで
は、チャネルの基板バルク側に高濃度不純物層が設けて
あるために、ＭＯＳＦＥＴの空乏層容量が大きく、サブ
スレシュホールドスイングが大きいため、高性能で動作
しないという欠点があった。
【００１０】この場合、素子を高性能で動作させるため
には、サブスレシュホールドスイングが小さいことが要
求される。したがって、空乏層容量を小さくするために
は、チャネルの基板バルク側の不純物濃度を低くする必
要がある。
には、サブスレシュホールドスイングが小さいことが要
求される。したがって、空乏層容量を小さくするために
は、チャネルの基板バルク側の不純物濃度を低くする必
要がある。
【００１１】また、従来、チャネル長が短いＭＯＳＦＥ
Ｔとしては、パンチスルーを抑制するために、ドレイン
をチャネルと同じ導電型でかつチャネルの不純物濃度よ
り不純物濃度が高い半導体層領域で囲むものが知られて
いる。このＭＯＳＦＥＴは、ドレイン電極に電圧が印加
された場合、ドレインから基板バルク側およびチャネル
側への空乏層の延びをこの高濃度不純物層で小さくし、
パンチスルーを低減するものである。
Ｔとしては、パンチスルーを抑制するために、ドレイン
をチャネルと同じ導電型でかつチャネルの不純物濃度よ
り不純物濃度が高い半導体層領域で囲むものが知られて
いる。このＭＯＳＦＥＴは、ドレイン電極に電圧が印加
された場合、ドレインから基板バルク側およびチャネル
側への空乏層の延びをこの高濃度不純物層で小さくし、
パンチスルーを低減するものである。
【００１２】しかし、このＭＯＳＦＥＴは、ドレインと
チャネルとの間、ならびにソースとチャネルとの間に不
純物濃度が高い半導体層が存在するため、このＭＯＳＦ
ＥＴではキャリアのチャネル移動度が低くなり、高速で
動作しないという欠点があった。また、このＭＯＳＦＥ
Ｔでは、ドレインとチャネルとの間、ならびにソースと
チャネルとの間に存在する不純物濃度が高い半導体層に
より、チャネル長が短いＭＯＳＦＥＴにおいて、空乏層
容量が大きく、サブスレシュホールドスイングが大きい
ため、高性能で動作しないという欠点があった。
チャネルとの間、ならびにソースとチャネルとの間に不
純物濃度が高い半導体層が存在するため、このＭＯＳＦ
ＥＴではキャリアのチャネル移動度が低くなり、高速で
動作しないという欠点があった。また、このＭＯＳＦＥ
Ｔでは、ドレインとチャネルとの間、ならびにソースと
チャネルとの間に存在する不純物濃度が高い半導体層に
より、チャネル長が短いＭＯＳＦＥＴにおいて、空乏層
容量が大きく、サブスレシュホールドスイングが大きい
ため、高性能で動作しないという欠点があった。
【００１３】この場合、素子を高速で動作させるために
は、移動度が高いことが要求される。したがって、ソー
スとドレインの間のチャネルの不純物濃度を低くする必
要がある。
は、移動度が高いことが要求される。したがって、ソー
スとドレインの間のチャネルの不純物濃度を低くする必
要がある。
【００１４】このように、パンチスルーを抑制し、かつ
チャネルの不純物濃度が低い半導体装置は、高速かつ高
性能半導体装置の実現に不可欠である。
チャネルの不純物濃度が低い半導体装置は、高速かつ高
性能半導体装置の実現に不可欠である。
【００１５】
【発明が解決しようとする課題】本発明は、上記従来技
術の課題を解決するためになされたものであり、高い性
能を有し、高速動作を実現する半導体装置を提供するも
のである。
術の課題を解決するためになされたものであり、高い性
能を有し、高速動作を実現する半導体装置を提供するも
のである。
【００１６】
【課題を解決するための手段】本発明による半導体装置
は、第１型の電気伝導性の基体と、前記基体の電気伝導
性とは逆の第２型の電気伝導性を有し、前記基体中もし
くは前記基体上に相互に間隔をあけて配置されて、相互
間に基体中のチャネルを画定し、前記基体との電気接続
部を形成する第１および第２の領域と、前記第１および
第２の領域間にあるが、前記第１および第２の領域へも
しくはいずれの領域へも電気的に直接接触しないように
絶縁層を介して、前記チャネルの上に置かれた電極と、
前記基体中のチャネルの電気伝導性とは同じ第１型の電
気伝導性かつ前記基体のチャネルの不純物濃度より高い
不純物濃度を有し、前記第１および第２の領域の少なく
とも一方の少なくとも基体バルク側に置かれた第３の領
域とを備え、前記第３の領域により、前記第１と第２の
領域の間への電圧の印加による前記第１もしくは第２の
領域から前記チャネルへの空乏層の延びを小さくし、そ
れにより、パンチスルーを低減することを特徴とする。
は、第１型の電気伝導性の基体と、前記基体の電気伝導
性とは逆の第２型の電気伝導性を有し、前記基体中もし
くは前記基体上に相互に間隔をあけて配置されて、相互
間に基体中のチャネルを画定し、前記基体との電気接続
部を形成する第１および第２の領域と、前記第１および
第２の領域間にあるが、前記第１および第２の領域へも
しくはいずれの領域へも電気的に直接接触しないように
絶縁層を介して、前記チャネルの上に置かれた電極と、
前記基体中のチャネルの電気伝導性とは同じ第１型の電
気伝導性かつ前記基体のチャネルの不純物濃度より高い
不純物濃度を有し、前記第１および第２の領域の少なく
とも一方の少なくとも基体バルク側に置かれた第３の領
域とを備え、前記第３の領域により、前記第１と第２の
領域の間への電圧の印加による前記第１もしくは第２の
領域から前記チャネルへの空乏層の延びを小さくし、そ
れにより、パンチスルーを低減することを特徴とする。
【００１７】
【作用】本発明の半導体装置は、チャネル長が短い半導
体装置においても、パンチスルーを抑制し、チャネル移
動度が高く、かつサブスレシュホールドスイングが小さ
く、従来の半導体装置では実現できなかったような高い
電流駆動能力かつ高い性能を備えているため、回路の高
速化および省電力化が可能となった。
体装置においても、パンチスルーを抑制し、チャネル移
動度が高く、かつサブスレシュホールドスイングが小さ
く、従来の半導体装置では実現できなかったような高い
電流駆動能力かつ高い性能を備えているため、回路の高
速化および省電力化が可能となった。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１９】（実施例１）図１はその第１の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００２０】なお、ここでは半導体装置内に含まれるｎ
チャネルＭＯＳのみを示す。図１で、１１は基板裏面の
電極、１２はｐ＋領域、１３は高抵抗率ｐ−基板（基
体）、１４は絶縁分離領域、１５はシリコン酸化膜、シ
リコン窒化膜もしくはＴａ2Ｏ5、ＴｉＯ2、ＺｒＯ2もし
くはＡｌ2Ｏ3等の高誘電率絶縁膜（ゲート絶縁膜）、１
６はＡｌ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、もしくはＮｉ等の金
属、ＭｏＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、もし
くはＮｉＳｉ2等の金属シリサイド、もしくは多結晶シ
リコン（ゲート電極）、１７は絶縁分離するためのシリ
コン酸化膜もしくはシリコン窒化膜、１８は絶縁分離す
るためのシリコン酸化膜もしくはシリコン窒化膜、１
９、２０はｐもしくはｐ＋領域（パンチスルーコントロ
ール）、２１はｎもしくはｎ＋領域（ソース）、２２は
ｎもしくはｎ＋領域（ドレイン）、２３はｎ＋領域（ソ
ース）、２４はｎ＋領域（ドレイン）、２５は金属電極
（ソース電極）、２６は金属電極（ドレイン電極）、２
７はパッシベーション用シリコン酸化膜、ＰＳＧ膜もし
くはシリコン窒化膜である。
チャネルＭＯＳのみを示す。図１で、１１は基板裏面の
電極、１２はｐ＋領域、１３は高抵抗率ｐ−基板（基
体）、１４は絶縁分離領域、１５はシリコン酸化膜、シ
リコン窒化膜もしくはＴａ2Ｏ5、ＴｉＯ2、ＺｒＯ2もし
くはＡｌ2Ｏ3等の高誘電率絶縁膜（ゲート絶縁膜）、１
６はＡｌ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、もしくはＮｉ等の金
属、ＭｏＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、もし
くはＮｉＳｉ2等の金属シリサイド、もしくは多結晶シ
リコン（ゲート電極）、１７は絶縁分離するためのシリ
コン酸化膜もしくはシリコン窒化膜、１８は絶縁分離す
るためのシリコン酸化膜もしくはシリコン窒化膜、１
９、２０はｐもしくはｐ＋領域（パンチスルーコントロ
ール）、２１はｎもしくはｎ＋領域（ソース）、２２は
ｎもしくはｎ＋領域（ドレイン）、２３はｎ＋領域（ソ
ース）、２４はｎ＋領域（ドレイン）、２５は金属電極
（ソース電極）、２６は金属電極（ドレイン電極）、２
７はパッシベーション用シリコン酸化膜、ＰＳＧ膜もし
くはシリコン窒化膜である。
【００２１】図１で、ｐ−領域１３のチャネル部の不純
物濃度より高い不純物濃度のパンチスルーコントロール
２０は、ドレイン２２の基板バルク側に形成されてお
り、パンチスルーコントロール２０とドレイン２２とに
よりｐｎ接合が形成され、パンチスルーコントロール２
０の厚さは、ドレイン電極２６に所定の電圧を印加した
場合のパンチスルーコントロール２０内の空乏層厚さよ
り厚く形成されている。この構造では、ｐ−領域１３の
チャネル部の不純物濃度がパンチスルーコントロール２
０の不純物濃度より低いために、ドレイン２２からの電
気力線でパンチスルーコントロール２０のイオン化不純
物で終端する電気力線が多く、チャネル部のイオン化不
純物で終端する電気力線が少なく、ドレイン電極２６に
電圧を印加した場合、ドレイン２２からｐ−領域１３の
チャネル部への空乏層の延びを抑制するため、かつパン
チスルーコントロール２０の厚さがドレイン電極２６に
所定の電圧を印加した場合のパンチスルーコントロール
２０内の空乏層厚さより厚く形成されているために、ド
レイン２２から領域２０の基板バルク側のｐ−領域１３
への空乏層の延びを抑制するため、パンチスルーが起こ
りにくい。図１で、パンチスルーコントロール２０の不
純物濃度を所定の濃度に選んだ場合、ｐ−領域１３のチ
ャネル部の不純物濃度を低くすることが望ましい。
物濃度より高い不純物濃度のパンチスルーコントロール
２０は、ドレイン２２の基板バルク側に形成されてお
り、パンチスルーコントロール２０とドレイン２２とに
よりｐｎ接合が形成され、パンチスルーコントロール２
０の厚さは、ドレイン電極２６に所定の電圧を印加した
場合のパンチスルーコントロール２０内の空乏層厚さよ
り厚く形成されている。この構造では、ｐ−領域１３の
チャネル部の不純物濃度がパンチスルーコントロール２
０の不純物濃度より低いために、ドレイン２２からの電
気力線でパンチスルーコントロール２０のイオン化不純
物で終端する電気力線が多く、チャネル部のイオン化不
純物で終端する電気力線が少なく、ドレイン電極２６に
電圧を印加した場合、ドレイン２２からｐ−領域１３の
チャネル部への空乏層の延びを抑制するため、かつパン
チスルーコントロール２０の厚さがドレイン電極２６に
所定の電圧を印加した場合のパンチスルーコントロール
２０内の空乏層厚さより厚く形成されているために、ド
レイン２２から領域２０の基板バルク側のｐ−領域１３
への空乏層の延びを抑制するため、パンチスルーが起こ
りにくい。図１で、パンチスルーコントロール２０の不
純物濃度を所定の濃度に選んだ場合、ｐ−領域１３のチ
ャネル部の不純物濃度を低くすることが望ましい。
【００２２】図１で、ゲート電極１６の材料は、ｎ＋領
域２３、２４に対して高い拡散電位をもつものが望まし
く、ＣＭＯＳにおいては、ゲート電極材料は、ｎ＋領域
とｐ＋領域の両方の領域に対して高い拡散電位をもつも
のが望ましい。たとえば、Ｗにすると、高い拡散電位が
得られる。Ｗでは、ｎ＋領域に対して０．５Ｖ程度、ｐ
＋領域に対して０．６Ｖ程度の拡散電位をもつことにな
る。もちろん、ゲート電極は仕事関数の値がｎ＋領域、
ｐ＋領域のいずれに対しても高い電位障壁をもつもので
あればよく、Ａｌ、高融点金属や金属シリサイドでもよ
い。したがって、ゲート電極の抵抗は小さい。また、こ
の構造では、ｎ＋ソース領域２３に対するゲート電極１
６の拡散電位によって、チャネル部に電位障壁を生じさ
せ、領域１３のチャネル部の不純物濃度が１０14〜１０
16ｃｍ-3程度でＭＯＳトランジスタでのノーマリオフ特
性を実現している。すなわち、領域１３は高抵抗率領域
であって、不純物濃度は低く保たれている。したがっ
て、電子が流れるチャネル幅が広く保たれ、チャネルを
走るキャリアの移動度が低下することなく短チャネルが
実現できる。すなわち、変換コンダクタンスの大きなＭ
ＯＳトランジスタとなる。
域２３、２４に対して高い拡散電位をもつものが望まし
く、ＣＭＯＳにおいては、ゲート電極材料は、ｎ＋領域
とｐ＋領域の両方の領域に対して高い拡散電位をもつも
のが望ましい。たとえば、Ｗにすると、高い拡散電位が
得られる。Ｗでは、ｎ＋領域に対して０．５Ｖ程度、ｐ
＋領域に対して０．６Ｖ程度の拡散電位をもつことにな
る。もちろん、ゲート電極は仕事関数の値がｎ＋領域、
ｐ＋領域のいずれに対しても高い電位障壁をもつもので
あればよく、Ａｌ、高融点金属や金属シリサイドでもよ
い。したがって、ゲート電極の抵抗は小さい。また、こ
の構造では、ｎ＋ソース領域２３に対するゲート電極１
６の拡散電位によって、チャネル部に電位障壁を生じさ
せ、領域１３のチャネル部の不純物濃度が１０14〜１０
16ｃｍ-3程度でＭＯＳトランジスタでのノーマリオフ特
性を実現している。すなわち、領域１３は高抵抗率領域
であって、不純物濃度は低く保たれている。したがっ
て、電子が流れるチャネル幅が広く保たれ、チャネルを
走るキャリアの移動度が低下することなく短チャネルが
実現できる。すなわち、変換コンダクタンスの大きなＭ
ＯＳトランジスタとなる。
【００２３】図１で、ゲート絶縁膜より基板バルク側の
領域１３の不純物濃度は、１０14〜１０16ｃｍ-3程度で
あり、空乏層容量は小さい。したがって、サブスレシュ
ホールドスイングが小さいＭＯＳトランジスタとなる。
すなわち、低い電源電圧でトランジスタ動作が実現す
る。
領域１３の不純物濃度は、１０14〜１０16ｃｍ-3程度で
あり、空乏層容量は小さい。したがって、サブスレシュ
ホールドスイングが小さいＭＯＳトランジスタとなる。
すなわち、低い電源電圧でトランジスタ動作が実現す
る。
【００２４】図１で、領域２１と領域１９との接合面、
領域２２と領域２０との接合面は平面であり、接合面の
面積が小さいため、ソース領域とドレイン領域間および
ソース領域と基板間、ドレイン領域と基板間の容量が小
さい。
領域２２と領域２０との接合面は平面であり、接合面の
面積が小さいため、ソース領域とドレイン領域間および
ソース領域と基板間、ドレイン領域と基板間の容量が小
さい。
【００２５】図１で、電極２５、２６の材料は、たとえ
ばＡｌやＷであり、ソース電極およびドレイン電極の抵
抗が小さい。もちろん、ソース電極およびドレイン電極
は、Ｍｏ、Ｔａ、Ｔｉ、Ｎｉ等の金属、もしくはＭｏＳ
ｉ2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2等の
金属シリサイドでもよい。ソース抵抗、ドレイン抵抗、
ゲート抵抗が小さく、また、ソース、ドレイン容量も小
さいうえに、変換コンダクタンスが大きいから、高速性
能に優れたトランジスタとなる。
ばＡｌやＷであり、ソース電極およびドレイン電極の抵
抗が小さい。もちろん、ソース電極およびドレイン電極
は、Ｍｏ、Ｔａ、Ｔｉ、Ｎｉ等の金属、もしくはＭｏＳ
ｉ2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、ＮｉＳｉ2等の
金属シリサイドでもよい。ソース抵抗、ドレイン抵抗、
ゲート抵抗が小さく、また、ソース、ドレイン容量も小
さいうえに、変換コンダクタンスが大きいから、高速性
能に優れたトランジスタとなる。
【００２６】図１で、ドレイン領域２２の不純物濃度は
１０18〜１０20ｃｍ-3程度であり、ゲート絶縁膜１５近
傍および絶縁分離膜１８近傍での領域２２内の電界強度
が低く保たれており、ホットキャリアの生成効率が低
く、信頼性の高いトランジスタとなる。領域２２内の電
界強度を低くするためには、領域２２の不純物濃度を低
くすることが望ましい。一方、領域２２の抵抗を小さく
してドレイン抵抗を小さくするためには、不純物濃度を
高くすることが望ましい。したがって、ドレイン領域２
２の不純物濃度は、領域２２での電界強度が絶縁破壊電
界強度以下になる不純物濃度の範囲で、領域２２の抵抗
が小さくなるように選ぶことが望ましい。
１０18〜１０20ｃｍ-3程度であり、ゲート絶縁膜１５近
傍および絶縁分離膜１８近傍での領域２２内の電界強度
が低く保たれており、ホットキャリアの生成効率が低
く、信頼性の高いトランジスタとなる。領域２２内の電
界強度を低くするためには、領域２２の不純物濃度を低
くすることが望ましい。一方、領域２２の抵抗を小さく
してドレイン抵抗を小さくするためには、不純物濃度を
高くすることが望ましい。したがって、ドレイン領域２
２の不純物濃度は、領域２２での電界強度が絶縁破壊電
界強度以下になる不純物濃度の範囲で、領域２２の抵抗
が小さくなるように選ぶことが望ましい。
【００２７】図１で、ドレイン電極２６に電圧を印加し
ない場合、もしくはドレイン電極２６に所定の電圧を印
加した場合、領域２２内において、ゲート絶縁膜１５と
領域１３の界面の延長面に沿ったチャネルの延長部に相
当する領域の電位は、ｐ−領域１３のチャネル部の電位
より高くなるように、すなわち領域２２内のチャネルの
延長領域の電子エネルギは、ｐ−領域１３のチャネル部
の電子エネルギより低くなるように、パンチスルーコン
トロール２０の不純物濃度と領域２２の不純物濃度が選
ばれている。図１で、領域２２の不純物濃度および領域
２０の不純物濃度を所定の濃度に選んだ場合、パンチス
ルーを抑制するためには、ゲート絶縁膜１５と領域１３
の界面と、領域２２と領域２０の界面との距離を短くす
ることが望ましい。また、領域２２の不純物濃度を所定
の濃度に選んだ場合、パンチスルーを抑制するために
は、ゲート絶縁膜１５と領域１３の界面と、領域２２と
領域２０の界面との距離が長いほど、パンチスルーコン
トロール２０の不純物濃度を高くすることが望ましい。
この構造では、チャネル部からドレインまで、電位が順
次高くなっているため、すなわち電子エネルギが順次低
くなっているため、キャリアである電子が流れやすく、
かつパンチスルーコントロール２０によりパンチスルー
を抑制している。
ない場合、もしくはドレイン電極２６に所定の電圧を印
加した場合、領域２２内において、ゲート絶縁膜１５と
領域１３の界面の延長面に沿ったチャネルの延長部に相
当する領域の電位は、ｐ−領域１３のチャネル部の電位
より高くなるように、すなわち領域２２内のチャネルの
延長領域の電子エネルギは、ｐ−領域１３のチャネル部
の電子エネルギより低くなるように、パンチスルーコン
トロール２０の不純物濃度と領域２２の不純物濃度が選
ばれている。図１で、領域２２の不純物濃度および領域
２０の不純物濃度を所定の濃度に選んだ場合、パンチス
ルーを抑制するためには、ゲート絶縁膜１５と領域１３
の界面と、領域２２と領域２０の界面との距離を短くす
ることが望ましい。また、領域２２の不純物濃度を所定
の濃度に選んだ場合、パンチスルーを抑制するために
は、ゲート絶縁膜１５と領域１３の界面と、領域２２と
領域２０の界面との距離が長いほど、パンチスルーコン
トロール２０の不純物濃度を高くすることが望ましい。
この構造では、チャネル部からドレインまで、電位が順
次高くなっているため、すなわち電子エネルギが順次低
くなっているため、キャリアである電子が流れやすく、
かつパンチスルーコントロール２０によりパンチスルー
を抑制している。
【００２８】（実施例２）図２はその第２の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００２９】図２で、１７ａは絶縁分離するためのシリ
コン酸化膜もしくはシリコン窒化膜、１９ａ、１９ｂ、
２０ａ、２０ｂはｐもしくはｐ＋領域（パンチスルーコ
ントロール）、２１ａ、２１ｂはｎもしくはｎ＋領域
（ソース）、２２ａ、２２ｂはｎもしくはｎ＋領域（ド
レイン）である。
コン酸化膜もしくはシリコン窒化膜、１９ａ、１９ｂ、
２０ａ、２０ｂはｐもしくはｐ＋領域（パンチスルーコ
ントロール）、２１ａ、２１ｂはｎもしくはｎ＋領域
（ソース）、２２ａ、２２ｂはｎもしくはｎ＋領域（ド
レイン）である。
【００３０】図２で、ドレイン領域２２ｂの不純物濃度
は領域２２ａの不純物濃度より低いために、領域２２ｂ
内の電界強度が低く保たれており、ホットキャリアの生
成効率が低く、信頼性の高いトランジスタとなる。
は領域２２ａの不純物濃度より低いために、領域２２ｂ
内の電界強度が低く保たれており、ホットキャリアの生
成効率が低く、信頼性の高いトランジスタとなる。
【００３１】（実施例３）図３はその第３の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００３２】図３で、１９ｃ、１９ｄ、２０ｃ、２０ｄ
はｐもしくはｐ＋領域（パンチスルーコントロール）、
２１ｃ、２１ｄはｎもしくはｎ＋領域（ソース）、２２
ｃ、２２ｄはｎもしくはｎ＋領域（ドレイン）である。
はｐもしくはｐ＋領域（パンチスルーコントロール）、
２１ｃ、２１ｄはｎもしくはｎ＋領域（ソース）、２２
ｃ、２２ｄはｎもしくはｎ＋領域（ドレイン）である。
【００３３】図３で、パンチスルーコントロール領域２
０ｃの不純物濃度は領域２０ｄの不純物濃度より低いた
めに、領域２２ｃと領域２０ｃ間の容量が小さく、すな
わちドレイン領域と基板間の容量が小さく、高速性能に
優れたトランジスタとなる。
０ｃの不純物濃度は領域２０ｄの不純物濃度より低いた
めに、領域２２ｃと領域２０ｃ間の容量が小さく、すな
わちドレイン領域と基板間の容量が小さく、高速性能に
優れたトランジスタとなる。
【００３４】（実施例４）図４はその第４の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００３５】図４で、１９ｅ、２０ｅは、ｐ−、ｐもし
くはｐ＋領域である。
くはｐ＋領域である。
【００３６】図４で、領域２０ｅの不純物濃度は、領域
１３の不純物濃度より高く、領域２０の不純物濃度より
低くなっている。この構造では、ゲート絶縁膜１５と領
域１３の界面と領域２２と領域２０の界面との距離を所
定の長さに、および領域２２の不純物濃度を所定の濃度
に選んだ場合、領域２０の不純物濃度を低くすると、ド
レイン２２から領域１３のチャネル部へ空乏層が延びて
パンチスルーを引き起こすので、領域２０ｅにより、ド
レイン２２から領域１３のチャネル部への空乏層の延び
を抑制する。しかし、領域２０ｅの不純物濃度を高くす
ると、キャリアである電子の移動度が低くなり、またサ
ブスレシュホールドスイングが大きくなるので、領域２
０ｅの不純物濃度は低いことが望ましい。したがって、
領域２０ｅの不純物濃度は領域２０の不純物濃度より低
くして、キャリアである電子の移動度を高く保ち、かつ
キャリアのパンチスルーが起こらないように、領域２０
および領域２０ｅの不純物濃度を選ぶことが望ましい。
この構造では、領域２０および領域２０ｅがドレインか
らチャネル部への空乏層の延びを抑制しているため、パ
ンチスルーが起こりにくい。
１３の不純物濃度より高く、領域２０の不純物濃度より
低くなっている。この構造では、ゲート絶縁膜１５と領
域１３の界面と領域２２と領域２０の界面との距離を所
定の長さに、および領域２２の不純物濃度を所定の濃度
に選んだ場合、領域２０の不純物濃度を低くすると、ド
レイン２２から領域１３のチャネル部へ空乏層が延びて
パンチスルーを引き起こすので、領域２０ｅにより、ド
レイン２２から領域１３のチャネル部への空乏層の延び
を抑制する。しかし、領域２０ｅの不純物濃度を高くす
ると、キャリアである電子の移動度が低くなり、またサ
ブスレシュホールドスイングが大きくなるので、領域２
０ｅの不純物濃度は低いことが望ましい。したがって、
領域２０ｅの不純物濃度は領域２０の不純物濃度より低
くして、キャリアである電子の移動度を高く保ち、かつ
キャリアのパンチスルーが起こらないように、領域２０
および領域２０ｅの不純物濃度を選ぶことが望ましい。
この構造では、領域２０および領域２０ｅがドレインか
らチャネル部への空乏層の延びを抑制しているため、パ
ンチスルーが起こりにくい。
【００３７】（実施例５）図５はその第５の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００３８】図５で、２３ａはノンドープド、ｎ−、ｎ
もしくはｎ＋領域、２４ａはノンドープド、ｎ−、ｎも
しくはｎ＋領域である。
もしくはｎ＋領域、２４ａはノンドープド、ｎ−、ｎも
しくはｎ＋領域である。
【００３９】図５で、領域２４ａの不純物濃度はノンド
ープド〜１０18ｃｍ-3程度であり、ｎ＋領域２２の多数
キャリアである電子は領域２４ａへ滲み出すために、ゲ
ート絶縁膜１５近傍および絶縁分離膜１８近傍での領域
２２内の電界強度が低く保たれており、ホットキャリア
の生成効率が低く、信頼性の高いトランジスタとなる。
ープド〜１０18ｃｍ-3程度であり、ｎ＋領域２２の多数
キャリアである電子は領域２４ａへ滲み出すために、ゲ
ート絶縁膜１５近傍および絶縁分離膜１８近傍での領域
２２内の電界強度が低く保たれており、ホットキャリア
の生成効率が低く、信頼性の高いトランジスタとなる。
【００４０】（実施例６）図６はその第６の実施例を示
す半導体装置の断面図である。
す半導体装置の断面図である。
【００４１】図６で、１５ａはシリコン酸化膜もしくは
シリコン窒化膜（ゲート絶縁膜）、１６ａはＡｌ、Ｍ
ｏ、Ｗ、Ｔａ、Ｔｉ、もしくはＮｉ等の金属、ＭｏＳｉ
2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、もしくはＮｉＳｉ
2等の金属シリサイド、もしくは多結晶シリコン（ゲー
ト電極）、１８ａは絶縁分離するためのシリコン酸化膜
もしくはシリコン窒化膜、１９ｆ、２０ｆはｐもしくは
ｐ＋領域（パンチスルーコントロール）、２１ｅはｎも
しくはｎ＋領域（ソース）、２２ｅはｎもしくはｎ＋領
域（ドレイン）、２８は絶縁分離するためのシリコン酸
化膜、シリコン窒化膜、金属酸化膜もしくは金属フッ化
膜である。
シリコン窒化膜（ゲート絶縁膜）、１６ａはＡｌ、Ｍ
ｏ、Ｗ、Ｔａ、Ｔｉ、もしくはＮｉ等の金属、ＭｏＳｉ
2、ＷＳｉ2、ＴａＳｉ2、ＴｉＳｉ2、もしくはＮｉＳｉ
2等の金属シリサイド、もしくは多結晶シリコン（ゲー
ト電極）、１８ａは絶縁分離するためのシリコン酸化膜
もしくはシリコン窒化膜、１９ｆ、２０ｆはｐもしくは
ｐ＋領域（パンチスルーコントロール）、２１ｅはｎも
しくはｎ＋領域（ソース）、２２ｅはｎもしくはｎ＋領
域（ドレイン）、２８は絶縁分離するためのシリコン酸
化膜、シリコン窒化膜、金属酸化膜もしくは金属フッ化
膜である。
【００４２】図６で、領域２２ｅと領域２０ｆとの界面
はゲート絶縁膜１５ａと領域１３内の領域１５ａより基
板バルク側の領域との界面より領域２４側、すなわち基
板バルクより反対側に形成されている。この構造で、ド
レイン電極２６に電圧を印加しない場合、もしくはドレ
イン電極２６に所定の電圧を印加した場合、領域２２ｅ
内のチャネルの延長部に相当する領域の電位は、ｐ−領
域１３のチャネル部の電位より高くなるように、すなわ
ち領域２２ｅ内のチャネルの延長領域の電子エネルギ
は、ｐ−領域１３のチャネル部の電子エネルギより低く
なるように、パンチスルーコントロール２０ｆの不純物
濃度と領域２２ｅの不純物濃度が選ばれている。図６
で、領域２２ｅの不純物濃度および領域２０ｆの不純物
濃度を所定の濃度に選んだ場合、パンチスルーを抑制す
るためには、ゲート絶縁膜１５ａと領域２０ｆとの距離
を短くすることが望ましい。また、領域２２ｅの不純物
濃度を所定の濃度に選んだ場合、パンチスルーを抑制す
るためには、ゲート絶縁膜１５ａと領域２０ｆとの距離
が長いほど、パンチスルーコントロール２０ｆの不純物
濃度を高くすることが望ましい。この構造では、チャネ
ル部からドレインまで、電位が順次高くなっているた
め、すなわち電子エネルギが順次低くなっているため、
キャリアである電子が流れやすく、かつパンチスルーコ
ントロール２０ｆによりパンチスルーを抑制している。
はゲート絶縁膜１５ａと領域１３内の領域１５ａより基
板バルク側の領域との界面より領域２４側、すなわち基
板バルクより反対側に形成されている。この構造で、ド
レイン電極２６に電圧を印加しない場合、もしくはドレ
イン電極２６に所定の電圧を印加した場合、領域２２ｅ
内のチャネルの延長部に相当する領域の電位は、ｐ−領
域１３のチャネル部の電位より高くなるように、すなわ
ち領域２２ｅ内のチャネルの延長領域の電子エネルギ
は、ｐ−領域１３のチャネル部の電子エネルギより低く
なるように、パンチスルーコントロール２０ｆの不純物
濃度と領域２２ｅの不純物濃度が選ばれている。図６
で、領域２２ｅの不純物濃度および領域２０ｆの不純物
濃度を所定の濃度に選んだ場合、パンチスルーを抑制す
るためには、ゲート絶縁膜１５ａと領域２０ｆとの距離
を短くすることが望ましい。また、領域２２ｅの不純物
濃度を所定の濃度に選んだ場合、パンチスルーを抑制す
るためには、ゲート絶縁膜１５ａと領域２０ｆとの距離
が長いほど、パンチスルーコントロール２０ｆの不純物
濃度を高くすることが望ましい。この構造では、チャネ
ル部からドレインまで、電位が順次高くなっているた
め、すなわち電子エネルギが順次低くなっているため、
キャリアである電子が流れやすく、かつパンチスルーコ
ントロール２０ｆによりパンチスルーを抑制している。
【００４３】図６で、ゲート絶縁膜１５ａと領域１３内
の領域１５ａより基板バルク側の領域との界面は領域２
２ｅと領域２０ｆとの界面より領域１３側、すなわち基
板バルク側に形成されている。この構造では、チャネル
部のソースとドレインの間の電界強度が軽減されるた
め、キャリアのパンチスルーが抑制されることに加え
て、チャネル部でのホットキャリアの生成効率が低く保
たれ、信頼性が高いトランジスタとなる。
の領域１５ａより基板バルク側の領域との界面は領域２
２ｅと領域２０ｆとの界面より領域１３側、すなわち基
板バルク側に形成されている。この構造では、チャネル
部のソースとドレインの間の電界強度が軽減されるた
め、キャリアのパンチスルーが抑制されることに加え
て、チャネル部でのホットキャリアの生成効率が低く保
たれ、信頼性が高いトランジスタとなる。
【００４４】図１での領域２１、図２での領域２１ａ、
２１ｂ、図３での領域２１ｃ、２１ｄ、図４での領域２
１、図５での領域２１、２３ａ、図６での領域２１ｅの
不純物濃度は、各々の領域の抵抗を小さくするために、
高くすることが望ましい。各々の領域の不純物濃度を高
くすることにより、ソース抵抗が小さく、高速性能に優
れたトランジスタとなる。
２１ｂ、図３での領域２１ｃ、２１ｄ、図４での領域２
１、図５での領域２１、２３ａ、図６での領域２１ｅの
不純物濃度は、各々の領域の抵抗を小さくするために、
高くすることが望ましい。各々の領域の不純物濃度を高
くすることにより、ソース抵抗が小さく、高速性能に優
れたトランジスタとなる。
【００４５】このように、本発明のドレインより少なく
とも基板バルク側にパンチスルーコントロールを備えた
半導体装置により、超高速性に優れ、かつ高信頼性に優
れたトランジスタを用いた半導体集積回路を実現でき
る。
とも基板バルク側にパンチスルーコントロールを備えた
半導体装置により、超高速性に優れ、かつ高信頼性に優
れたトランジスタを用いた半導体集積回路を実現でき
る。
【００４６】図１から図６で、基板として、裏面にｐ＋
領域１２を備えているｐ−基板１３について説明した
が、以上述べた半導体装置の動作は、ＳＯＩ基板を用い
ても実現され、もしくは裏面にゲート絶縁膜、ゲート電
極もしくはゲート電極を備え、かつ裏面ドレインの少な
くとも基板バルク側にパンチスルーコントロールを備え
た二重ゲートトランジスタ構造を用いても実現される。
領域１２を備えているｐ−基板１３について説明した
が、以上述べた半導体装置の動作は、ＳＯＩ基板を用い
ても実現され、もしくは裏面にゲート絶縁膜、ゲート電
極もしくはゲート電極を備え、かつ裏面ドレインの少な
くとも基板バルク側にパンチスルーコントロールを備え
た二重ゲートトランジスタ構造を用いても実現される。
【００４７】次に図１の半導体装置を製作するための製
造工程の一例を図７に示す。基板１３にｐ−基板を用い
た場合につき説明する。もちろん領域１３はウェル構造
にしてもよい。分離領域１４はたとえばＬＯＣＯＳ法を
用いて形成する。すなわち、基板１３の表面を熱酸化し
た後、ＣＶＤ法でシリコン窒化膜を堆積する。領域１４
に相当するシリコン窒化膜もしくはシリコン窒化膜およ
び熱酸化膜をリアクティブイオンエッチングにより除去
する。続いて、熱酸化により、領域１４の熱酸化膜を形
成した後、領域１３の表面のシリコン窒化膜および熱酸
化膜をリアクティブイオンエッチングにより除去する。
造工程の一例を図７に示す。基板１３にｐ−基板を用い
た場合につき説明する。もちろん領域１３はウェル構造
にしてもよい。分離領域１４はたとえばＬＯＣＯＳ法を
用いて形成する。すなわち、基板１３の表面を熱酸化し
た後、ＣＶＤ法でシリコン窒化膜を堆積する。領域１４
に相当するシリコン窒化膜もしくはシリコン窒化膜およ
び熱酸化膜をリアクティブイオンエッチングにより除去
する。続いて、熱酸化により、領域１４の熱酸化膜を形
成した後、領域１３の表面のシリコン窒化膜および熱酸
化膜をリアクティブイオンエッチングにより除去する。
【００４８】このようにして領域１４が形成されるが、
以上の方法に限らず他のいかなる方法で形成してもよ
い。
以上の方法に限らず他のいかなる方法で形成してもよ
い。
【００４９】次に、領域１３の表面を熱酸化することに
より、３〜１０ｎｍの厚さの熱酸化膜を形成する。もち
ろんＣＶＤ法により高誘電率絶縁膜を堆積してもよい。
続いて、ＣＶＤ法により金属、金属シリサイドもしくは
多結晶シリコン層を堆積し、さらに、ＣＶＤ法によりシ
リコン酸化膜もしくはシリコン窒化膜を堆積し、図７
（ａ）に示すように所定の領域をリアクティブイオンエ
ッチングによってエッチングする。もちろん領域１７
は、領域１６の表面を熱酸化し、金属酸化物もしくはシ
リコン酸化物を形成してもよい。ここで、領域１７の絶
縁層の厚さは領域１５の熱酸化膜もしくは高誘電率絶縁
膜の厚さより厚く形成されている。
より、３〜１０ｎｍの厚さの熱酸化膜を形成する。もち
ろんＣＶＤ法により高誘電率絶縁膜を堆積してもよい。
続いて、ＣＶＤ法により金属、金属シリサイドもしくは
多結晶シリコン層を堆積し、さらに、ＣＶＤ法によりシ
リコン酸化膜もしくはシリコン窒化膜を堆積し、図７
（ａ）に示すように所定の領域をリアクティブイオンエ
ッチングによってエッチングする。もちろん領域１７
は、領域１６の表面を熱酸化し、金属酸化物もしくはシ
リコン酸化物を形成してもよい。ここで、領域１７の絶
縁層の厚さは領域１５の熱酸化膜もしくは高誘電率絶縁
膜の厚さより厚く形成されている。
【００５０】図７（ｂ）に示す所定の不純物濃度の領域
１９、２０はＢのイオン注入および活性化アニールで形
成する。領域１３へのＢの拡散を抑制するために、活性
化アニール温度は低いことが望ましく、７００℃以下が
望ましく、５００℃以下がより望ましい。もちろん領域
１３へのＢの拡散を抑制するために、活性化アニール法
としてラピッドサーマルアニーリングを用いてもよい。
続いて、所定の不純物濃度の領域２１、２２はＡｓもし
くはＰのイオン注入および活性化アニールで形成する。
領域１３もしくは領域１９、２０へのＡｓもしくはＰの
拡散を抑制するために、活性化アニール温度は低いこと
が望ましく、７００℃以下が望ましく、５００℃以下が
より望ましい。もちろん領域１３もしくは領域１９、２
０へのＡｓもしくはＰの拡散を抑制するために、活性化
アニール法としてラピッドサーマルアニーリングを用い
てもよい。
１９、２０はＢのイオン注入および活性化アニールで形
成する。領域１３へのＢの拡散を抑制するために、活性
化アニール温度は低いことが望ましく、７００℃以下が
望ましく、５００℃以下がより望ましい。もちろん領域
１３へのＢの拡散を抑制するために、活性化アニール法
としてラピッドサーマルアニーリングを用いてもよい。
続いて、所定の不純物濃度の領域２１、２２はＡｓもし
くはＰのイオン注入および活性化アニールで形成する。
領域１３もしくは領域１９、２０へのＡｓもしくはＰの
拡散を抑制するために、活性化アニール温度は低いこと
が望ましく、７００℃以下が望ましく、５００℃以下が
より望ましい。もちろん領域１３もしくは領域１９、２
０へのＡｓもしくはＰの拡散を抑制するために、活性化
アニール法としてラピッドサーマルアニーリングを用い
てもよい。
【００５１】図７（ｂ）に示す領域１９、２０もしくは
領域２１、２２は、もちろんリアクティブイオンエッチ
ングおよびエピタキシャル成長で形成してもよい。図７
（ａ）に示す構造を形成した後、リアクティブイオンエ
ッチングにより、領域１７および領域１４をマスクとし
て領域１３を所定の深さまで選択的にエッチングする。
続いて、領域１３の表面上に選択的に所定の不純物濃度
のＢドープド単結晶シリコンをエピタキシャル成長させ
て、領域１９、２０を形成する。次に領域１９、２０の
表面上に選択的に所定の不純物濃度のＰドープド単結晶
シリコンをエピタキシャル成長させて、領域２１、２２
を形成する。
領域２１、２２は、もちろんリアクティブイオンエッチ
ングおよびエピタキシャル成長で形成してもよい。図７
（ａ）に示す構造を形成した後、リアクティブイオンエ
ッチングにより、領域１７および領域１４をマスクとし
て領域１３を所定の深さまで選択的にエッチングする。
続いて、領域１３の表面上に選択的に所定の不純物濃度
のＢドープド単結晶シリコンをエピタキシャル成長させ
て、領域１９、２０を形成する。次に領域１９、２０の
表面上に選択的に所定の不純物濃度のＰドープド単結晶
シリコンをエピタキシャル成長させて、領域２１、２２
を形成する。
【００５２】次に、ＣＶＤ法によりシリコン酸化膜もし
くはシリコン窒化膜を堆積した後、リアクティブイオン
エッチングにより領域１８以外の領域のシリコン酸化膜
もしくはシリコン窒化膜が除去されるまでエッチングす
る。
くはシリコン窒化膜を堆積した後、リアクティブイオン
エッチングにより領域１８以外の領域のシリコン酸化膜
もしくはシリコン窒化膜が除去されるまでエッチングす
る。
【００５３】次に、領域２１、２２の表面上に選択的に
Ｐドープド単結晶シリコンをエピタキシャル成長させ
て、領域２３、２４を形成する。もちろん選択的にノン
ドープド単結晶シリコンを成長させた後、ＰもしくはＡ
ｓをイオン注入し、ついで活性化アニールを施すことに
よって、所定の不純物濃度の領域２３、２４を形成して
もよい。領域２３、２４はもちろん多結晶シリコンでも
よい。もちろん領域２３、２４は金属もしくは金属シリ
サイドでもよい。次に、図７（ｄ）に示すように、ＣＶ
Ｄ法もしくはスパッタ法により選択的にＷもしくはＡｌ
層を形成する。
Ｐドープド単結晶シリコンをエピタキシャル成長させ
て、領域２３、２４を形成する。もちろん選択的にノン
ドープド単結晶シリコンを成長させた後、ＰもしくはＡ
ｓをイオン注入し、ついで活性化アニールを施すことに
よって、所定の不純物濃度の領域２３、２４を形成して
もよい。領域２３、２４はもちろん多結晶シリコンでも
よい。もちろん領域２３、２４は金属もしくは金属シリ
サイドでもよい。次に、図７（ｄ）に示すように、ＣＶ
Ｄ法もしくはスパッタ法により選択的にＷもしくはＡｌ
層を形成する。
【００５４】さらに、図１に示す半導体装置の構造は、
パッシベーション層２７の形成、そして裏面ｐ＋層領域
１２および電極１１の形成によって製作できる。
パッシベーション層２７の形成、そして裏面ｐ＋層領域
１２および電極１１の形成によって製作できる。
【００５５】次に図２の半導体装置を製作するための製
造工程の一例を図８に示す。絶縁分離領域１４を形成し
た後、領域１３の表面を熱酸化することにより、３〜１
０ｎｍの厚さの熱酸化膜を形成する。もちろんＣＶＤ法
により高誘電率絶縁膜を堆積してもよい。続いて、ＣＶ
Ｄ法により金属、金属シリサイドもしくは多結晶シリコ
ン層を堆積し、図８（ａ）に示すように所定の領域をリ
アクティブイオンエッチングによってエッチングする。
造工程の一例を図８に示す。絶縁分離領域１４を形成し
た後、領域１３の表面を熱酸化することにより、３〜１
０ｎｍの厚さの熱酸化膜を形成する。もちろんＣＶＤ法
により高誘電率絶縁膜を堆積してもよい。続いて、ＣＶ
Ｄ法により金属、金属シリサイドもしくは多結晶シリコ
ン層を堆積し、図８（ａ）に示すように所定の領域をリ
アクティブイオンエッチングによってエッチングする。
【００５６】領域１６の表面を熱酸化し、金属酸化物も
しくはシリコン酸化物を形成する。もちろんＣＶＤ法に
よりシリコン酸化膜を堆積し、絶縁層を形成してもよ
い。ここで、領域１７ａの絶縁層の厚さは領域１５の熱
酸化膜もしくは高誘電率絶縁膜の厚さより厚く形成され
ている。次に図８（ｂ）に示すように、リアクティブイ
オンエッチングにより、領域１５の所定の領域が除去さ
れるまでエッチングする。
しくはシリコン酸化物を形成する。もちろんＣＶＤ法に
よりシリコン酸化膜を堆積し、絶縁層を形成してもよ
い。ここで、領域１７ａの絶縁層の厚さは領域１５の熱
酸化膜もしくは高誘電率絶縁膜の厚さより厚く形成され
ている。次に図８（ｂ）に示すように、リアクティブイ
オンエッチングにより、領域１５の所定の領域が除去さ
れるまでエッチングする。
【００５７】図８（ｃ）に示す所定の不純物濃度の領域
１９ａ、２０ａはＢのイオン注入で形成する。続いて、
所定の不純物濃度の領域２１ａ、２２ａはＡｓもしくは
Ｐのイオン注入で形成する。次に５００℃以上もしくは
７００℃以上の温度で所定の時間の間熱処理し、領域２
１ａ、２２ａをＡｓもしくはＰの拡散源としたＡｓもし
くはＰの拡散により図８（ｄ）に示す領域２１ｂ、２２
ｂを形成し、同時に領域１９ａ、２０ａをＢの拡散源と
したＢの拡散により領域１９ｂ、２０ｂを形成する。も
ちろん領域１９ｂ、２０ｂおよび２１ｂ、２２ｂは図８
（ｂ）に示す構造を形成した後、ＢおよびＡｓもしくは
Ｐの斜め方向イオン注入および活性化アニールによって
形成してもよい。また、図８（ａ）に示す構造を形成し
た後、ＢおよびＰのイオン注入もしくは斜め方向イオン
注入および活性化アニールによって形成してもよい。
１９ａ、２０ａはＢのイオン注入で形成する。続いて、
所定の不純物濃度の領域２１ａ、２２ａはＡｓもしくは
Ｐのイオン注入で形成する。次に５００℃以上もしくは
７００℃以上の温度で所定の時間の間熱処理し、領域２
１ａ、２２ａをＡｓもしくはＰの拡散源としたＡｓもし
くはＰの拡散により図８（ｄ）に示す領域２１ｂ、２２
ｂを形成し、同時に領域１９ａ、２０ａをＢの拡散源と
したＢの拡散により領域１９ｂ、２０ｂを形成する。も
ちろん領域１９ｂ、２０ｂおよび２１ｂ、２２ｂは図８
（ｂ）に示す構造を形成した後、ＢおよびＡｓもしくは
Ｐの斜め方向イオン注入および活性化アニールによって
形成してもよい。また、図８（ａ）に示す構造を形成し
た後、ＢおよびＰのイオン注入もしくは斜め方向イオン
注入および活性化アニールによって形成してもよい。
【００５８】図８（ｄ）に示す領域１９ｂ、２０ｂもし
くは領域２１ｂ、２２ｂは、もちろん領域１９ａ、２０
ａおよび領域２１ａ、２２ａをリアクティブイオンエッ
チングおよびエピタキシャル成長で形成した後、５００
℃以上もしくは７００℃以上の温度で所定の時間の間熱
処理し、領域２１ａ、２２ａをＰの拡散源としたＰの拡
散により領域２１ｂ、２２ｂを形成し、同時に領域１９
ａ、２０ａをＢの拡散源としたＢの拡散により領域１９
ｂ、２０ｂを形成してもよい。
くは領域２１ｂ、２２ｂは、もちろん領域１９ａ、２０
ａおよび領域２１ａ、２２ａをリアクティブイオンエッ
チングおよびエピタキシャル成長で形成した後、５００
℃以上もしくは７００℃以上の温度で所定の時間の間熱
処理し、領域２１ａ、２２ａをＰの拡散源としたＰの拡
散により領域２１ｂ、２２ｂを形成し、同時に領域１９
ａ、２０ａをＢの拡散源としたＢの拡散により領域１９
ｂ、２０ｂを形成してもよい。
【００５９】図３の半導体装置は、図７（ｃ）に示す構
造を形成した後、次に、リアクティブイオンエッチング
により、領域１７、領域１８および領域１４をマスクと
して領域２１、２２および領域１９、２０を選択的にエ
ッチングする。続いて、領域１３の表面上に選択的に所
定の不純物濃度のＢドープド単結晶シリコンをエピタキ
シャル成長させて、領域１９ｃ、２０ｃを形成する。次
に領域１９ｃ、２０ｃの表面上に選択的に所定の不純物
濃度のＰドープド単結晶シリコンをエピタキシャル成長
させて、領域２１ｃ、２２ｃを形成する。ここで、領域
２０ｃの不純物濃度は領域２０ｄの不純物濃度より低く
形成されている。
造を形成した後、次に、リアクティブイオンエッチング
により、領域１７、領域１８および領域１４をマスクと
して領域２１、２２および領域１９、２０を選択的にエ
ッチングする。続いて、領域１３の表面上に選択的に所
定の不純物濃度のＢドープド単結晶シリコンをエピタキ
シャル成長させて、領域１９ｃ、２０ｃを形成する。次
に領域１９ｃ、２０ｃの表面上に選択的に所定の不純物
濃度のＰドープド単結晶シリコンをエピタキシャル成長
させて、領域２１ｃ、２２ｃを形成する。ここで、領域
２０ｃの不純物濃度は領域２０ｄの不純物濃度より低く
形成されている。
【００６０】図４の半導体装置は、図７（ａ）に示す構
造を形成した後、Ｂのイオン注入により所定の不純物濃
度の領域１９、２０を形成する。続いて、５００℃以上
もしくは７００℃以上の温度で所定の時間の間熱処理
し、同時に領域１９、２０をＢの拡散源としたＢの拡散
により領域１９ｅ、２０ｅを形成する。もちろん領域１
９ｅ、２０ｅは図７（ａ）に示す構造を形成した後、Ｂ
の斜め方向イオン注入および活性化アニールによって形
成してもよい。また、図８（ｂ）に示す構造を形成した
後、Ｂの斜め方向イオン注入および活性化アニールによ
って形成してもよい。
造を形成した後、Ｂのイオン注入により所定の不純物濃
度の領域１９、２０を形成する。続いて、５００℃以上
もしくは７００℃以上の温度で所定の時間の間熱処理
し、同時に領域１９、２０をＢの拡散源としたＢの拡散
により領域１９ｅ、２０ｅを形成する。もちろん領域１
９ｅ、２０ｅは図７（ａ）に示す構造を形成した後、Ｂ
の斜め方向イオン注入および活性化アニールによって形
成してもよい。また、図８（ｂ）に示す構造を形成した
後、Ｂの斜め方向イオン注入および活性化アニールによ
って形成してもよい。
【００６１】次に、所定の不純物濃度の領域２１、２２
はＡｓもしくはＰのイオン注入および活性化アニールで
形成する。領域１３もしくは領域１９、１９ｅ、２０、
２０ｅへのＡｓもしくはＰの拡散を抑制するために、活
性化アニール温度は低いことが望ましく、７００℃以下
が望ましく、５００℃以下がより望ましい。もちろん領
域１３もしくは領域１９、１９ｅ、２０、２０ｅへのＡ
ｓもしくはＰの拡散を抑制するために、活性化アニール
法としてラピッドサーマルアニーリングを用いてもよ
い。もちろんリアクティブイオンエッチングにより、領
域１７および領域１４をマスクとして領域１９、２０を
所定の深さまで選択的にエッチングした後、領域１９、
２０の表面上に選択的に所定の不純物濃度のＰドープド
単結晶シリコンをエピタキシャル成長させて、領域２
１、２２を形成してもよい。
はＡｓもしくはＰのイオン注入および活性化アニールで
形成する。領域１３もしくは領域１９、１９ｅ、２０、
２０ｅへのＡｓもしくはＰの拡散を抑制するために、活
性化アニール温度は低いことが望ましく、７００℃以下
が望ましく、５００℃以下がより望ましい。もちろん領
域１３もしくは領域１９、１９ｅ、２０、２０ｅへのＡ
ｓもしくはＰの拡散を抑制するために、活性化アニール
法としてラピッドサーマルアニーリングを用いてもよ
い。もちろんリアクティブイオンエッチングにより、領
域１７および領域１４をマスクとして領域１９、２０を
所定の深さまで選択的にエッチングした後、領域１９、
２０の表面上に選択的に所定の不純物濃度のＰドープド
単結晶シリコンをエピタキシャル成長させて、領域２
１、２２を形成してもよい。
【００６２】図５の半導体装置は、図７（ｃ）に示す構
造を形成した後、領域２１、２２の表面上に不純物濃度
が領域２１、２２より低いノンドープド、ｎ−型、ｎ型
もしくはｎ＋型単結晶シリコンを選択的にエピタキシャ
ル成長させて領域２３ａ、２４ａを形成し、続いて不純
物濃度がより高いｎ＋型単結晶シリコンをエピタキシャ
ル成長させて領域２３、２４を形成する。
造を形成した後、領域２１、２２の表面上に不純物濃度
が領域２１、２２より低いノンドープド、ｎ−型、ｎ型
もしくはｎ＋型単結晶シリコンを選択的にエピタキシャ
ル成長させて領域２３ａ、２４ａを形成し、続いて不純
物濃度がより高いｎ＋型単結晶シリコンをエピタキシャ
ル成長させて領域２３、２４を形成する。
【００６３】次に図６の半導体装置を製作するための製
造工程の一例を図９に示す。絶縁分離領域１４を形成し
た後、ＡｓもしくはＰのイオン注入により、領域１３の
表面にｎもしくはｎ＋領域層２１ｅ、２２ｅを形成す
る。もちろんｎもしくはｎ＋型単結晶シリコンをエピタ
キシャル成長させてもよい。続いて、ＣＶＤ法によりシ
リコン酸化膜を堆積し、図９（ａ）に示すように所定の
領域をリアクティブイオンエッチングによってエッチン
グする。次に図９（ａ）に示すようにＢのイオン注入お
よび活性化アニールにより、領域１９ｆ、２０ｆを形成
する。ここで、領域１９ｆ、２０ｆの不純物濃度は領域
１３表面のｎもしくはｎ＋領域層２１ｅ、２２ｅの不純
物濃度より低く形成されている。
造工程の一例を図９に示す。絶縁分離領域１４を形成し
た後、ＡｓもしくはＰのイオン注入により、領域１３の
表面にｎもしくはｎ＋領域層２１ｅ、２２ｅを形成す
る。もちろんｎもしくはｎ＋型単結晶シリコンをエピタ
キシャル成長させてもよい。続いて、ＣＶＤ法によりシ
リコン酸化膜を堆積し、図９（ａ）に示すように所定の
領域をリアクティブイオンエッチングによってエッチン
グする。次に図９（ａ）に示すようにＢのイオン注入お
よび活性化アニールにより、領域１９ｆ、２０ｆを形成
する。ここで、領域１９ｆ、２０ｆの不純物濃度は領域
１３表面のｎもしくはｎ＋領域層２１ｅ、２２ｅの不純
物濃度より低く形成されている。
【００６４】次に図９（ｂ）に示すように、等方性エッ
チングにより、領域２９の所定の領域が除去されるまで
エッチングする。続いて、領域２１ｅ、２２ｅの表面上
に選択的にＰドープド単結晶シリコン２３、２４をエピ
タキシャル成長させた後、ＣＶＤ法もしくはスパッタ法
により選択的にＷ、Ｔａ、Ｔｉ、ＺｒもしくはＮｂ等の
金属膜２５、２６を形成する。次に熱酸化もしくは陽極
酸化により、金属酸化膜２８を形成する。
チングにより、領域２９の所定の領域が除去されるまで
エッチングする。続いて、領域２１ｅ、２２ｅの表面上
に選択的にＰドープド単結晶シリコン２３、２４をエピ
タキシャル成長させた後、ＣＶＤ法もしくはスパッタ法
により選択的にＷ、Ｔａ、Ｔｉ、ＺｒもしくはＮｂ等の
金属膜２５、２６を形成する。次に熱酸化もしくは陽極
酸化により、金属酸化膜２８を形成する。
【００６５】次に領域２９をエッチングにより、除去す
る。続いて、ＣＶＤ法によりシリコン酸化膜もしくはシ
リコン窒化膜を堆積した後、リアクティブイオンエッチ
ングにより、図９（ｃ）に示す領域１８ａ以外の領域の
シリコン酸化膜もしくはシリコン窒化膜が除去されるま
でエッチングする。
る。続いて、ＣＶＤ法によりシリコン酸化膜もしくはシ
リコン窒化膜を堆積した後、リアクティブイオンエッチ
ングにより、図９（ｃ）に示す領域１８ａ以外の領域の
シリコン酸化膜もしくはシリコン窒化膜が除去されるま
でエッチングする。
【００６６】次にリアクティブイオンエッチングによ
り、領域１８ａ、領域２８および領域１４をマスクとし
て領域２１ｅ、２２ｅおよび領域１３を所定の深さまで
選択的にエッチングした後、図９（ｄ）に示すように熱
酸化により、領域１５ａを形成する。さらに、ゲート電
極１６ａは、ＣＶＤ法により、Ｗ等の金属、ＷＳｉ2等
の金属シリサイド、もしくは多結晶シリコンを堆積し
て、形成する。
り、領域１８ａ、領域２８および領域１４をマスクとし
て領域２１ｅ、２２ｅおよび領域１３を所定の深さまで
選択的にエッチングした後、図９（ｄ）に示すように熱
酸化により、領域１５ａを形成する。さらに、ゲート電
極１６ａは、ＣＶＤ法により、Ｗ等の金属、ＷＳｉ2等
の金属シリサイド、もしくは多結晶シリコンを堆積し
て、形成する。
【００６７】図１での領域２１、図２での領域２１ａ、
２１ｂ、図３での領域２１ｃ、２１ｄ、図４での領域２
１、図５での領域２１、２３ａ、図６での領域２１ｅの
各々の領域の抵抗を小さくするために、各々の領域の不
純物濃度が高くした構造は、高い不純物濃度のＰドープ
ド単結晶シリコンを選択的にエピタキシャル成長させて
各々の領域を形成する。もちろん各々の領域を形成した
後、選択的にＰもしくはＡｓのイオン注入および活性化
アニールによって形成してもよい。
２１ｂ、図３での領域２１ｃ、２１ｄ、図４での領域２
１、図５での領域２１、２３ａ、図６での領域２１ｅの
各々の領域の抵抗を小さくするために、各々の領域の不
純物濃度が高くした構造は、高い不純物濃度のＰドープ
ド単結晶シリコンを選択的にエピタキシャル成長させて
各々の領域を形成する。もちろん各々の領域を形成した
後、選択的にＰもしくはＡｓのイオン注入および活性化
アニールによって形成してもよい。
【００６８】図１０は、第１の実施例に係わる半導体装
置のドレイン電流とドレイン電圧との関係を示すグラフ
である。図１０の横軸はドレイン電圧を表し、縦軸はド
レイン電流を表している。図中の数値はゲート電圧を表
している。Ｂドープドｐ型基板の不純物濃度は１×１０
14ｃｍ-3である。ゲート酸化膜の厚さは３ｎｍである。
ゲート電極としてはタングステンシリサイド（ＷＳ
ｉ2）が使用されている。ゲート長は０．０５μｍであ
る。チャネル長は０．０５μｍであり、チャネル幅は１
μｍである。パンチスルーコントロール１９、２０のＢ
の濃度は２×１０18ｃｍ-3である。ソース領域２１およ
びドレイン領域２２の深さは０．０１μｍであり、ソー
ス領域２１およびドレイン領域２２のＰの不純物濃度は
２×１０19ｃｍ-3であり、ソース領域２３およびドレイ
ン領域２４のＰの不純物濃度は２×１０20ｃｍ-3であ
る。ソースおよびドレイン電極としてはタングステン
（Ｗ）が使用されている。
置のドレイン電流とドレイン電圧との関係を示すグラフ
である。図１０の横軸はドレイン電圧を表し、縦軸はド
レイン電流を表している。図中の数値はゲート電圧を表
している。Ｂドープドｐ型基板の不純物濃度は１×１０
14ｃｍ-3である。ゲート酸化膜の厚さは３ｎｍである。
ゲート電極としてはタングステンシリサイド（ＷＳ
ｉ2）が使用されている。ゲート長は０．０５μｍであ
る。チャネル長は０．０５μｍであり、チャネル幅は１
μｍである。パンチスルーコントロール１９、２０のＢ
の濃度は２×１０18ｃｍ-3である。ソース領域２１およ
びドレイン領域２２の深さは０．０１μｍであり、ソー
ス領域２１およびドレイン領域２２のＰの不純物濃度は
２×１０19ｃｍ-3であり、ソース領域２３およびドレイ
ン領域２４のＰの不純物濃度は２×１０20ｃｍ-3であ
る。ソースおよびドレイン電極としてはタングステン
（Ｗ）が使用されている。
【００６９】実施例１に係わる半導体装置は、ゲート長
が０．０５μｍと短いチャネル長においても、正常なド
レイン電流−ドレイン電圧特性を示し、パンチスルーが
起こっていないことがわかる。一方、パンチスルーコン
トロールのＢの濃度を基板の濃度と同じ１×１０14ｃｍ
-3であるＭＯＳＦＥＴ構造の半導体装置のドレイン電流
−ドレイン電圧特性はトランジスタ特性を全く示さず、
抵抗体としての特性を示す結果が得られている。すなわ
ち、実施例１に係わる半導体装置は短いチャネルにおい
てもパンチスルーが起こらず、正常なトランジスタ動作
をすることがわかった。
が０．０５μｍと短いチャネル長においても、正常なド
レイン電流−ドレイン電圧特性を示し、パンチスルーが
起こっていないことがわかる。一方、パンチスルーコン
トロールのＢの濃度を基板の濃度と同じ１×１０14ｃｍ
-3であるＭＯＳＦＥＴ構造の半導体装置のドレイン電流
−ドレイン電圧特性はトランジスタ特性を全く示さず、
抵抗体としての特性を示す結果が得られている。すなわ
ち、実施例１に係わる半導体装置は短いチャネルにおい
てもパンチスルーが起こらず、正常なトランジスタ動作
をすることがわかった。
【００７０】図１１は、図１０で述べた第１の実施例に
係わる半導体装置のドレイン電流とゲート電圧との関係
を示すグラフである。図１１の横軸はゲート電圧を表
し、縦軸はドレイン電流を表している。図中の数値はド
レイン電圧を表している。
係わる半導体装置のドレイン電流とゲート電圧との関係
を示すグラフである。図１１の横軸はゲート電圧を表
し、縦軸はドレイン電流を表している。図中の数値はド
レイン電圧を表している。
【００７１】実施例１に係わる半導体装置は、ゲート長
が０．０５μｍと短いチャネル長においても、正常なサ
ブスレシュホールド特性を示し、パンチスルーが起こっ
ていないことがわかる。ドレイン電圧が０．１Ｖの場合
の閾電圧は０．６６Ｖであり、ドレイン電圧が１．０Ｖ
の場合の閾電圧は０．５８Ｖである。ドレイン電圧の増
加による閾電圧の変化は０．０８Ｖであり、小さく抑え
られている。すなわち、実施例１に係わる半導体装置は
短いチャネルにおいてもパンチスルーが起こらず、正常
なトランジスタ動作をすることがわかった。また、ドレ
イン電圧が１．０Ｖの場合のサブスレシュホールドスイ
ングは９７ｍＶ／ｄｅｃａｄｅであり、短いチャネル長
においても小さく保たれている。すなわち、実施例１に
係わる半導体装置は、パンチスルーが抑制されているこ
とに加えて、基板の不純物濃度が低く保たれているため
に、短いチャネルにおいてもサブスレシュホールドスイ
ングが小さく、高性能トランジスタ動作をすることがわ
かった。
が０．０５μｍと短いチャネル長においても、正常なサ
ブスレシュホールド特性を示し、パンチスルーが起こっ
ていないことがわかる。ドレイン電圧が０．１Ｖの場合
の閾電圧は０．６６Ｖであり、ドレイン電圧が１．０Ｖ
の場合の閾電圧は０．５８Ｖである。ドレイン電圧の増
加による閾電圧の変化は０．０８Ｖであり、小さく抑え
られている。すなわち、実施例１に係わる半導体装置は
短いチャネルにおいてもパンチスルーが起こらず、正常
なトランジスタ動作をすることがわかった。また、ドレ
イン電圧が１．０Ｖの場合のサブスレシュホールドスイ
ングは９７ｍＶ／ｄｅｃａｄｅであり、短いチャネル長
においても小さく保たれている。すなわち、実施例１に
係わる半導体装置は、パンチスルーが抑制されているこ
とに加えて、基板の不純物濃度が低く保たれているため
に、短いチャネルにおいてもサブスレシュホールドスイ
ングが小さく、高性能トランジスタ動作をすることがわ
かった。
【００７２】図１２は、図１０で述べた第１の実施例に
係わる半導体装置の閾電圧とゲート長の関係を示すグラ
フである。図１２の横軸はゲート長を表し、縦軸は閾電
圧を表している。図中の数値はドレイン電圧を表してい
る。
係わる半導体装置の閾電圧とゲート長の関係を示すグラ
フである。図１２の横軸はゲート長を表し、縦軸は閾電
圧を表している。図中の数値はドレイン電圧を表してい
る。
【００７３】実施例１に係わる半導体装置は、ゲート長
が０．０５μｍと極めて短くても、正常なトランジスタ
特性を示し、パンチスルーの程度が低く抑えられている
ことがわかる。
が０．０５μｍと極めて短くても、正常なトランジスタ
特性を示し、パンチスルーの程度が低く抑えられている
ことがわかる。
【００７４】図１３は、図１０で述べた第１の実施例に
係わる半導体装置のサブスレシュホールドスイングとゲ
ート長との関係を示すグラフである。図１３の横軸はゲ
ート長を表し、縦軸はサブスレシュホールドスイングを
表している。図中の数値はドレイン電圧を表している。
係わる半導体装置のサブスレシュホールドスイングとゲ
ート長との関係を示すグラフである。図１３の横軸はゲ
ート長を表し、縦軸はサブスレシュホールドスイングを
表している。図中の数値はドレイン電圧を表している。
【００７５】実施例１に係わる半導体装置は、ゲート長
が０．０５μｍと極めて短いチャネル長においても、パ
ンチスルーの程度が低く抑えられかつ基板の不純物濃度
が低く保たれているために、サブスレシュホールドスイ
ングが小さく、高性能トランジスタ動作をすることがわ
かった。
が０．０５μｍと極めて短いチャネル長においても、パ
ンチスルーの程度が低く抑えられかつ基板の不純物濃度
が低く保たれているために、サブスレシュホールドスイ
ングが小さく、高性能トランジスタ動作をすることがわ
かった。
【００７６】図１４は、図１０で述べた第１の実施例に
係わる半導体装置のドレイン電流とゲート長との関係を
示すグラフである。図１４の横軸はゲート長を表し、縦
軸はドレイン電流を表している。ゲート電圧と閾電圧と
の差は０．３Ｖである。
係わる半導体装置のドレイン電流とゲート長との関係を
示すグラフである。図１４の横軸はゲート長を表し、縦
軸はドレイン電流を表している。ゲート電圧と閾電圧と
の差は０．３Ｖである。
【００７７】実施例１に係わる半導体装置は、ゲート長
が０．０５μｍと極めて短いチャネル長において、ドレ
イン電流が１９０μＡ／μｍと大きく、すなわち電流駆
動能力が大きく、高速トランジスタ動作をすることがわ
かった。一方、チャネル部の不純物濃度を高くしたＭＯ
ＳＦＥＴにおいて、ドレイン電圧が０．１Ｖと１．０Ｖ
の場合の閾電圧が０．０８Ｖとなるチャネル部の濃度が
１．１６×１０18ｃｍ -3であるＭＯＳＦＥＴ構造の半導
体装置のドレイン電流は、１０１μＡ／μｍと実施例１
に係わる半導体装置の１／２程度の性能を示す結果が得
られている。すなわち、実施例１に係わる半導体装置
は、高速トランジスタ動作をすることがわかった。
が０．０５μｍと極めて短いチャネル長において、ドレ
イン電流が１９０μＡ／μｍと大きく、すなわち電流駆
動能力が大きく、高速トランジスタ動作をすることがわ
かった。一方、チャネル部の不純物濃度を高くしたＭＯ
ＳＦＥＴにおいて、ドレイン電圧が０．１Ｖと１．０Ｖ
の場合の閾電圧が０．０８Ｖとなるチャネル部の濃度が
１．１６×１０18ｃｍ -3であるＭＯＳＦＥＴ構造の半導
体装置のドレイン電流は、１０１μＡ／μｍと実施例１
に係わる半導体装置の１／２程度の性能を示す結果が得
られている。すなわち、実施例１に係わる半導体装置
は、高速トランジスタ動作をすることがわかった。
【００７８】なお、実施例２、実施例３、実施例４、実
施例５、実施例６、に係わる半導体装置においても図１
０、図１１、図１２、図１３、図１４に示すものと同様
な結果が得られている。
施例５、実施例６、に係わる半導体装置においても図１
０、図１１、図１２、図１３、図１４に示すものと同様
な結果が得られている。
【００７９】
【発明の効果】本発明の半導体装置は、パンチスルーを
抑制する性能に優れているため、必要に応じてチャネル
長を短くすることが可能であり、したがって、超微細化
半導体装置を実現できる。
抑制する性能に優れているため、必要に応じてチャネル
長を短くすることが可能であり、したがって、超微細化
半導体装置を実現できる。
【００８０】セルフアラインによる製作が可能であるた
め超微細な加工が可能となり、したがって、超微細加工
された超高集積度の半導体装置が得られる。
め超微細な加工が可能となり、したがって、超微細加工
された超高集積度の半導体装置が得られる。
【００８１】本発明によれば、高い電流駆動能力を備
え、回路の高速動作を実現する半導体装置を提供するこ
とができる。
え、回路の高速動作を実現する半導体装置を提供するこ
とができる。
【図１】本発明の第１の実施例の半導体装置の断面構造
図である。
図である。
【図２】本発明の第２の実施例の半導体装置の断面構造
図である。
図である。
【図３】本発明の第３の実施例の半導体装置の断面構造
図である。
図である。
【図４】本発明の第４の実施例の半導体装置の断面構造
図である。
図である。
【図５】本発明の第５の実施例の半導体装置の断面構造
図である。
図である。
【図６】本発明の第６の実施例の半導体装置の断面構造
図である。
図である。
【図７】本発明の半導体装置の製造工程を示す断面図で
ある。
ある。
【図８】本発明の半導体装置の製造工程を示す断面図で
ある。
ある。
【図９】本発明の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１０】本発明の第１の実施例に係わる半導体装置の
ドレイン電流とドレイン電圧の関係を示すグラフであ
る。
ドレイン電流とドレイン電圧の関係を示すグラフであ
る。
【図１１】本発明の第１の実施例に係わる半導体装置の
ドレイン電流とゲート電圧との関係を示すグラフであ
る。
ドレイン電流とゲート電圧との関係を示すグラフであ
る。
【図１２】本発明の第１の実施例に係わる半導体装置の
閾電圧とゲート長との関係を示すグラフである。
閾電圧とゲート長との関係を示すグラフである。
【図１３】本発明の第１の実施例に係わる半導体装置の
サブスレシュホールドスイングとゲート長との関係を示
すグラフである。
サブスレシュホールドスイングとゲート長との関係を示
すグラフである。
【図１４】本発明の第１の実施例に係わる半導体装置の
ドレイン電流とゲート長との関係を示すグラフである。
ドレイン電流とゲート長との関係を示すグラフである。
１１ 基板裏面の電極、 １２ ｐ＋領域、 １３ 高抵抗率ｐ−基板（基体）、 １４ 絶縁分離領域、 １５ ゲート絶縁膜、 １６ ゲート電極、 １７ 絶縁分離膜、 １８ 絶縁分離膜、 １９、２０ パンチスルーコントロール、 ２１ ｎもしくはｎ＋ソース、 ２２ ｎもしくはｎ＋ドレイン、 ２３ ｎ＋ソース、 ２４ ｎ＋ドレイン、 ２５ ソース電極、 ２６ ドレイン電極、 ２７ パッシベーション膜、 ２８ 金属酸化膜。
Claims (22)
- 【請求項１】 第１型の電気伝導性の基体と、前記基体
の電気伝導性とは逆の第２型の電気伝導性を有し、前記
基体中もしくは前記基体上に相互に間隔をあけて配置さ
れて、相互間に基体中のチャネルを画定し、前記基体と
の電気接続部を形成する第１および第２の領域と、前記
第１および第２の領域間にあるが、前記第１および第２
の領域へもしくはいずれの領域へも電気的に直接接触し
ないように絶縁層を介して、前記チャネルの上に置かれ
た電極と、前記基体中のチャネルの電気伝導性とは同じ
第１型の電気伝導性かつ前記基体のチャネルの不純物濃
度より高い不純物濃度を有し、前記第１および第２の領
域の少なくとも一方の少なくとも基体バルク側に置かれ
た第３の領域とを備え、前記第３の領域により、前記第
１と第２の領域の間への電圧の印加による前記第１もし
くは第２の領域から前記チャネルへの空乏層の延びを小
さくし、それにより、パンチスルーを低減することを特
徴とする半導体装置。 - 【請求項２】 前記第１および第２の領域の少なくとも
一方の基体バルク側およびチャネル側に置かれた前記第
３の領域において、基体バルク側の領域の不純物濃度
は、チャネル側の領域の不純物濃度より高いことを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１および第２の領域の少なくとも
一方の基体バルク側の第３の領域の厚さは、前記第１と
第２の領域の間への電圧の非印加もしくは印加状態で前
記第３の領域内で形成される空乏層の厚さと同等もしく
はより厚いことを特徴とする請求項１または２に記載の
半導体装置。 - 【請求項４】 前記第１および第２の領域の少なくとも
一方の基体バルク側の第３の領域の不純物濃度は、前記
第３の領域が直接接触する前記第１および第２の領域の
いずれかの不純物濃度と同等もしくはより低いことを特
徴とする請求項１ないし３のいずれか１項に記載の半導
体装置。 - 【請求項５】 前記チャネルの不純物濃度が１０17ｃｍ
-3以下であることを特徴とする請求項１ないし４のいず
れか１項に記載の半導体装置。 - 【請求項６】 前記チャネルの不純物濃度が１０16ｃｍ
-3以下であることを特徴とする請求項１ないし５のいず
れか１項に記載の半導体装置。 - 【請求項７】 前記チャネルの不純物濃度が１０15ｃｍ
-3以下であることを特徴とする請求項１ないし６のいず
れか１項に記載の半導体装置。 - 【請求項８】 前記チャネルの不純物濃度が１０14ｃｍ
-3以下であることを特徴とする請求項１ないし７のいず
れか１項に記載の半導体装置。 - 【請求項９】 前記第１および第２の領域の少なくとも
一方と前記第３の領域の界面を含む近傍に空乏層が形成
される領域と前記チャネルが形成される領域の少なくと
も一部が接することを特徴とする請求項１ないし８のい
ずれか１項に記載の半導体装置。 - 【請求項１０】 前記チャネルの表面に連続する延長面
と、前記第１および第２の領域の少なくとも一方と前記
第３の領域の界面との距離が５０ｎｍ以下であることを
特徴とする請求項１ないし９のいずれか１項に記載の半
導体装置。 - 【請求項１１】 前記チャネルの表面に連続する延長面
と、前記第１および第２の領域の少なくとも一方と前記
第３の領域の界面との距離が２０ｎｍ以下であることを
特徴とする請求項１ないし１０のいずれか１項に記載の
半導体装置。 - 【請求項１２】 前記チャネルの表面に連続する延長面
と、前記第１および第２の領域の少なくとも一方と前記
第３の領域の界面との距離が１０ｎｍ以下であることを
特徴とする請求項１ないし１１のいずれか１項に記載の
半導体装置。 - 【請求項１３】 前記チャネルの表面に連続する延長面
と、前記第１および第２の領域の少なくとも一方と前記
第３の領域の界面との距離が５ｎｍ以下であることを特
徴とする請求項１ないし１２のいずれか１項に記載の半
導体装置。 - 【請求項１４】 前記チャネルの表面に連続する延長面
と、前記第１および第２の領域の少なくとも一方と前記
第３の領域の界面の少なくとも１部が交わることを特徴
とする請求項１ないし１３のいずれか１項に記載の半導
体装置。 - 【請求項１５】 前記半導体装置が電界効果トランジス
タ動作およびバイポーラトランジスタ動作の少なくとも
いずれかのトランジスタ動作をすることを特徴とする請
求項１ないし１４のいずれか１項に記載の半導体装置。 - 【請求項１６】 前記半導体装置がＭＯＳ型電界効果ト
ランジスタであることを特徴とする請求項１ないし１５
のいずれか１項に記載の半導体装置。 - 【請求項１７】 前記半導体装置がＭＥＳ型もしくは接
合型電界効果トランジスタであることを特徴とする請求
項１ないし１６のいずれか１項に記載の半導体装置。 - 【請求項１８】 前記半導体装置はＳＯＩ構造であるこ
とを特徴とする請求項１ないし１７のいずれか１項に記
載の半導体装置。 - 【請求項１９】 前記半導体装置は一つもしくは二つ以
上のチャネルを有することを特徴とする請求項１ないし
１８のいずれか１項に記載の半導体装置。 - 【請求項２０】 前記半導体装置は、前記チャネルの上
に、一つもしくは二つ以上の前記電極を有することを特
徴とする請求項１ないし１９のいずれか１項に記載の半
導体装置。 - 【請求項２１】 前記基体もしくは前記チャネルは、シ
リコン、ゲルマニウム、シリコンゲルマニウム、ガリウ
ム砒素、インジウムリン、インジウムアンチモン、ガリ
ウムアルミニウム砒素、ガリウムインジウム砒素、アル
ミニウムインジウム砒素であることを特徴とする請求項
１ないし２０のいずれか１項に記載の半導体装置。 - 【請求項２２】 前記シリコンは、単結晶シリコン、多
結晶シリコンもしくはアモルファスシリコンであること
を特徴とする請求項１ないし２１のいずれか１項に記載
の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27467493A JPH07131007A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置 |
| PCT/JP1994/001853 WO1995012896A1 (fr) | 1993-11-02 | 1994-11-02 | Dispositif a semi-conducteurs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27467493A JPH07131007A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131007A true JPH07131007A (ja) | 1995-05-19 |
Family
ID=17544987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27467493A Pending JPH07131007A (ja) | 1993-11-02 | 1993-11-02 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07131007A (ja) |
| WO (1) | WO1995012896A1 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11168212A (ja) * | 1997-12-02 | 1999-06-22 | Tadahiro Omi | 半導体装置 |
| JP2001284344A (ja) * | 2000-03-30 | 2001-10-12 | Tokyo Electron Ltd | 誘電体膜の形成方法 |
| JP2004529489A (ja) * | 2001-02-12 | 2004-09-24 | エーエスエム アメリカ インコーポレイテッド | 高誘電率ゲート絶縁層の形成方法 |
| JP2006190822A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタの製造方法および絶縁ゲート電界効果トランジスタ |
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| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
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| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796671A (en) | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
| GB2351582B (en) * | 1996-03-01 | 2001-02-21 | Sven E Wahlstrom | Dynamic random access memory |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| TW469648B (en) * | 1999-09-07 | 2001-12-21 | Sharp Kk | Semiconductor device and its manufacture method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62198162A (ja) * | 1986-02-26 | 1987-09-01 | Toshiba Corp | Ｍｏｓトランジスタ及びその製造方法 |
-
1993
- 1993-11-02 JP JP27467493A patent/JPH07131007A/ja active Pending
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- 1994-11-02 WO PCT/JP1994/001853 patent/WO1995012896A1/ja active Application Filing
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| JPH11168212A (ja) * | 1997-12-02 | 1999-06-22 | Tadahiro Omi | 半導体装置 |
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| JP4493796B2 (ja) * | 2000-03-30 | 2010-06-30 | 東京エレクトロン株式会社 | 誘電体膜の形成方法 |
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| US8921205B2 (en) | 2002-08-14 | 2014-12-30 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| JP2006190822A (ja) * | 2005-01-06 | 2006-07-20 | Sony Corp | 絶縁ゲート電界効果トランジスタの製造方法および絶縁ゲート電界効果トランジスタ |
| JP2006339476A (ja) * | 2005-06-03 | 2006-12-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2006352162A (ja) * | 2006-09-01 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| CN103730498A (zh) * | 2012-10-16 | 2014-04-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1995012896A1 (fr) | 1995-05-11 |
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