JPH04147629A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH04147629A
JPH04147629A JP2271727A JP27172790A JPH04147629A JP H04147629 A JPH04147629 A JP H04147629A JP 2271727 A JP2271727 A JP 2271727A JP 27172790 A JP27172790 A JP 27172790A JP H04147629 A JPH04147629 A JP H04147629A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関し、特に、ＭＯＳ（Ｍｅｔａ
ｌ　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃ　ｔ　ｏ　
ｒ）型電界効果トランジスタ（以下「５０１−ＭＯＳＦ
ＥＴ）と称す）などの比較的薄い厚さの活性領域を有す
る半導体装置およびその製造方法に関するものである。
［従来の技術］ まず、本発明の背景技術として、本発明が主として適用
されるＳＯＩ−ＭＯＳＦＥＴの概要を、相補型ＭＯ８（
以下、ｒｃＭＯ８Ｊと記す）を例にとって説明する。
ＣＭＯＳは低消費電力で雑音特性にも優れ、高集積化、
高速化を追求する上で重要性か増している。従来の、Ｓ
ＯＩ型ではないいわゆるバルク型のＣＭＯＳの断面構造
は、第４Ａ図に示すようになっている。同図に示すＣＭ
ＯＳは、ｐ型シリコン基板１の表面近傍には、ｎウェル
領域２か形成され、このｎウェル領域２上には多結晶シ
リコンゲート３を主たる構成要素とするｎチャネルｕＭ
ＯＳＦＥＴ４が形成されている。また、ｐ型シリコン基
板１の表面の、ｎウェル領域２以外の領域に、多結晶シ
リコンゲート５を主たる構成要素とするｐチャネル型Ｍ
Ｏ５ＦＥＴ６が形成されている。ｎウェル領域２と他の
領域は、フィールド酸化膜７で分離絶縁されている。こ
のようなバルク型のＣＭＯＳは、素子寸法が縮小化する
と、外来雑音によって規制サイリスタが動作し、電源端
子から接地端子へ異常電流が流れて回路動作が停止する
、いわゆるラッチアップ現象や、α線によるソフトエラ
ーなどが起こりやすくなるという問題がある。
それに対して、ＳＯＩ型の構造を有するＣＭＯＳの断面
構造は、概略第４Ｂ図に示すようになっている。このＳ
ｏｌ型ＣＭＯＳは、第４Ｂ図を参照して、シリコン基板
１上に、絶縁体層８を介して、フィールド絶縁膜７によ
って島状に分離形成されたシリコン層などからなる半導
体層９．ｌＯが形成されている。半導体層９には、多結
晶シリコンゲート３を含むｎチャネルＭＯＳＦＥＴ４の
、ｎ型のチャネル領域とｐ型のソース／ドレイン領域が
形成され、半導体層１０には、ｐチャネル間Ｏ８ＦＥＴ
６のｐ型のチャネル領域とｎ型のソース／ドレイン領域
が形成されている。このようなＳｏｌ構造のＣＭＯＳに
おいては、各素子相互および基板との間が完全に絶縁分
離されているため、ソフトエラーやラッチアップに関与
する電流経路がなく、素子寸法の縮小化に有利である。
また、下層の絶縁層によって、配線容量や接合容量が低
下するため、高速動作にも有効である（応用物理第５４
巻　第１２号（１９８５）ｐ１２７４〜ｐ１２８３　ｒ
ｓＯＩ技術」参照）。
以下、従来のＳＯＩ−ＭＯＳＦＥＴの構造およびその製
造方法を第５図、第６八図ないし第６Ｆ図に基づいて説
明する。まず、第５図を参照して、従来のＳＯＩ−ＭＯ
ＳＦＥＴは、シリコン基板１１上に絶縁体層１２が形成
されており、この絶縁体層１２上に３００〜１５００Ａ
程度の比較的薄いシリコン層１３が形成されている。シ
リコン層１３内には、その中央近傍に、低いｐ型不純物
濃度（たとえば、１０”　６〜１０”　／Ｃｍ”　）を
有するチャネル領域１４が形成されている。また、中程
度のｎ型不純物濃度（たとえば１０１８／ｃｍ８）を有
する付加的ソース領域１５と付加的ドレイン領域１６が
、それぞれチャネル領域１４の左右両側に隣接して形成
されている。
また、付加的ソース領域１５と付加的ドレイン領域１６
には、高いｎ型不純物濃度（たとえば１０１９〜１０”
／ｃｍ３）を有するソース領域１７およびドレイン領域
１８が接続して形成されている。
チャネル領域１７上には、誘電体薄膜１９を挾んでゲー
ト電極２０が形成されている。ゲート電極２０の両側壁
には、サイドウオールスペーサ２１が形成されている。
シリコン層１３．ゲート電極２０およびサイドウオール
スペーサ２１は、層間絶縁膜２２によって覆われている
。層間絶縁膜２２には、コンタクトホール２３が設けら
れ、各コンタクトホール２３を介してゲート電極２０゜
ソース領域１７およびドレイン領域１８に配線層２４が
接続されている。
以上のように構成された５０１−ＭＯＳＦＥＴにおいて
、ゲート電極２０に正の電圧を印加すると、ｐ型のチャ
ネル領域１４の上層部にｎ導電型のキャリア（電子）が
誘引され、その上層部はソース領域１７およびドレイン
領域１８あるいは付加的ソース領域１５．付加的ドレイ
ン領域１６と同じｎ導電型に反転させられる。したがっ
て、ソース領域１７とドレイン領域１８との間で電流が
流れることが可能となる。また、チャネル領域１４の上
層部に誘引されるｎ型キャリアの濃度は、ゲート電圧に
よって変化するため、チャネル領域１４を流れる電流量
をゲート電圧によって制御することができる。これがＭ
ＯＳＦＥＴの動作原理である。
ここで、付加的ドレイン領域１６はドレイン領域１８と
ゲート電極２０の境界近傍の電界を弱め、衝突電離現象
によって発生する電子正孔対の生成を抑える役割を有す
るもので、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅ
ｄ　　Ｄｒａｉｎ）構造になっている。ところで、たと
えば厚さ５００〜１５００Ａの比較的薄いシリコン層１
３を有する薄膜ＳＯＩ−ＭＯＳＦＥＴは、厚さ５０００
Ａ程度の比較的厚いシリコン層を有する通常の８０１−
ＭＯＳＦＥＴに比べて、下記のような優れた特性を有し
ている。すなわち、電流が流れるチャネル領域１４が非
常に薄いため、ゲート電圧を印加することにより、チャ
ネル領域１４が完全に空乏化される。したがって、チャ
ネル領域１４の空乏層が、ドレイン電圧の影響を受ける
ことなく、ゲート電極２０によって確実に支配すること
か可能となる。このため、ドレイン領域１８からのチャ
ネル領域１４への電界の影響が少なくなる。よって、Ｓ
ｏｌ以外の通常のバルクＭＯ５ＦＥＴで見られるような
、高いドレイン電圧で急激に電流が増加するいわゆるバ
ンチスルー現象によって、第７Ａ図に示すようなＶＤ−
ＩＤ特性の劣化が抑制される。したがって、ゲート長の
短いトランジスタにおいても安定に動作させることが可
能である。
次に、第５図に示された構造を有する従来の８０１−Ｍ
ＯＳＦＥＴの製造方法について、第６Ａ図〜第６Ｆ図を
参照しながら説明する。まず、シリコン基板１１に、酸
素イオンをたとえば注入エネルギ２００ＫｅＶ、注入量
２Ｘ１０１８／ｃｍ２で注入し１３５０℃程度の熱処理
を行なうと、表面に薄いシリコン層１３を残して絶縁層
１２がシリコン基板１１中に形成される。次に、シリコ
ン層１３を島状に加工し、活性領域を形成する（第６Ａ
図）。ここで、シリコン層１３にｐ型の不純物を注入し
、チャネル領域１４を形成する。
次に、シリコン層１３の表面を熱酸化することによって
誘電体薄膜１９を形成し、さらにポリシリコンなどから
なるゲート電極２０を形成する。ここで、このゲート電
極２０をマスクとしてイオン注入を行ない、たとえばｎ
型の不純物であるリンを注入することにより、付加的ソ
ース領域１５および付加的ドレイン領域１６を形成する
（第６Ｂ図）。
次に、ＣＶＤ絶縁膜２１ａを堆積しく第６Ｃ図）、反応
性イオンエツチングを行なうことにより、ゲート電極２
０の側壁にサイドウオールスペーサ２１が形成される。
このサイドウオールスペーサ２１の形成に際して、ＣＶ
Ｄ酸化膜２１ａは３０００Ａ程度の厚さに堆積させるた
め、サイドウオールスペーサ２１を残して、その他をす
べてエツチングするためには、ＣＶＤ酸化膜２１ａの厚
さの不均一性などを考慮に入れて、ある程度のオーバー
エツチングが必要である。このオーバーエツチングのた
めに、シリコン層１３が多少エツチングされて削られ、
第６Ｄ図に矢印Ａで示すように段差が生じる。具体的に
は、たとえば平均３０００人程度３ＣＶＤ酸化膜２１ａ
に反応性イオンエツチングを施す場合、ＣＶＤ酸化膜２
１ａの厚さのばらつきやエツチング特性のばらつきを考
慮して、約２０％のオーバーエッチ：／グを行なう。す
なワチ、ＣＶＤ酸化膜２１ａが３ｏｏｏ人エツチングさ
れた後、さらに３０００Ａの２０％である６００ＡのＣ
ＶＤ酸化膜２１ｇがオーバーエッチングされる時間のエ
ツチングが行なわれる。したかって、シリコン層１３表
面上にちょうど３０００八〇ＣＶＤ絶縁膜が堆積されて
いる場合には、シリコン層１３がオーバーエツチングさ
れることになる。ＣＶＤ絶縁膜としては通常シリコン酸
化膜が用いられ、これとシリコンとの反応性イオンエツ
チングの選択比は、およそ５：１になる。したがって、
シリコン酸化膜ならば６００人オーバーエツチングされ
る時間に、約１２０Ａのシリコンがエツチングされてし
まうことになる。
サイドウオールスペーサ２１が形成された後、これをマ
スクとしてさらに燐イオンを１０１７〜１０”７ｃｍ”
程度注入し、高濃度のソース領域１７とドレイン領域１
８を形成し、第６Ｄ図の状態になる。その後、層間絶縁
膜２２をＣＶＤによって堆積し、さらに、この層間絶縁
膜２２の所定位置にコンタクトホール２３を形成する。
このコンタクトホール２３を形成する際にも、若干のオ
ーバーエツチングが起こり、第６Ｅ図に矢印Ｂで示す窪
みが生ずる。最後に、配線層２４を形成すると、第６Ｆ
図に示す薄膜Ｓｏｌ−ＭＯ５ＦＥＴが完成する。
［発明が解決しようとする課題］ 従来のＳＯＩ−ＭＯＳＦＥＴは以上のように構成され、
かつ製造されているため、サイドウオールスペーサ２１
を形成する際やコンタクトホール２３を形成する際にオ
ーバーエツチングが起こり、第６Ｄ図の矢印Ａおよび第
６Ｅ図の矢印Ｂで示されるようにシリコン層１３に薄い
部分が生じる。
その結果この部分の抵抗が増加してトランジスタ特性が
劣化し、第７Ｂ図に示すように、所定のドレイン電圧Ｖ
Ｄに対するドレイン電流ＩＤの値が低くなってしまう。
また、完全にシリコン層１３が消失する部分が生じて、
ソース領域１７あるいはドレイン領域１８が分断されて
しまい、トランジスタ動作がされなくなるという問題が
あった。
上記従来の問題点を解消するため本発明は、オーバーエ
ツチングによる半導体層の膜厚の減少を抑制することに
より、トランジスタ特性の向上を図った半導体装置およ
びその製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に従った半導体装置は、絶縁体層上に形成された
半導体層と、半導体層内に形成された第１導電型のチャ
ネル領域と、半導体層内でチャネル領域の左右両側に接
して形成された第２導電型の付加的ソース／ドレイン領
域と、チャネル領域上に誘電体薄膜を介して形成された
ゲート電極とを備えている。ゲート電極の側壁には、第
１のサイドウオールスペーサが形成され、この第１のサ
イドウオールスペーサの外側の半導体層の表面上には、
耐エツチング性を有する金属層が形成されている。第１
のサイドウオールスペーサの外側表面には、第２のサイ
ドウオールスペーサを形成している。第２のサイドウオ
ールスペーサよりも外側の領域の半導体層内には、付加
的ソース／ドレイン領域に隣接して、付加的ソース／ド
レイン領域よりも高濃度の第２導電型のソース／ドレイ
ン領域が形成されている。
本発明に従った半導体装置の製造方法は、まず、絶縁体
層上に形成された半導体装置上に誘電体薄膜を形成し、
この誘電体薄膜上にゲート電極を形成する。その後、ゲ
ート電極をマスクとして半導体層内に第２導電型の不純
物を注入し、付加的ソース／ドレイン領域を形成する。
次に、このゲート電極の左右両側壁に第１のサイドウオ
ールスペーサを形成した後、第１のサイドウオールスペ
ーサの表面を除く半導体層が露出した領域に、自己整合
的に耐エツチング性のある金属層を形成する。
この金属層を形成した後に、第１のサイドウオールスペ
ーサの外側表面に第２のサイドウオールスペーサを形成
する。次に、さらにこの第２のサイドウオールスペーサ
をマスクとして、第２導電型の不純物を注入することに
より、付加的ソース／ドレイン領域よりも高濃度のソー
ス／ドレイン領域を形成する。
［作用］ 本発明に従った半導体装置およびその製造方法では、ゲ
ート電極の側壁に形成された第１のサイドウオールスペ
ーサと、さらにその外側に形成された第２のサイドウオ
ールスペーサとの２層構造とし、第１のサイドウオール
スペーサをソース／ドレイン領域表面上の金属層の形成
のためのマスクとして用い、第２のサイドウオールスペ
ーサをマスクとしてＬＤＤ構造における高濃度ソース／
ドレイン領域の形成に用いている。それにより、第１の
サイドウオールスペーサを最大幅が１０００Ａ程度の比
較的薄い厚さで形成することができる。したがって、第
１のサイドウオールスペーサを形成する際の異方性エツ
チングにおけるソース／ドレイン領域のオーバーエツチ
ングが極めてわずかに抑えられる。さらに、耐エツチン
グ性のある金属層をソース／ドレイン領域上に形成して
いるため、第２のサイドウオールスペーサを形成する際
の異方性エツチングにおけるソース／ドレイン領域のオ
ーバーエツチングも防止される。
［実施例コ 以下本発明の一実施例を図面に基づいて説明する。第１
図に、本実施例における薄膜５０１−ＭＯＳＦＥＴの断
面構造が示されている。この薄膜Ｓｏｌ−ＭＯＳＦＥＴ
は、同図を参照して、シリコン基板１１上に絶縁体層１
２が形成されており、この絶縁体層１２上には、半導体
装置としての、３００〜１５００Ａ程度の薄いシリコン
層１３が形成されている。シリコン層１３には、その中
央近傍に、低いｎ型不純物濃度（たとえば１０１５〜１
０”／ｃｍ”）を有するチャネル領域１４が形成されて
いる。また、中程度のｎ型不純物濃度（たとえば１０１
８／ｃｍ”）を有する付加的ソース領域１５と付加的ド
レイン領域１６がそれぞれチャネル領域１４の左右両側
に隣接して形成されている。また、付加的ソース領域１
５と付加的ドレイン領域１６には、チャネル領域１４と
反対側に、隣接して、高いｎ型不純物濃度（たとえば１
０１９〜１０”／ｃｍ３）を有するソース領域］７およ
びドレイン領域１８が形成されている。　チャネル領域
１４上には、誘電体薄膜１９を挾んでゲート電極２０が
形成されている。
以上の構成は、第５図に示された上記従来例と同様であ
る。本実施例においては、ゲート電極２０の側壁に、最
大の幅が１０００Ａ程度の比較的薄い第１のサイドウオ
ールスペーサ２５が設けられている。ゲート電極２０あ
るいは第１のサイドウオールスペーサ２５で覆われてい
ないシリコン層１３表面上と、ゲート電極２０の上表面
には、たとえば厚さ５００Ａ程度の薄いチタンシリサイ
ド層からなる、金属層２７が設けられている。また、第
１のサイドウオールスペーサ２５の外側には、最大の厚
さが３０００Ａ程度の第２のサイドウオールスペーサ２
６が形成されており、第１のサイドウオールスペーサ２
５の下方のシリコン層１３中には、付加的ソース領域１
５あるいは付加的ドレイン領域１６が設けられている。
ここで、第２のサイドウオールスペーサ２６およびコン
タクトホール２３の底部のシリコン層１３には、オーバ
ーエツチングによる窪みあるいは膜厚の現象は見られな
い。
またこの構造では、シリコン層１３上に低抵抗の金属層
２７が設けられているため、ソース領域１７およびドレ
イン領域１８の抵抗を下げることが可能となっている。
次に、第１図に示された本実施例のＳｏｌ−ＭＯＳＦＥ
Ｔの製造工程を、第２Ａ図〜第２Ｈ図を参照して説明す
る。本実施例のＳＯＩ−ＭＯＳＦＥＴの製造方法におい
ては、まず、シリコン基板１１にたとえば注入エネルギ
２００ＫｅＶ、イオン注入量２ｘ１０１８／ｃｍ２で酸
素イオンを注入し、さらに１３５０℃程度の熱処理を行
なうと、表面に薄いシリコン層１３を残して、絶縁体層
１２がシリコン基板１１中に形成される。次に、シリコ
ン層１３を島状に加工し、活性領域を形成する（第２Ａ
図）。ここでシリコン層１３にｐ型の不純物を導入して
、チャネル領域１４を形成する。
次に、シリコン層１３の表面を熱酸化し、誘電体薄膜１
９を形成する。その後さらにポリシリコンからなるゲー
ト電極２０を形成する（第２Ｂ図）。
次に、ゲート電極２０をマスクとして、燐イオンなどの
ｎ型不純物を、注入エネルギ８０　Ｋ　ｅ　Ｖ。
注入量１ＸＩＯ’　”／ｃｍ２で、１０１６〜１゜１７
／ｃｍ’程度の濃度の付加的ソース領域１５および付加
的ドレイン領域１６を形成する（第２Ｃ図）。
以上の製造工程は、上記従来例と同様である。
本実施例においては、次に、ＣＶＤ酸化膜２５ａを形成
した後（第２Ｄ図）、反応性イオンエツチング法によっ
て第１のサイドウオールスペーサ２５を形成する（第２
Ｅ図）。このとき、ＣＶＤ酸化膜２５ａの膜厚をたとえ
ば１００ＯＡ程度にすると、オーバーエツチングによる
シリコン層１３の厚さの減少は極めて小さい。これは、
ＣＶＤ酸化膜２’５ｇのオーバーエツチング量は、１０
００人の２０％の約２００Ａとなるように設定され、シ
リコンのエツチング選択比はＣＶＤ酸化膜２５ａの５分
の１程度であるので、シリコン層１３のオーバーエツチ
ング量は４ＯＡ程度で済むからである。
次に、以下に述べる自己整合法により、シリコン層１３
上あるいはゲート電極２０上に、たとえばチタンシリサ
イドからなる金属層２７が形成される（第２Ｆ図）。た
とえば、金属層２７としてチタンシリサイド層を形成す
る場合には、チタンを全面に数１００人〜１００ＯＡ程
度の厚さで堆積し、熱処理により、シリコンまたはポリ
シリコンの露出した部分がシリサイド化され、チタンシ
リサイド層が形成される。絶縁体層１２上あるいはサイ
ドウオールスペーサ２５表面上のチタンは、未反応のま
ま放置するか、あるいは窒化させて窒化チタンとする。
次に未反応のチタンあるいは窒化チタンを硫酸などで除
去すると、シリコン層１３またはゲート電極２０上にチ
タンシリサイド層からなる金属層２７が選択的に形成さ
れる。次に、厚さ約３０００Ａ程度のＣＶＤ酸化膜を全
面に堆積させ、異方性エツチングを施して、第２のサイ
ドウオールスペーサ２６を形成する。その後、このサイ
ドウオールスペーサ２６をマスクとして、燐イオンや砒
素イオンなどのｎ型不純物をドーピングすることにより
、ソース領域１７およびドレイン領域１８を形成する（
第２Ｇ図）。ここで、第２のサイドウオールスペーサ２
６を形成する際には、シリコン層１３上を金属層２７が
覆っているため、シリコン層１３のオーバーエツチング
が防止される。これは、通常、サイドウオールスペーサ
２６を形成するＣＶＤ絶縁膜に対する金属層２７のエツ
チングの選択比が、２０分の１程度と小さくなるからで
ある。
次に、配線層２４を形成すると、第２Ｈ図に示す断面構
造を得ることができる。この配線層２４は、コンタクト
ホール２３において金属層２７を介して、ソース領域１
７およびドレイン領域１８と電気的に接続される。
なお、本実施例においては、金属層２７の材質としてチ
タンシリサイドを示したが、耐エツチング性を有しかつ
自己整合的に形成し得る導電性の金属層であれば、コバ
ルトシリサイドや選択タングステン層などの他の材質を
用いても、同様の効果を奏する。選択タングステン層は
、下記の反応式によって、シリコン上でタングステンの
核が発生し易いことを利用したものである。
ＷＦ６＋ｓ　ｉ−＋Ｗ＋Ｓ　ｉ　Ｆ６　　↑また、本実
施例においては、半導体層として単結晶シリコン層の場
合を例にとって説明したが、多結晶シリコンや、ガリウ
ム砒素などの他の半導体層であっても同様の作用効果を
有する。
さらに、本実施例ではｎチャネルＭＯ３ＦＥＴについて
述べたが、ｐチャネルＭＯ３ＦＥＴであっても、導電型
が逆になるだけであって、全く同様の効果を有すること
は言うまでもない。
さらに、本実施例においては、薄膜５０１−ＭＯＳＦＥ
Ｔの場合について本発明を適用した例を述べたが、本発
明の目的であるオーバーエツチングを防ぐことは通常の
半導体基板上に設けられるいわゆるバルクＭＯ８ＦＥＴ
についても有°効に適用し得るものであり、特に比較的
浅いソース／ドレイン接合を有する場合には特に効果が
ある。
なお、上記実施例に関連する従来の技術として、第８図
に示すような、バルク型ＭＯＳＦＥＴのソース／ドレイ
ン領域の表面にチタンシリサイド膜などを形成した構造
が特開昭６１−２７０８７０号公報に開示されている。
同公報に開示された構造は、第８図を参照して、シリコ
ン基板１０１上に絶縁膜１０２を介して形成されたゲー
ト電極１０３の左右両側部に、このゲート電極１０３と
ソース／ドレイン領域となる不純物拡散層１０４　ａ。
１０４ｂとを絶縁する絶縁膜からなる、サイドウオール
スペーサ１０５ａ、１０５ｂが形成されている。不純物
拡散層１０４ａ上にはチタンシリサイド膜１０６ａが、
ゲート電極１０３上にはチタンシリサイド膜１０６Ｃが
、不純物拡散層１０４ｂ上にはチタンシリサイド膜１０
６ｂが形成されている。また、チタンシリサイド膜１０
６ａ上。
サイドウオールスペーサ１０５ａ上、チタンシリサイド
膜１０６Ｃ上には、酸化チタン膜１０７ａが形成されて
いる。チタンシリサイド膜１０６ｂ上、サイドウオール
スペーサ１０５ｂ上、チタンシリサイド膜１０６Ｃ上に
は酸化チタン膜１０７Ｃが形成されている。チタンシリ
サイド膜１０６ｂ上、比較的厚い絶縁膜１０８上には酸
化チタン膜１０７ｂが形成されている。この構造によれ
ば、チタンシリサイド層１０６ａ、１０６ｂにより、不
純物拡散層１０４ａ、１０４ｂのシート抵抗値の低減に
寄与している。
しかしながら、第８図に示すような構造では、サイドウ
オールスペーサ１０５ａ、１０５ｂが、・比較的幅の広
い１層構造であるため、サイドウオールスペーサ１０５
ａ、１０５ｂを形成する際の異方性エツチング工程にお
いて、不純物拡散層１０４ａ、１０４ｂがオーバーエツ
チングされる。
したがって、薄型のＳＯＩ−ＭＯＳＦＥＴなどのような
、薄い半導体層の活性領域を有する半導体装置において
、このような構造を適用したとしても、オーバーエツチ
ングによるソース／ドレイン領域の抵抗値の増加などの
問題点を解消することはできない。
次に、本発明をＳＯＩ構造を有する０ＭＯ５に適用した
場合の実施例について説明する。第３図は、第４Ａ図に
従来構造を示したＳＯＩ型のＣＭＯ８に、本発明を適用
した場合の断面構造を示している。本実施例においては
、第３図を参照して、シリコン基板１１１上に絶縁体層
１１２を介して半導体層としてのシリコン層１１３’ａ
、１１３ｂがそれぞれ島状に形成されている。シリコン
１１３ａにはｐチャネルＭＯ５ＩＯＩが形成され、シリ
コン層１１３ｂにはｎチャネルＭＯ８１０２が形成され
ている。具体的には、シリコン１１３ａの中央にｐチャ
ネル領域１１４ａが形成され、その左右両側に隣接して
、ｎ型の付加的ソース領域１１５ａと付加的ドレイン領
域１１６ａが、さらにそれらに隣接して、ソース領域１
１７ａおよびドレイン領域１１８ａが形成されている。
チャネル領域１１４ａの上には、誘電体薄膜１１９を介
してゲート電極１２０が形成されている。ゲート電極１
２０の左右両側部には、第１のサイドウオールスペーサ
１２５と第２のサイドウオールスペーサ１２６が、２層
構造をなして形成されている。
シリコン層１１３ａ表面上の、第１のサイドウオールス
ペーサ１２５よりも外側の領域およびゲート電極１２０
表面上の領域には、チタンシリサイド層などからなる金
属層１２７が形成されている。
フィールド絶縁膜１０３によってシリコン層１１３ａと
分離された１１３ｂには、その中央にｎ型のチャネル領
域１１４ｂが形成されている。チャネル領域１１４ｂ左
右両側に隣接して、ｐ型の付加的ソース領域１１５ｂお
よび付加的ドレイン領域１１６ｂが形成され、さらにそ
の外側の左右両側には、高濃度のｐ型ソース領域１１７
ｂおよびドレイン領域１１８ｂが形成されている。その
ほか、ゲート電極１２０および第１のサイドウオールス
ペーサ１２５．第２のサイドウオールスペーサ１２６お
よび金属層１２７の構造については、上記ｐチャネルＭ
ＯＳｌ０Ｉと同様である。
このような構造を有するＳＯＩ型のＣＭＯ３によれば、
ソフトエラーやラッチアップ現象が生じないばかりでな
く、ソース／ドレイン領域の抵抗値が低く保たれ、トラ
ンジスタの電流特性などを向上することができる。
なお、上記各実施例によって得られる５０１−ＭＯＳＦ
ＥＴのＶＤ　−Ｉ、特性ｔｉ、第９図に示すグラフのよ
うに良好なものが得られる。
［発明の効果コ 以上述べたように、本発明によれば、第１のすイドウオ
ールスペーサを形成した後に耐エツチング性のある金属
層が形成され、さらに高濃度のソース／ドレイン領域を
形成するためのマスクとなる第２のサイドウオールスペ
ーサを形成しているため、第２のサイドウオールスペー
サの形成や、コンタクトホールを形成する際に生じるオ
ーバーエツチングによる半導体層の厚みの減少が防止さ
れる。その結果、半導体層に形成されたソース／ドレイ
ン領域の抵抗の増加や断線などによる、トランジスタ特
性の劣化や回路不良などを、有効に防止することができ
る。
【図面の簡単な説明】
第１図は、本発明の一実施例におけるＳＯＩ−ＭＯＳＦ
ＥＴの断面構造を示す図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図および第２Ｈ図は、同実施例のＳＯ
Ｉ−ＭＯＳＦＥＴの製造工程を順次示す断面図である。 第３図は、本発明をＳＯＩ構造を有するＣＭＯ８に適用
した場合の断面構造を示す図である。 第４Ａ図は、従来のバルク型のＣＭＯ３の断面構造を示
す図、第４Ｂ図は、従来のＳＯＩ−ＣＭＯ８の断面構造
を示す図である。 第５図は、従来の薄型Ｓｏｌ−ＭＯ５ＦＥＴの断面構造
を示す図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図お
よび第６Ｆ図は、従来のＳＯＩ−ＭＯＳＦＥＴの製造工
程を順次示す断面図である。 第７Ａ図は、通常のバルク型ＭＯ３ＦＥＴで見られる、
いわゆるパンチスルー現象によって劣化した■。−■、
特性のグラフを示す図、第７Ｂ図は、従来のＳｏｌ−Ｍ
ＯＳＦＥＴにおいて、ソース／ドレイン領域のシリコン
層が薄いために抵抗が増加した場合のトランジスタ特性
のグラフを示す図である。 第８図は、本発明に関連する従来技術であって、バルク
型のＭＯＳＦＥＴのソース／ドレイン領域の表面にチタ
ンシリサイド膜を形成した場合の構造を示す断面図であ
る。 第９図は、本発明の一実施例における薄型ＳＯＩ−ＭＯ
３ＦＥＴのＶｐ−１ｏ特性のグラフを示す図である。 図において、１１，１１１はシリコン基板、１２．１１
２は絶縁体層、１３，１１３ａ、１１３ｂはシリコン層
（半導体層）、１４．１１４ａ。 １１４ｂはチャネル領域、１５，１１５ａ、１１５ｂは
付加的ソース領域、１６，１１６ａ、１１６ｂは付加的
ドレイン領域、１７，１１７ａ、１１７ｂはソース領域
、１８，１１８ａ、１１８ｂはドレイン領域、１９，１
１９は誘電体薄膜、２０．１２０はゲート電極、２５，
１２５は第１のサイドウオールスペーサ、２６．１２６
は第２のサイドウオールスペーサ、２７，１２７は金属
層である。 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。 （は力１２石） る１図 ＩＩ　シリコン基板　　　　　　　　１９　　暮←ｅ＋
纂膜１２　二　Ｉ’ｆ！、ＩＬＪ本／ｆｔ　　　　　　
　　　　　　　２０Ｊ”・−トｗｅ１６　　イ寸力１勺
ドレイ−４１へ １７１　ソース々や１夏 １８　・　トルイ、シイ刊玲戚 も２Ａ口 ＋５　　　　１４　　　　１６ 乳２Ｇ目 活５圀 匙６Ａ図 ち８図 ドレイン１札Ｉｏ（ｍＡ） ドレイシミ流ＩＤ（ｍＡ）

Claims (2)

    【特許請求の範囲】
  1. （１）絶縁体層上に形成された半導体層と、この半導体
    層内に形成された第１導電型のチャネル領域と、 前記半導体層内で前記チャネル領域の左右両側に接して
    形成された第２導電型の付加的ソース／ドレイン領域と
    、 前記チャネル領域上に誘電体薄膜を介して形成されたゲ
    ート電極と、 このゲート電極の左右両側壁に設けられた第１のサイド
    ウォールスペーサと、 前記半導体層の表面上の、前記第１のサイドウォールス
    ペーサの外側に形成された、耐エッチング性を有する金
    属層と、 前記第１のサイドウォールスペーサの外側に設けられた
    第２のサイドウォールスペーサと、この第２のサイドウ
    ォールスペーサよりも外側の領域の半導体層内に、前記
    付加的ソース／ドレイン領域に隣接して形成された、前
    記付加的ソース／ドレイン領域よりも高濃度のソース／
    ドレイン領域と、 を備えた半導体装置。
  2. （２）絶縁体層上に形成された第１導電型の半導体層上
    に、誘電体薄膜を形成する工程と、この誘電体薄膜上に
    ゲート電極を形成する工程と、 このゲート電極をマスクとして、第２導電型の不純物イ
    オンを注入し、前記半導体層内に第２導電型の不純物を
    注入し、付加的ソース／ドレイン領域を形成する工程と
    、 前記ゲート電極の左右両側壁に、第１のサイドウォール
    スペーサを形成する工程と、 この第１のサイドウォールスペーサの表面を除き、前記
    半導体装置が露出した領域および前記ゲート電極の上面
    に、自己整合的に耐エッチング性のある金属層を形成す
    る工程と を備えた半導体装置の製造方法。
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