JPH10284438A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH10284438A JPH10284438A JP9083461A JP8346197A JPH10284438A JP H10284438 A JPH10284438 A JP H10284438A JP 9083461 A JP9083461 A JP 9083461A JP 8346197 A JP8346197 A JP 8346197A JP H10284438 A JPH10284438 A JP H10284438A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】本発明はゲート電極とゲート電極に挟まれた非
常に狭い拡散層に対してサリサイド技術を適用した場合
に、良好な接合特性を有する半導体集積回路及びその製
造方法を提供する。 【解決手段】半導体基板1上に形成された電極層7及び
9と、電極層7及び9の側壁に形成された側壁層19及
び21と、電極層7及び9上に形成された高融点金属シ
リサイド層25とを有し、側壁層21同士が接続してい
る。半導体基板1上の電極層7と電極層9に挟まれた領
域が、側壁層21で覆われているため、シリサイド形成
時の異常成長を防ぐことが出来る。
常に狭い拡散層に対してサリサイド技術を適用した場合
に、良好な接合特性を有する半導体集積回路及びその製
造方法を提供する。 【解決手段】半導体基板1上に形成された電極層7及び
9と、電極層7及び9の側壁に形成された側壁層19及
び21と、電極層7及び9上に形成された高融点金属シ
リサイド層25とを有し、側壁層21同士が接続してい
る。半導体基板1上の電極層7と電極層9に挟まれた領
域が、側壁層21で覆われているため、シリサイド形成
時の異常成長を防ぐことが出来る。
Description
【0001】
【発明の属する技術分野】本発明は電極と電極の間隔が
狭い構造を有する半導体集積回路及びその製造方法に関
する。特にゲート電極とゲート電極の間隔が狭い構造を
有するMOS型トランジスタにおいて、ゲート電極とゲ
ート電極に挟まれた拡散層領域でのリーク電流の防止及
び半導体集積回路の高速化に関する。
狭い構造を有する半導体集積回路及びその製造方法に関
する。特にゲート電極とゲート電極の間隔が狭い構造を
有するMOS型トランジスタにおいて、ゲート電極とゲ
ート電極に挟まれた拡散層領域でのリーク電流の防止及
び半導体集積回路の高速化に関する。
【0002】
【従来の技術】半導体素子の製造における微細化技術の
進歩は、1チップ上により多くのデバイスの集積化を可
能にし、さらにより高性能なデバイスの開発を支えてき
た。この要求を果たすため、スタック型MOSトランジ
スタの高集積化が求められている。スタック型MOSト
ランジスタとは、ゲート長方向に平行して複数のゲート
電極が存在する構造である。例えばMOSトランジスタ
は、ゲート幅とゲート長の比によってトランジスタの性
質( ゲート電流) が決定されるため、ゲート幅を大きく
すればするほど大きなゲート電流を発生させることが出
来る。限られた拡散層領域上に複数の一定のゲート幅を
有するゲート電極を形成すれば、複数のMOSトランジ
スタを構成することが出来る。言い換えれば、拡散層領
域上に同じゲート幅を有するゲート電極を2本形成すれ
ば、2つのMOSトランジスタを組み合わせた回路を形
成することが出来る。
進歩は、1チップ上により多くのデバイスの集積化を可
能にし、さらにより高性能なデバイスの開発を支えてき
た。この要求を果たすため、スタック型MOSトランジ
スタの高集積化が求められている。スタック型MOSト
ランジスタとは、ゲート長方向に平行して複数のゲート
電極が存在する構造である。例えばMOSトランジスタ
は、ゲート幅とゲート長の比によってトランジスタの性
質( ゲート電流) が決定されるため、ゲート幅を大きく
すればするほど大きなゲート電流を発生させることが出
来る。限られた拡散層領域上に複数の一定のゲート幅を
有するゲート電極を形成すれば、複数のMOSトランジ
スタを構成することが出来る。言い換えれば、拡散層領
域上に同じゲート幅を有するゲート電極を2本形成すれ
ば、2つのMOSトランジスタを組み合わせた回路を形
成することが出来る。
【0003】図7はP型MOSトランジスタとN型MO
Sトランジスタから構成されるNAND回路の平面図で
ある。N型拡散層223及びP型拡散層224上に、ゲ
ート電極207と209が形成されている。また拡散層
223及び拡散層224上の電極227及び電極233
同士は金属配線235により接続されている。回路の構
成上、N型MOSトランジスタのゲート電極同士の間隔
Aは、P型MOSトランジスタのゲート電極同士の間隔
Bより狭くなっている。間隔Aの距離は300nm程度
である。このN型MOSトランジスタの構造及び動作を
図8に示す。
Sトランジスタから構成されるNAND回路の平面図で
ある。N型拡散層223及びP型拡散層224上に、ゲ
ート電極207と209が形成されている。また拡散層
223及び拡散層224上の電極227及び電極233
同士は金属配線235により接続されている。回路の構
成上、N型MOSトランジスタのゲート電極同士の間隔
Aは、P型MOSトランジスタのゲート電極同士の間隔
Bより狭くなっている。間隔Aの距離は300nm程度
である。このN型MOSトランジスタの構造及び動作を
図8に示す。
【0004】図8は拡散層上に2本のゲート電極を形成
した、NAND回路を構成するN型MOSトランジスタ
の平面図である。例えば半導体基板中にN型拡散層22
3が形成され、拡散層223上に平行にゲート電極20
7とゲート電極209が形成され、ゲート電極207と
ゲート電極209の間隔は300nm程度離れている。
このN型MOSトランジスタは、電極229と電極2
31に電圧が掛って電極227とゲート電極233に電
位差が生じた場合に作動( ドレイン電流が発生) する。
この場合、拡散層223aがソース領域、拡散層223
bがドレイン領域、ゲート電極207がゲートとなって
第1トランジスタを構成し、ソース領域223aからド
レイン領域223b方向にドレイン電流が発生する。ま
た第2トランジスタに注目すれば、拡散層223bがソ
ース領域となり、拡散層223cがドレイン領域とな
り、ゲート電極209がゲートになって第2トランジス
タを構成し、ソース領域223bからドレイン領域22
3c方向にドレイン電流を発生させる。電極227と電
極233に着目すれば、電極227から電極233へ電
流が発生し、第1トランジスタと第2トランジスタから
構成されるNAND回路の一部のN型MOSトランジス
タが動作する。
した、NAND回路を構成するN型MOSトランジスタ
の平面図である。例えば半導体基板中にN型拡散層22
3が形成され、拡散層223上に平行にゲート電極20
7とゲート電極209が形成され、ゲート電極207と
ゲート電極209の間隔は300nm程度離れている。
このN型MOSトランジスタは、電極229と電極2
31に電圧が掛って電極227とゲート電極233に電
位差が生じた場合に作動( ドレイン電流が発生) する。
この場合、拡散層223aがソース領域、拡散層223
bがドレイン領域、ゲート電極207がゲートとなって
第1トランジスタを構成し、ソース領域223aからド
レイン領域223b方向にドレイン電流が発生する。ま
た第2トランジスタに注目すれば、拡散層223bがソ
ース領域となり、拡散層223cがドレイン領域とな
り、ゲート電極209がゲートになって第2トランジス
タを構成し、ソース領域223bからドレイン領域22
3c方向にドレイン電流を発生させる。電極227と電
極233に着目すれば、電極227から電極233へ電
流が発生し、第1トランジスタと第2トランジスタから
構成されるNAND回路の一部のN型MOSトランジス
タが動作する。
【0005】次に図8に示すMOS型トランジスタの
断面A−A‘での断面図を、製造工程を順に追って図9
( a) 〜( d) に示す。まず、半導体基板201中にP
ウエル領域202(濃度4E16cm-3)をイオン注入法
により形成する。次に選択酸化法により素子分離領域2
03を形成し、Pウエル領域202上及び素子分離領域
203上に熱酸化法により厚さ6nmのゲート酸化膜2
05を形成する。次に不純物を含んでいない200nm
程度のポリシリコン層をCVD法により形成する。次に
フォトエッチング法により、ポリシリコン層をエッチン
グして、電極207と電極209を形成する。このとき
電極207と電極209の距離は300nm程度であ
る。次に減圧CVD法により20nm程度の酸化膜20
6をゲート酸化膜205、電極207、電極209及び
素子分離領域203上に形成する。次に酸化膜206を
通過して、Pウエル領域202中にひ素を加速電圧60
kev、ドーズ量3E14(1/cm2) でイオン注入して、
活性化のために950℃で30秒程度のアニールを行う
ことによって、シート抵抗250(Ω/□)程度のエク
ステンション構造の浅い拡散層211(基板表面から深
さ80nm程度)を形成する。この状態を図9( a) に
示す。次に減圧CVD法により100nm程度の窒化シ
リコン膜217を、半導体基板上全面に形成する。この
とき電極207と電極209の間の距離は300nm程
度であるため、電極207と電極209の間は完全には
埋め込まれない。この状態を図9( b) に示す。
断面A−A‘での断面図を、製造工程を順に追って図9
( a) 〜( d) に示す。まず、半導体基板201中にP
ウエル領域202(濃度4E16cm-3)をイオン注入法
により形成する。次に選択酸化法により素子分離領域2
03を形成し、Pウエル領域202上及び素子分離領域
203上に熱酸化法により厚さ6nmのゲート酸化膜2
05を形成する。次に不純物を含んでいない200nm
程度のポリシリコン層をCVD法により形成する。次に
フォトエッチング法により、ポリシリコン層をエッチン
グして、電極207と電極209を形成する。このとき
電極207と電極209の距離は300nm程度であ
る。次に減圧CVD法により20nm程度の酸化膜20
6をゲート酸化膜205、電極207、電極209及び
素子分離領域203上に形成する。次に酸化膜206を
通過して、Pウエル領域202中にひ素を加速電圧60
kev、ドーズ量3E14(1/cm2) でイオン注入して、
活性化のために950℃で30秒程度のアニールを行う
ことによって、シート抵抗250(Ω/□)程度のエク
ステンション構造の浅い拡散層211(基板表面から深
さ80nm程度)を形成する。この状態を図9( a) に
示す。次に減圧CVD法により100nm程度の窒化シ
リコン膜217を、半導体基板上全面に形成する。この
とき電極207と電極209の間の距離は300nm程
度であるため、電極207と電極209の間は完全には
埋め込まれない。この状態を図9( b) に示す。
【0006】次に酸化膜206をストッパにして、窒化
シリコン膜217を100nm程度全面的に異方性エッ
チングを行い、酸化膜206を露出した時点でエッチン
グを終了させる。このとき電極207及び電極209の
側面に堆積した窒化シリコンはエッチング後残り、最大
膜厚100nm程度の側壁膜219が形成される。次に
側壁膜219をマスクにして、Pウエル領域202にひ
素を加速電圧65kev、ドーズ量5E15(1/cm2) で
イオン注入して活性化のために1050℃で10秒程度
のアニールを行い、深い拡散層223(基板表面からの
深さ150nm程度、シート抵抗60Ω/ □程度)を形
成する。この状態を図9( c) に示す。
シリコン膜217を100nm程度全面的に異方性エッ
チングを行い、酸化膜206を露出した時点でエッチン
グを終了させる。このとき電極207及び電極209の
側面に堆積した窒化シリコンはエッチング後残り、最大
膜厚100nm程度の側壁膜219が形成される。次に
側壁膜219をマスクにして、Pウエル領域202にひ
素を加速電圧65kev、ドーズ量5E15(1/cm2) で
イオン注入して活性化のために1050℃で10秒程度
のアニールを行い、深い拡散層223(基板表面からの
深さ150nm程度、シート抵抗60Ω/ □程度)を形
成する。この状態を図9( c) に示す。
【0007】ここで、MOSトランジスタの高速化のた
めに、電極207及び209、拡散層223表面の抵抗
を下げるために、電極付近に低抵抗シリサイドをサリサ
イド工程により形成する。ここでサリサイド工程につい
て説明する。まず、側壁膜219をマスクにして、酸化
膜206をフッ酸溶液で除去し、電極207と電極20
9及び拡散層223を露出させる。次に露出させた全面
に30nm程度のチタンをスパッタ法により堆積し、比
較的高抵抗シリサイドの形成を第一段階の750℃で3
0秒程度のアニールにより行う。このときチタンは露出
された領域のシリコンとのみシリサイド反応し、その他
の部分ではチタンは未反応のままである。次に硫酸と過
酸化水素水の1:1混合溶液によって未反応チタンを選
択的に除去し、電極207と電極209及び拡散層22
3上の窒化シリコンを残す。次に第二段階の850℃で
30秒程度のアニールによって比較的高抵抗シリサイド
を低抵抗シリサイド225に変態させる。この状態を図
9( d) に示す。更に、電極207及び209上に層間
絶縁膜、上層配線等を形成してMOS型トランジスタか
ら構成される半導体集積回路を完成させる。
めに、電極207及び209、拡散層223表面の抵抗
を下げるために、電極付近に低抵抗シリサイドをサリサ
イド工程により形成する。ここでサリサイド工程につい
て説明する。まず、側壁膜219をマスクにして、酸化
膜206をフッ酸溶液で除去し、電極207と電極20
9及び拡散層223を露出させる。次に露出させた全面
に30nm程度のチタンをスパッタ法により堆積し、比
較的高抵抗シリサイドの形成を第一段階の750℃で3
0秒程度のアニールにより行う。このときチタンは露出
された領域のシリコンとのみシリサイド反応し、その他
の部分ではチタンは未反応のままである。次に硫酸と過
酸化水素水の1:1混合溶液によって未反応チタンを選
択的に除去し、電極207と電極209及び拡散層22
3上の窒化シリコンを残す。次に第二段階の850℃で
30秒程度のアニールによって比較的高抵抗シリサイド
を低抵抗シリサイド225に変態させる。この状態を図
9( d) に示す。更に、電極207及び209上に層間
絶縁膜、上層配線等を形成してMOS型トランジスタか
ら構成される半導体集積回路を完成させる。
【0008】
【発明の解決すべき課題】半導体集積回路の高集積化及
び回路動作の高速化に伴い、ゲート電極同士の間隔が狭
い構造を有し、拡散層容量の小さい半導体集積回路が開
発されている。また回路動作の高速化の要求に伴い、電
極付近に低抵抗シリサイドを形成するサリサイド工程が
適用されている。図9に示した半導体集積回路は、以上
の要求を満たしたスタック型MOSトランジスタにサリ
サイド工程を適用して電極付近に低抵抗シリサイドを形
成した半導体集積回路である。
び回路動作の高速化に伴い、ゲート電極同士の間隔が狭
い構造を有し、拡散層容量の小さい半導体集積回路が開
発されている。また回路動作の高速化の要求に伴い、電
極付近に低抵抗シリサイドを形成するサリサイド工程が
適用されている。図9に示した半導体集積回路は、以上
の要求を満たしたスタック型MOSトランジスタにサリ
サイド工程を適用して電極付近に低抵抗シリサイドを形
成した半導体集積回路である。
【0009】ここでサリサイド工程は、スパッタ法によ
りチタンを堆積し、アニールによりシリコンと反応させ
るため、アスペクト比の狭い凹部内への形成では、シリ
サイドのホモロジー低下、凝集耐性の劣化等の原因によ
りシリサイドが異常成長する可能性が生じる。図10に
シリサイドが異常成長した場合の、半導体集積回路の断
面図を示す。
りチタンを堆積し、アニールによりシリコンと反応させ
るため、アスペクト比の狭い凹部内への形成では、シリ
サイドのホモロジー低下、凝集耐性の劣化等の原因によ
りシリサイドが異常成長する可能性が生じる。図10に
シリサイドが異常成長した場合の、半導体集積回路の断
面図を示す。
【0010】ゲート電極207とゲート電極209の間
隔は300nm程度である。また側壁膜219の最大膜
厚は100nm程度である。よってゲート電極207と
ゲート電極209に挟まれた領域の間隔はおよそ100
nm程度になる。100nm程度の狭い領域にサリサイ
ド工程によりシリサイドを形成した場合、拡散層223
表面に形成されるシリサイドは異常成長して、拡散層2
23を突き抜けてウエル領域202まで異常成長してし
まう場合が生じる。もしシリサイド膜225がウエル領
域202まで突き抜けてしまうと、拡散層223とウエ
ル領域202の接合リークが生じてしまい、半導体集積
回路の不良の原因となってしまう。
隔は300nm程度である。また側壁膜219の最大膜
厚は100nm程度である。よってゲート電極207と
ゲート電極209に挟まれた領域の間隔はおよそ100
nm程度になる。100nm程度の狭い領域にサリサイ
ド工程によりシリサイドを形成した場合、拡散層223
表面に形成されるシリサイドは異常成長して、拡散層2
23を突き抜けてウエル領域202まで異常成長してし
まう場合が生じる。もしシリサイド膜225がウエル領
域202まで突き抜けてしまうと、拡散層223とウエ
ル領域202の接合リークが生じてしまい、半導体集積
回路の不良の原因となってしまう。
【0011】また、シリサイドの異常成長を防ぐために
は、ゲート電極207とゲート電極209の間隔を60
0nm程度にすれば良いが、この場合はゲート電極同士
の間隔が大きくなってしまい、半導体集積回路の素子の
占める面積が増大してしまう。また、ゲート電極207
とゲート電極209の間隔を大きくしてしまうと、拡散
容量が増加してしまい、半導体集積回路の動作が劣化し
てしまう。
は、ゲート電極207とゲート電極209の間隔を60
0nm程度にすれば良いが、この場合はゲート電極同士
の間隔が大きくなってしまい、半導体集積回路の素子の
占める面積が増大してしまう。また、ゲート電極207
とゲート電極209の間隔を大きくしてしまうと、拡散
容量が増加してしまい、半導体集積回路の動作が劣化し
てしまう。
【0012】そこで本発明はゲート電極とゲート電極に
挟まれた非常に狭い拡散層に対してサリサイド技術を適
用した場合でも良好な接合特性を維持し、且つ素子面
積、動作速度を劣化させない半導体集積回路及びその製
造方法を提案することを目的とする。
挟まれた非常に狭い拡散層に対してサリサイド技術を適
用した場合でも良好な接合特性を維持し、且つ素子面
積、動作速度を劣化させない半導体集積回路及びその製
造方法を提案することを目的とする。
【0013】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第1の特徴は半導体基板上に形成された第
1及び第2の電極層と、この第1及び第2の電極層の側
壁に形成された側壁層と、第1及び第2の電極層上に形
成された高融点金属シリサイド層とを有し、第1及び第
2の側壁層同士が接続していることを特徴とする。ま
た、高融点金属シリサイド層は、側壁層をマスクにして
形成されたことを特徴とする。すなわち本発明の第1の
特徴によれば、半導体基板上の第1の電極層と第2の電
極層に挟まれた領域が、第1の側壁層と第2の側壁層で
覆われているため、シリサイド形成時の異常成長を防ぐ
ことが出来る。
に、本発明の第1の特徴は半導体基板上に形成された第
1及び第2の電極層と、この第1及び第2の電極層の側
壁に形成された側壁層と、第1及び第2の電極層上に形
成された高融点金属シリサイド層とを有し、第1及び第
2の側壁層同士が接続していることを特徴とする。ま
た、高融点金属シリサイド層は、側壁層をマスクにして
形成されたことを特徴とする。すなわち本発明の第1の
特徴によれば、半導体基板上の第1の電極層と第2の電
極層に挟まれた領域が、第1の側壁層と第2の側壁層で
覆われているため、シリサイド形成時の異常成長を防ぐ
ことが出来る。
【0014】本発明の第2の特徴は、半導体基板中に形
成された不純物層と、半導体基板上に形成された第1及
び第2の電極層と、第1及び第2の電極層上、不純物層
中に形成された高融点金属層と、第1及び第2の電極層
の側壁に形成された側壁層とを有し、第1の電極層と第
2の電極層の距離は、実質上200nm以下の距離であ
ることを特徴とする。または第1の電極層と第2の電極
層の距離は、第1の電極層と第2の電極層の幅より実質
的に小さいことを特徴とする。
成された不純物層と、半導体基板上に形成された第1及
び第2の電極層と、第1及び第2の電極層上、不純物層
中に形成された高融点金属層と、第1及び第2の電極層
の側壁に形成された側壁層とを有し、第1の電極層と第
2の電極層の距離は、実質上200nm以下の距離であ
ることを特徴とする。または第1の電極層と第2の電極
層の距離は、第1の電極層と第2の電極層の幅より実質
的に小さいことを特徴とする。
【0015】本発明の第2の特徴によれば第1の電極層
と第2の電極層の間隔が実質上200nmと狭いため、
第1の側壁層と第2の側壁層は接続してしまい、第1の
電極と第2の電極に挟まれた領域下のシリサイドの異常
成長を防ぐことが出来る。また第1の電極層と第2の電
極層の間隔が狭いため、拡散容量が減少して半導体集積
回路の動作速度を高速にすることが出来る。
と第2の電極層の間隔が実質上200nmと狭いため、
第1の側壁層と第2の側壁層は接続してしまい、第1の
電極と第2の電極に挟まれた領域下のシリサイドの異常
成長を防ぐことが出来る。また第1の電極層と第2の電
極層の間隔が狭いため、拡散容量が減少して半導体集積
回路の動作速度を高速にすることが出来る。
【0016】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図1は本願発明の実施の形態に係
る半導体集積回路の平面図で、図2はこの半導体集積回
路の一部の領域を示した断面図である。また図3〜図6
は本発明に示す半導体集積回路の製造工程を順に追って
示した断面図である。
施の形態を説明する。図1は本願発明の実施の形態に係
る半導体集積回路の平面図で、図2はこの半導体集積回
路の一部の領域を示した断面図である。また図3〜図6
は本発明に示す半導体集積回路の製造工程を順に追って
示した断面図である。
【0017】図1はP型MOSトランジスタとN型MO
Sトランジスタから構成されるNAND回路の平面図で
ある。半導体基板1中のP型拡散層23及びN型拡散層
24上に、ゲート電極7と9が形成されている。また拡
散層23及び拡散層24上の電極27同士が金属配線3
5により接続されている。回路の構成上、N型MOSト
ランジスタのゲート電極同士の間隔Aは、P型MOSト
ランジスタのゲート電極同士の間隔Bより狭くなってい
る。間隔Aの距離は200nm程度である。
Sトランジスタから構成されるNAND回路の平面図で
ある。半導体基板1中のP型拡散層23及びN型拡散層
24上に、ゲート電極7と9が形成されている。また拡
散層23及び拡散層24上の電極27同士が金属配線3
5により接続されている。回路の構成上、N型MOSト
ランジスタのゲート電極同士の間隔Aは、P型MOSト
ランジスタのゲート電極同士の間隔Bより狭くなってい
る。間隔Aの距離は200nm程度である。
【0018】図2は拡散層上に2本のゲート電極を形成
した、2つのMOSトランジスタから構成されるNAN
D回路の一部のN型MOSトランジスタの平面図であ
る。例えば半導体基板中のPウエル領域中にN型拡散層
23及び13が形成され、N型拡散層23及び13上に
平行にゲート電極7とゲート電極9が形成されている。
このMOSトランジスタは、拡散層23上、及びゲート
電極7とゲート電極9上に、電極の低抵抗化のためのシ
リサイド膜( 拡散層23及び電極7と9上の位置、図示
せず) が形成され、拡散層13上を覆うように、ゲート
電極7とゲート電極9の側壁膜( 拡散層13上の位置、
図示せず) が形成されていることを特徴とする。シリサ
イド膜( 拡散層23及び電極9と17上の位置、図示せ
ず) が側壁膜19と21をマスクにして形成されたた
め、拡散層13にはシリサイドが形成されていないこと
を特徴とする。またゲート電極7とゲート電極9は20
0nm程度離れ平行に形成されたことを特徴とする。
した、2つのMOSトランジスタから構成されるNAN
D回路の一部のN型MOSトランジスタの平面図であ
る。例えば半導体基板中のPウエル領域中にN型拡散層
23及び13が形成され、N型拡散層23及び13上に
平行にゲート電極7とゲート電極9が形成されている。
このMOSトランジスタは、拡散層23上、及びゲート
電極7とゲート電極9上に、電極の低抵抗化のためのシ
リサイド膜( 拡散層23及び電極7と9上の位置、図示
せず) が形成され、拡散層13上を覆うように、ゲート
電極7とゲート電極9の側壁膜( 拡散層13上の位置、
図示せず) が形成されていることを特徴とする。シリサ
イド膜( 拡散層23及び電極9と17上の位置、図示せ
ず) が側壁膜19と21をマスクにして形成されたた
め、拡散層13にはシリサイドが形成されていないこと
を特徴とする。またゲート電極7とゲート電極9は20
0nm程度離れ平行に形成されたことを特徴とする。
【0019】このNAND回路は、電極29と電極31
( ゲート電極7とゲート電極9) 共に電圧が掛った状態
で作動( ドレイン電流が発生) する。この場合、拡散層
23aがソース領域、拡散層13がドレイン領域、ゲー
ト電極7がゲートとなって第1トランジスタを構成し、
ソース領域からドレイン領域方向にドレイン電流が発生
する。また第2トランジスタに注目すれば、拡散層13
がソース領域となり、拡散層23bがドレイン領域とな
り、ゲート電極9がゲートとなって第2トランジスタを
構成し、ソース領域からドレイン領域方向にドレイン電
流を発生させる。電極27と電極33に着目すれば、電
極27から電極33へ電流が発生し、第1トランジスタ
と第2トランジスタから構成されるNAND回路の一部
のN型MOSトランジスタがが動作する。
( ゲート電極7とゲート電極9) 共に電圧が掛った状態
で作動( ドレイン電流が発生) する。この場合、拡散層
23aがソース領域、拡散層13がドレイン領域、ゲー
ト電極7がゲートとなって第1トランジスタを構成し、
ソース領域からドレイン領域方向にドレイン電流が発生
する。また第2トランジスタに注目すれば、拡散層13
がソース領域となり、拡散層23bがドレイン領域とな
り、ゲート電極9がゲートとなって第2トランジスタを
構成し、ソース領域からドレイン領域方向にドレイン電
流を発生させる。電極27と電極33に着目すれば、電
極27から電極33へ電流が発生し、第1トランジスタ
と第2トランジスタから構成されるNAND回路の一部
のN型MOSトランジスタがが動作する。
【0020】次に図2に示すN型MOSトランジスタの
A−A‘での断面図を製造工程を順に追って図3(
a) 〜( c) 、図4(d)〜(e)に示す。まず、半導
体基板1中にPウエル領域2(濃度4E16cm-3)をイ
オン注入法により形成する。次に選択酸化法により素子
分離領域3を形成し、Pウエル領域2上に熱酸化法によ
り厚さ6nmのゲート酸化膜5を形成する。次に不純物
を含んでいない200nm程度のポリシリコン層を、半
導体基板表面上にCVD法により形成する。次にフォト
エッチング法により、ポリシリコン層をエッチングし
て、電極7と電極9を形成する。このとき電極7と電極
9を200nm程度離して形成する。この状態を図3(
a) に示す。
A−A‘での断面図を製造工程を順に追って図3(
a) 〜( c) 、図4(d)〜(e)に示す。まず、半導
体基板1中にPウエル領域2(濃度4E16cm-3)をイ
オン注入法により形成する。次に選択酸化法により素子
分離領域3を形成し、Pウエル領域2上に熱酸化法によ
り厚さ6nmのゲート酸化膜5を形成する。次に不純物
を含んでいない200nm程度のポリシリコン層を、半
導体基板表面上にCVD法により形成する。次にフォト
エッチング法により、ポリシリコン層をエッチングし
て、電極7と電極9を形成する。このとき電極7と電極
9を200nm程度離して形成する。この状態を図3(
a) に示す。
【0021】次に減圧CVD法により20nm程度の酸
化膜6をゲート酸化膜5及び電極7、電極9上に形成す
る。次に酸化膜6を通過して、Pウエル領域2中にひ素
を加速電圧60kev、ドーズ量3E14(1/cm2) でイ
オン注入して、活性化のために950℃で30秒程度の
アニールを行うことによって、シート抵抗250(Ω/
□)程度のエクステンション構造の浅い拡散層11及び
13(基板表面から深さ80nm程度)を形成する。従
来のLDD構造を有するMOS型トランジスタのLDD
領域は、不純物濃度が5E18/cm3より低濃度であ
り、エクステンション構造に比較して低濃度領域に相当
する。この状態を図3( b) に示す。次に減圧CVD法
により100nm程度の窒化シリコン膜17を形成す
る。このとき電極7と電極9の間の距離は200nm程
度であるため、電極7と電極9の間は完全に埋め込まれ
てしまう。この状態を図3( c) に示す。
化膜6をゲート酸化膜5及び電極7、電極9上に形成す
る。次に酸化膜6を通過して、Pウエル領域2中にひ素
を加速電圧60kev、ドーズ量3E14(1/cm2) でイ
オン注入して、活性化のために950℃で30秒程度の
アニールを行うことによって、シート抵抗250(Ω/
□)程度のエクステンション構造の浅い拡散層11及び
13(基板表面から深さ80nm程度)を形成する。従
来のLDD構造を有するMOS型トランジスタのLDD
領域は、不純物濃度が5E18/cm3より低濃度であ
り、エクステンション構造に比較して低濃度領域に相当
する。この状態を図3( b) に示す。次に減圧CVD法
により100nm程度の窒化シリコン膜17を形成す
る。このとき電極7と電極9の間の距離は200nm程
度であるため、電極7と電極9の間は完全に埋め込まれ
てしまう。この状態を図3( c) に示す。
【0022】次に酸化膜6をストッパにして、窒化シリ
コン17を100nmだけ全面的に異方性エッチングを
行い、酸化膜6を露出させる。このとき電極7及び電極
9の側面に堆積した窒化シリコンは、全面異方性エッチ
ング後残り、最大膜厚100nm程度の側壁膜19が形
成される。また電極7と電極9の間には、側壁膜19同
士が接続した状態の、窒化シリコン膜21が形成されて
いる。次に側壁膜19及び窒化シリコン膜21をマスク
にして、Pウエル領域2にひ素を加速電圧65kev、
ドーズ量5E15(1/cm2) でイオン注入して活性化のた
めに1050℃で10秒程度のアニールをおこない、深
い拡散層23(基板表面から深さ150nm程度、シー
ト抵抗60Ω/ □程度)を形成する。この状態を図4(
a) に示す。
コン17を100nmだけ全面的に異方性エッチングを
行い、酸化膜6を露出させる。このとき電極7及び電極
9の側面に堆積した窒化シリコンは、全面異方性エッチ
ング後残り、最大膜厚100nm程度の側壁膜19が形
成される。また電極7と電極9の間には、側壁膜19同
士が接続した状態の、窒化シリコン膜21が形成されて
いる。次に側壁膜19及び窒化シリコン膜21をマスク
にして、Pウエル領域2にひ素を加速電圧65kev、
ドーズ量5E15(1/cm2) でイオン注入して活性化のた
めに1050℃で10秒程度のアニールをおこない、深
い拡散層23(基板表面から深さ150nm程度、シー
ト抵抗60Ω/ □程度)を形成する。この状態を図4(
a) に示す。
【0023】ここで、半導体集積回路の高速化のため
に、電極7及び9、拡散層23表面の抵抗を下げるため
に、電極付近に低抵抗シリサイドをサリサイド工程によ
り形成する。ここでサリサイド工程について説明する。
まず、側壁膜19及び窒化シリコン膜21をマスクにし
て、酸化膜6をフッ酸溶液で除去し、電極7と電極9及
び拡散層23を露出させる。次に露出させた全面上に、
30nm程度のチタンをスパッタ法により堆積し、比較
的高抵抗シリサイドの形成を第一段階の750℃で30
秒程度のアニールにより行う。このときチタンは露呈さ
れたシリコンとのみシリサイド反応し、その他の部分で
はチタンは未反応のままである。次に硫酸と過酸化水素
水の1:1混合溶液によって未反応チタンを選択的に除
去し、電極7と電極9及び拡散層23上にのみチタンを
残す。次に第二段階の850℃で30秒程度のアニール
によって比較的高抵抗シリサイドを低抵抗シリサイド2
5に変態させる。このとき拡散層13上は窒化シリコン
膜21で覆われているため、拡散層13上にシリサイド
が形成されることはない。この状態を図4( b) に示
す。
に、電極7及び9、拡散層23表面の抵抗を下げるため
に、電極付近に低抵抗シリサイドをサリサイド工程によ
り形成する。ここでサリサイド工程について説明する。
まず、側壁膜19及び窒化シリコン膜21をマスクにし
て、酸化膜6をフッ酸溶液で除去し、電極7と電極9及
び拡散層23を露出させる。次に露出させた全面上に、
30nm程度のチタンをスパッタ法により堆積し、比較
的高抵抗シリサイドの形成を第一段階の750℃で30
秒程度のアニールにより行う。このときチタンは露呈さ
れたシリコンとのみシリサイド反応し、その他の部分で
はチタンは未反応のままである。次に硫酸と過酸化水素
水の1:1混合溶液によって未反応チタンを選択的に除
去し、電極7と電極9及び拡散層23上にのみチタンを
残す。次に第二段階の850℃で30秒程度のアニール
によって比較的高抵抗シリサイドを低抵抗シリサイド2
5に変態させる。このとき拡散層13上は窒化シリコン
膜21で覆われているため、拡散層13上にシリサイド
が形成されることはない。この状態を図4( b) に示
す。
【0024】更に、ゲート電極7及び9上に層間絶縁
膜、上層配線等を形成し半導体集積回路を完成させる。
第1の実施例によれば、拡散層13中にシリサイドが存
在しないために、面積の狭いシリコン上のシリサイド形
成時の不安定性から生じる接合リークは発生しない。ま
たゲート電極7とゲート電極9の間隔が狭いため、半導
体集積回路の拡散容量が減少出来るため、高速動作の半
導体集積回路を提供することが出来る。
膜、上層配線等を形成し半導体集積回路を完成させる。
第1の実施例によれば、拡散層13中にシリサイドが存
在しないために、面積の狭いシリコン上のシリサイド形
成時の不安定性から生じる接合リークは発生しない。ま
たゲート電極7とゲート電極9の間隔が狭いため、半導
体集積回路の拡散容量が減少出来るため、高速動作の半
導体集積回路を提供することが出来る。
【0025】第1の実施例では、窒化シリコン膜21を
有するため拡散層13へはイオン注入がされないが、シ
ート抵抗250(Ω/□)程度のエクステンション構造
の浅い拡散層(基板からの深さ80nm程度)が形成さ
れて充分に抵抗が低いため、回路の素子動作等の特性の
劣化を防ぐことが出来る。またP型MOSトランジスタ
の場合は、シート抵抗2000(Ω/□)程度のP型の
エクステンション構造を形成すれば良い。ここで第1の
実施例に示したチタン以外の高融点金属としてコバル
ト、ニッケル、プラチナ、パラジウム等を用いることが
出来る。更に第1の実施例はNAND回路に限定される
ことなく、MOS型トランジスタから構成される他の基
本回路にも適用することが出来る。
有するため拡散層13へはイオン注入がされないが、シ
ート抵抗250(Ω/□)程度のエクステンション構造
の浅い拡散層(基板からの深さ80nm程度)が形成さ
れて充分に抵抗が低いため、回路の素子動作等の特性の
劣化を防ぐことが出来る。またP型MOSトランジスタ
の場合は、シート抵抗2000(Ω/□)程度のP型の
エクステンション構造を形成すれば良い。ここで第1の
実施例に示したチタン以外の高融点金属としてコバル
ト、ニッケル、プラチナ、パラジウム等を用いることが
出来る。更に第1の実施例はNAND回路に限定される
ことなく、MOS型トランジスタから構成される他の基
本回路にも適用することが出来る。
【0026】以下に本発明の第2実施例を示す。第2実
施例はゲート電極同士が300nm程度以上離れたスタ
ック型MOSトランジスタに関する。製造工程を第1実
施例と同様に断面図にて図5( a) 〜( c) 、図6(
d) 〜( e) に示す。
施例はゲート電極同士が300nm程度以上離れたスタ
ック型MOSトランジスタに関する。製造工程を第1実
施例と同様に断面図にて図5( a) 〜( c) 、図6(
d) 〜( e) に示す。
【0027】まず、半導体基板101中にPウエル領域
102(濃度4E16cm-3)をイオン注入法により形成
する。次に選択酸化法により素子分離領域103を形成
し、Pウエル領域102上に熱酸化法により厚さ6 nm
のゲート酸化膜105を形成する。次に不純物を含んで
いない200nm程度のポリシリコン層を、半導体基板
表面にCVD法により形成する。次にフォトエッチング
法により、ポリシリコン層をエッチングして、電極10
7と電極109を形成する。このとき電極107と電極
109を300nm程度離して形成する。この状態を図
5( a) に示す。
102(濃度4E16cm-3)をイオン注入法により形成
する。次に選択酸化法により素子分離領域103を形成
し、Pウエル領域102上に熱酸化法により厚さ6 nm
のゲート酸化膜105を形成する。次に不純物を含んで
いない200nm程度のポリシリコン層を、半導体基板
表面にCVD法により形成する。次にフォトエッチング
法により、ポリシリコン層をエッチングして、電極10
7と電極109を形成する。このとき電極107と電極
109を300nm程度離して形成する。この状態を図
5( a) に示す。
【0028】次に減圧CVD法により20nm程度の酸
化膜106をゲート酸化膜105及び電極107、電極
109上に形成する。次に酸化膜106を通過して、P
ウエル領域102中にひ素を加速電圧60kev、ドーズ
量3E14(1/cm2) でイオン注入して、活性化のために
950℃で30秒程度のアニールを行うことによって、
シート抵抗250(Ω/□)程度のエクステンション構
造の浅い拡散層111及び113(基板表面から深さ8
0nm程度)を形成する。この状態を図5( b) に示
す。
化膜106をゲート酸化膜105及び電極107、電極
109上に形成する。次に酸化膜106を通過して、P
ウエル領域102中にひ素を加速電圧60kev、ドーズ
量3E14(1/cm2) でイオン注入して、活性化のために
950℃で30秒程度のアニールを行うことによって、
シート抵抗250(Ω/□)程度のエクステンション構
造の浅い拡散層111及び113(基板表面から深さ8
0nm程度)を形成する。この状態を図5( b) に示
す。
【0029】次に減圧CVD法により100nm程度の
窒化シリコン膜217を全面に形成する。このとき電極
107と電極109の間の距離は300nm程度である
ため、電極107と電極109の間は完全には埋め込ま
れない。次に電極107と電極109に挟まれた窒化シ
リコン膜117上に、フォトレジスト膜118を形成す
る。フォトレジスト膜118により電極107と電極1
09は完全に埋め込まれる。この状態を図5( c) に示
す。
窒化シリコン膜217を全面に形成する。このとき電極
107と電極109の間の距離は300nm程度である
ため、電極107と電極109の間は完全には埋め込ま
れない。次に電極107と電極109に挟まれた窒化シ
リコン膜117上に、フォトレジスト膜118を形成す
る。フォトレジスト膜118により電極107と電極1
09は完全に埋め込まれる。この状態を図5( c) に示
す。
【0030】次にフォトレジスト膜118をマスクに、
酸化膜106をストッパにして、窒化シリコン117を
100nmだけ全面的に異方性エッチングを行う。この
とき電極107及び電極109の側面に堆積した窒化シ
リコンは、全面異方性エッチング後残り、最大膜厚10
0nm程度の側壁膜119及び電極107と電極109
の間の窒化シリコン膜121が形成される。次にフォト
レジスト膜118を除去して、側壁膜119及び窒化シ
リコン膜121をマスクにして、Pウエル領域102に
ひ素を加速電圧65kev、ドーズ量5E15(1/cm2) で
イオン注入して活性化のために1050℃で10秒程度
のアニールを行い、深い拡散層23(基板表面から深さ
150nm程度、シート抵抗60Ω/ □程度)を形成す
る。この状態を図6( a) に示す。
酸化膜106をストッパにして、窒化シリコン117を
100nmだけ全面的に異方性エッチングを行う。この
とき電極107及び電極109の側面に堆積した窒化シ
リコンは、全面異方性エッチング後残り、最大膜厚10
0nm程度の側壁膜119及び電極107と電極109
の間の窒化シリコン膜121が形成される。次にフォト
レジスト膜118を除去して、側壁膜119及び窒化シ
リコン膜121をマスクにして、Pウエル領域102に
ひ素を加速電圧65kev、ドーズ量5E15(1/cm2) で
イオン注入して活性化のために1050℃で10秒程度
のアニールを行い、深い拡散層23(基板表面から深さ
150nm程度、シート抵抗60Ω/ □程度)を形成す
る。この状態を図6( a) に示す。
【0031】ここで、半導体装置の高速化のために、ゲ
ート電極107及び109、拡散層123表面の抵抗を
下げるために、電極付近に低抵抗シリサイドをサリサイ
ド工程により形成する必要が生じる。ここでサリサイド
工程について説明する。まず、窒化シリコン膜119及
び121をマスクにして、酸化膜106をフッ酸溶液で
除去し、電極107と電極109及び拡散層123を露
出させる。次に露出させた全面に、30nm程度のチタ
ンをスパッタ法により堆積し、比較的高抵抗シリサイド
の形成を第一段階の750℃で30秒程度のアニールに
より行う。このときチタンは露出されたシリコンとのみ
シリサイド反応し、その他の部分ではチタンは未反応の
ままである。次に硫酸と過酸化水素水の1:1混合溶液
によって未反応チタンを選択的に除去し、電極107と
電極109及び拡散層123上にチタンを残す。次に第
二段階の850℃で30秒程度のアニールによって比較
的高抵抗シリサイドを低抵抗シリサイド125に変態さ
せる。このとき拡散層113上は窒化シリコン膜121
で覆われているため、拡散層113上にシリサイドが形
成されることはない。この状態を図6(b)に示す。
ート電極107及び109、拡散層123表面の抵抗を
下げるために、電極付近に低抵抗シリサイドをサリサイ
ド工程により形成する必要が生じる。ここでサリサイド
工程について説明する。まず、窒化シリコン膜119及
び121をマスクにして、酸化膜106をフッ酸溶液で
除去し、電極107と電極109及び拡散層123を露
出させる。次に露出させた全面に、30nm程度のチタ
ンをスパッタ法により堆積し、比較的高抵抗シリサイド
の形成を第一段階の750℃で30秒程度のアニールに
より行う。このときチタンは露出されたシリコンとのみ
シリサイド反応し、その他の部分ではチタンは未反応の
ままである。次に硫酸と過酸化水素水の1:1混合溶液
によって未反応チタンを選択的に除去し、電極107と
電極109及び拡散層123上にチタンを残す。次に第
二段階の850℃で30秒程度のアニールによって比較
的高抵抗シリサイドを低抵抗シリサイド125に変態さ
せる。このとき拡散層113上は窒化シリコン膜121
で覆われているため、拡散層113上にシリサイドが形
成されることはない。この状態を図6(b)に示す。
【0032】更に、ゲート電極107及び109上に層
間絶縁膜、上層配線等を形成し半導体装置を完成させ
る。第2の実施例によれば、拡散層113中にシリサイ
ドが存在しないために、面積の狭いシリコン上のシリサ
イド形成時の不安定性から生じる接合リークは発生しな
い。
間絶縁膜、上層配線等を形成し半導体装置を完成させ
る。第2の実施例によれば、拡散層113中にシリサイ
ドが存在しないために、面積の狭いシリコン上のシリサ
イド形成時の不安定性から生じる接合リークは発生しな
い。
【0033】第2の実施例では、窒化シリコン膜21の
ために拡散層13へはイオン注入がされないが、シート
抵抗250(Ω/□)程度のエクステンション構造の浅
い拡散層(基板からの深さ80nm程度)が形成されて
充分に抵抗が低いため、回路の素子動作等の特性の劣化
を防ぐことが出来る。またP型MOSトランジスタの場
合は、シート抵抗2000(Ω/□)程度のP型のエク
ステンション構造を形成すれば良い。ここで上記チタン
以外の高融点金属としてコバルト、ニッケル、プラチ
ナ、パラジウム等を用いることが出来る。更に第2の実
施例はNAND回路に限定されることなく、MOS型ト
ランジスタから構成される他の基本回路にも適用するこ
とが出来る。
ために拡散層13へはイオン注入がされないが、シート
抵抗250(Ω/□)程度のエクステンション構造の浅
い拡散層(基板からの深さ80nm程度)が形成されて
充分に抵抗が低いため、回路の素子動作等の特性の劣化
を防ぐことが出来る。またP型MOSトランジスタの場
合は、シート抵抗2000(Ω/□)程度のP型のエク
ステンション構造を形成すれば良い。ここで上記チタン
以外の高融点金属としてコバルト、ニッケル、プラチ
ナ、パラジウム等を用いることが出来る。更に第2の実
施例はNAND回路に限定されることなく、MOS型ト
ランジスタから構成される他の基本回路にも適用するこ
とが出来る。
【0034】
【発明の効果】本発明は以上の構成により、半導体基板
上の第1の電極と第2の電極に挟まれた領域が、第1の
電極層の側壁層と第2の電極の側壁層で覆われているた
め、シリサイド形成時の異常成長を防ぐことが出来る。
上の第1の電極と第2の電極に挟まれた領域が、第1の
電極層の側壁層と第2の電極の側壁層で覆われているた
め、シリサイド形成時の異常成長を防ぐことが出来る。
【0035】また、第1の電極と第2の電極に挟まれた
領域の拡散層は、エクステンション構造の浅い拡散層が
形成されていて充分に抵抗が低いため、回路の素子動作
等の特性の劣化を防ぐことが出来る。以上の構成によ
り、高速に動作する半導体集積回路を提供することが出
来る。
領域の拡散層は、エクステンション構造の浅い拡散層が
形成されていて充分に抵抗が低いため、回路の素子動作
等の特性の劣化を防ぐことが出来る。以上の構成によ
り、高速に動作する半導体集積回路を提供することが出
来る。
【図1】本願発明に示す半導体集積回路の平面図であ
る。
る。
【図2】本願発明に示す半導体集積回路の一部の領域の
平面図である。
平面図である。
【図3】本願発明に示す第1の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図4】本願発明に示す第1の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図5】本願発明に示す第2の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図6】本願発明に示す第2の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図7】従来の半導体集積回路の平面図である。
【図8】従来の半導体集積回路の一部の領域の平面図で
ある。
ある。
【図9】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図10】シリサイドが異常成長した場合の半導体集積
回路の断面図である。
回路の断面図である。
1 101 半導体基板 2 23 24 102 ウエル拡散層 3 103 素子分離領域 5 105 ゲート酸化膜 6 106 酸化膜 7 9 107 109 ゲート電極 11 13 111 113 拡散層 17 117 窒化シリコン膜 19 119 側壁膜 21 121 窒化シリコン膜 23 123 拡散層 25 125 シリサイド膜 26 配線 27 33 電極 118 フォトレジスト膜
Claims (48)
- 【請求項1】半導体基板上に形成された第1及び第2の
電極層と、 前記半導体基板上に形成され、前記第1及び第2の電極
層に挟まれた領域に形成されたマスク層と、 このマスク層をマスクにして形成された、前記第1及び
第2の電極層上に形成された高融点金属シリサイド層と
を有することを特徴とする半導体集積回路。 - 【請求項2】前記第1及び第2の電極層の距離は、20
0nm程度以下であることを特徴とする請求項1記載の
半導体集積回路。 - 【請求項3】前記第1及び第2の電極層は 平行に形成
されたゲート電極層であることを特徴とする請求項1記
載の半導体集積回路。 - 【請求項4】前記マスク層は、前記第1及び第2の電極
層の側壁に形成された側壁層であることを特徴とする請
求項1記載の半導体集積回路。 - 【請求項5】前記半導体基板は前記マスク層下の領域に
不純物層を有し、この不純物層の濃度は、不純物がN型
であるときは実質上シート抵抗が300Ω程度以下であ
ることを特徴とする請求項1記載の半導体集積回路。 - 【請求項6】前記マスク層は、前記半導体基板上の前記
第1及び前記第2の電極層に挟まれた領域を覆っている
ことを特徴とする請求項1記載の半導体集積回路。 - 【請求項7】前記第1及び第2の電極層は平行に形成さ
れたゲート電極層であり、前記第1及び第2の電極層の
距離は、前記第1及び第2の電極層のゲート長以下であ
ることを特徴とする請求項1記載の半導体集積回路。 - 【請求項8】前記半導体集積回路は、P型MOSトラン
ジスタとN型MOSトランジスタから構成される基本回
路であることを特徴とする請求項1記載の半導体集積回
路。 - 【請求項9】半導体基板上に形成された第1及び第2の
電極層と、 この第1及び第2の電極層の側壁に形成された側壁層
と、 前記第1及び第2の電極層上に形成された高融点金属シ
リサイド層とを有し、 前記第1及び第2の側壁層同士が接続していることを特
徴とする半導体装置。 - 【請求項10】前記第1及び第2の電極層は、実質的に
200nm以下程度離れて平行に形成されたゲート電極
層であることを特徴とする請求項9記載の半導体装置。 - 【請求項11】前記第1及び第2の電極層は平行に形成
されたゲート電極層であり、前記第1及び第2の電極層
の距離は、前記第1及び第2の電極層のゲート長以下で
あることを特徴とする請求項9記載の半導体集積回路。 - 【請求項12】前記半導体基板は前記側壁層下の領域に
不純物層を有し、この不純物層の濃度は、不純物がN型
の場合は実質上シート抵抗が300Ω程度以下であるこ
とを特徴とする請求項9記載の半導体装置。 - 【請求項13】前記高融点シリサイド層は、前記側壁層
をマスクにして形成されたことを特徴とする請求項9記
載の半導体装置。 - 【請求項14】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項9記載の半導体集積
回路。 - 【請求項15】半導体基板中に形成された不純物層と、 前記半導体基板上に形成された第1及び第2の電極層
と、 この第1及び第2の電極層上、前記不純物層中に形成さ
れた高融点金属シリサイド層と、 前記第1及び第2の電極層の側壁に形成された側壁層と
を有し、 前記第1の電極層の側壁層と前記第2の電極層の側壁層
は接続していることを特徴とする半導体集積回路。 - 【請求項16】前記高融点シリサイド層は、前記第1及
び第2の側壁層をマスクにして形成されたことを特徴と
する請求項15記載の半導体集積回路。 - 【請求項17】前記半導体基板は前記第1及び第2の電
極の間の領域下に不純物層を有し、この不純物層の濃度
は、不純物がN型の場合は実質上シート抵抗が300Ω
程度以下であることを特徴とする請求項15記載の半導
体集積回路。 - 【請求項18】前記第1及び第2の電極層は、実質的に
200nm程度離れて平行に形成されたゲート電極層で
あることを特徴とする請求項15記載の半導体集積回
路。 - 【請求項19】前記第1及び第2の電極層は平行に形成
されたゲート電極層であり、前記第1及び第2の電極層
の距離は前記第1及び第2の電極層のゲート長以下であ
ることを特徴とする請求項15記載の半導体集積回路。 - 【請求項20】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項15記載の半導体集
積回路。 - 【請求項21】半導体基板中に形成された不純物層と、 前記半導体基板上に形成された第1及び第2の電極層
と、 前記第1及び第2の電極層上、前記不純物層中に形成さ
れた高融点金属シリサイド層と、 この第1及び第2の電極層の側壁に形成された側壁層と
を有し、 前記第1電極層と前記第2の電極層の距離は、前記第1
の電極層の前記第2の電極層と反対側の側壁層の最大膜
厚の実質的に2倍以下程度であることを特徴とする半導
体集積回路。 - 【請求項22】前記高融点金属シリサイド層は、前記第
1及び第2の側壁層をマスクにして形成されたことを特
徴とする請求項21記載の半導体集積回路。 - 【請求項23】前記半導体基板は前記第1及び第2の電
極の間の領域下に不純物層を有し、この不純物層の濃度
は実質上シード抵抗が300Ω程度以下であることを特
徴とする請求項21記載の半導体集積回路。 - 【請求項24】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される半導
体集積回路であることを特徴とする請求項21記載の半
導体集積回路。 - 【請求項25】半導体基板中に形成された不純物層と、 半導体基板上に形成された第1及び第2の電極層と、 前記第1及び第2の電極層上、前記不純物層中に形成さ
れた高融点金属シリサイド層と、 この第1及び第2の電極層の側壁に形成された側壁層と
を有し、 前記第1の電極層と前記第2の電極層の距離は、実質的
に200nm以下の距離であることを特徴とする半導体
装置。 - 【請求項26】前記高融点金属層は、前記第1及び第2
の側壁層をマスクにして形成されたことを特徴とする請
求項25記載の半導体集積回路。 - 【請求項27】前記半導体基板中は前記第1及び第2の
電極の間の領域下に不純物層を有し、この不純物層の濃
度は不純物がN型の場合は実質上比抵抗が300Ω程度
以下であることを特徴とする請求項25記載の半導体集
積回路。 - 【請求項28】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項25記載の半導体集
積回路。 - 【請求項29】半導体基板中に形成された不純物層と、 半導体基板上に形成された、平行な第1及び第2の電極
層と、 この第1及び第2の電極層上、前記不純物層中に形成さ
れた高融点金属シリサイド層と、 前記第1及び第2の電極層の側壁に形成された側壁層と
を有し、 前記半導体基板上の前記第1及び第2の電極層に挟まれ
た領域は、前記側壁層で覆われていることを特徴とする
半導体集積回路。 - 【請求項30】前記高融点金属シリサイド層は、前記第
1及び第2の側壁層をマスクにして形成されたことを特
徴とする請求項29記載の半導体集積回路。 - 【請求項31】前記半導体基板は、前記第1及び第2の
電極の間の領域下に不純物層を有し、この不純物層の濃
度は不純物がN型の場合は実質上シート抵抗が300Ω
程度以下であることを特徴とする請求項29記載の半導
体集積回路。 - 【請求項32】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項29記載の半導体集
積回路。 - 【請求項33】半導体基板上に第1及び第2の電極層を
平行に形成する工程と、 前記半導体基板及び前記第1
及び第2の電極層上に、絶縁層を形成する工程と、 こ
の絶縁層をエッチングにより除去し、前記第1及び第2
の電極層の側壁に側壁層を形成しながら前記半導体基板
及び前記第1及び第2の電極層を露出し、且つ前記第1
及び第2の電極層の側壁層同士を接続する工程と、 前記側壁層をマスクにして、前記第1及び第2の電極層
上と、前記半導体基板中に高融点金属シリサイド層を形
成することを特徴とする半導体集積回路の製造方法。 - 【請求項34】前記半導体基板上の、前記第1及び第2
の電極層間の領域を、前記第1及び第2の側壁層で覆っ
てしまうことを特徴とする請求項33記載の半導体集積
回路の製造方法。 - 【請求項35】前記第1及び第2の電極層の距離を、実
質的に200nm程度以下に形成することを特徴とする
請求項33記載の半導体集積回路の製造方法。 - 【請求項36】前記第1及び第2の電極層はゲート電極
層であり、前記第1及び第2の電極層の間隔は、前記ゲ
ート電極層のゲート長より小さいことを特徴とする請求
項33記載の半導体集積回路の製造方法。 - 【請求項37】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項33記載の半導体集
積回路の製造方法。 - 【請求項38】半導体基板上に第1及び第2の電極層を
形成する工程と、 前記半導体基板及び前記第1及び第2の電極層上に絶縁
層を形成する工程と、 前記絶縁層上の、前記第1及び第2の電極層の間の領域
にマスク層を形成する工程と、 このマスク層をマスク
にしてエッチングして、前記第1及び第2の電極層と前
記半導体基板を露出して、前記第1及び第2の電極層の
側壁に側壁層を形成する工程と、 前記マスク層を除去する工程と、 前記側壁層をマスクにして、前記第1及び第2の電極層
上、前記半導体基板中に高融点金属シリサイド層を形成
する工程とを有することを特徴とする半導体集積回路の
製造方法。 - 【請求項39】前記第1及び第2の電極層は、実質的に
300nm程度以上離れていることを特徴とする請求項
38記載の半導体集積回路の製造方法。 - 【請求項40】前記第1及び第2の側壁層同士を接続す
ることを特徴とする請求項38記載の半導体集積回路の
製造方法。 - 【請求項41】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項38記載の半導体集
積回路の製造方法。 - 【請求項42】半導体基板上に導電層を形成する工程
と、 この導電層をエッチングして、第1及び第2の電極層を
実質的に200nm程度離して平行に形成する工程と、 この第1及び第2の電極層をマスクにして、前記半導体
基板中の前記第1及び第2の電極層に挟まれた領域下に
イオン注入して、実質的に300Ωm以下程度の高濃度
不純物層を形成する工程と、 前記半導体基板及び前記第1及び第2の電極層上に、絶
縁層を形成し、エッチングにより前記第1及び第2の電
極層の側壁に側壁層を形成し、前記第1及び第2の電極
層に挟まれた領域を覆う工程と、 前記側壁層をマスクにして、前記第1及び第2の電極層
上と、前記半導体基板中に高融点金属シリサイド層を形
成することを特徴とする半導体装置の製造方法。 - 【請求項43】前記第1及び第2の側壁層同士を接続す
ることを特徴とする請求項42記載の半導体装置の製造
方法。 - 【請求項44】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項42記載の半導体集
積回路の製造方法。 - 【請求項45】半導体基板上に導電層を形成する工程
と、 この導電層をエッチングして、第1及び第2の電極層を
実質上この電極層の幅程度以下に離して平行に形成する
工程と、 この第1及び第2の電極層をマスクにして、前記半導体
基板中の前記第1及び第2の電極層に挟まれた領域下に
イオン注入して、実質的に300Ωm以下程度の高濃度
不純物層を形成する工程と、 前記半導体基板及び前記第1及び第2の電極層上に、絶
縁層を形成し、エッチングにより前記第1及び第2の電
極層の側壁に側壁層を形成し、前記第1及び第2の電極
層に挟まれた領域を覆う工程と、 前記側壁層をマスクにして、前記第1及び第2の電極層
上と、前記半導体基板中に高融点金属シリサイド層を形
成することを特徴とする半導体集積回路の製造方法。 - 【請求項46】前記第1及び第2の側壁層同士を接続す
ることを特徴とする請求項45記載の半導体集積回路の
製造方法。 - 【請求項47】前記第1及び第2の電極層は、MOS型
トランジスタのゲート電極層であり、前記第1及び第2
の電極層の幅は前記ゲート電極層のゲート長であること
を特徴とする請求項45記載の半導体集積回路の製造方
法。 - 【請求項48】前記半導体集積回路は、P型MOSトラ
ンジスタとN型MOSトランジスタから構成される基本
回路であることを特徴とする請求項45記載の半導体集
積回路の製造方法。
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Family Applications (1)
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