JPH10284438A - 半導体集積回路及びその製造方法 - Google Patents

半導体集積回路及びその製造方法

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JPH10284438A
JPH10284438A JP9083461A JP8346197A JPH10284438A JP H10284438 A JPH10284438 A JP H10284438A JP 9083461 A JP9083461 A JP 9083461A JP 8346197 A JP8346197 A JP 8346197A JP H10284438 A JPH10284438 A JP H10284438A
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JP
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electrode layers
integrated circuit
semiconductor integrated
electrode
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JP9083461A
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English (en)
Inventor
Takeshi Asamura
武志 浅村
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】本発明はゲート電極とゲート電極に挟まれた非
常に狭い拡散層に対してサリサイド技術を適用した場合
に、良好な接合特性を有する半導体集積回路及びその製
造方法を提供する。 【解決手段】半導体基板１上に形成された電極層７及び
９と、電極層７及び９の側壁に形成された側壁層１９及
び２１と、電極層７及び９上に形成された高融点金属シ
リサイド層２５とを有し、側壁層２１同士が接続してい
る。半導体基板１上の電極層７と電極層９に挟まれた領
域が、側壁層２１で覆われているため、シリサイド形成
時の異常成長を防ぐことが出来る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電極と電極の間隔が
狭い構造を有する半導体集積回路及びその製造方法に関
する。特にゲート電極とゲート電極の間隔が狭い構造を
有するＭＯＳ型トランジスタにおいて、ゲート電極とゲ
ート電極に挟まれた拡散層領域でのリーク電流の防止及
び半導体集積回路の高速化に関する。
【０００２】
【従来の技術】半導体素子の製造における微細化技術の
進歩は、１チップ上により多くのデバイスの集積化を可
能にし、さらにより高性能なデバイスの開発を支えてき
た。この要求を果たすため、スタック型ＭＯＳトランジ
スタの高集積化が求められている。スタック型ＭＯＳト
ランジスタとは、ゲート長方向に平行して複数のゲート
電極が存在する構造である。例えばＭＯＳトランジスタ
は、ゲート幅とゲート長の比によってトランジスタの性
質( ゲート電流) が決定されるため、ゲート幅を大きく
すればするほど大きなゲート電流を発生させることが出
来る。限られた拡散層領域上に複数の一定のゲート幅を
有するゲート電極を形成すれば、複数のＭＯＳトランジ
スタを構成することが出来る。言い換えれば、拡散層領
域上に同じゲート幅を有するゲート電極を２本形成すれ
ば、２つのＭＯＳトランジスタを組み合わせた回路を形
成することが出来る。
【０００３】図７はＰ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタから構成されるＮＡＮＤ回路の平面図で
ある。Ｎ型拡散層２２３及びＰ型拡散層２２４上に、ゲ
ート電極２０７と２０９が形成されている。また拡散層
２２３及び拡散層２２４上の電極２２７及び電極２３３
同士は金属配線２３５により接続されている。回路の構
成上、Ｎ型ＭＯＳトランジスタのゲート電極同士の間隔
Ａは、Ｐ型ＭＯＳトランジスタのゲート電極同士の間隔
Ｂより狭くなっている。間隔Ａの距離は３００ｎｍ程度
である。このＮ型ＭＯＳトランジスタの構造及び動作を
図８に示す。
【０００４】図８は拡散層上に２本のゲート電極を形成
した、ＮＡＮＤ回路を構成するＮ型ＭＯＳトランジスタ
の平面図である。例えば半導体基板中にＮ型拡散層２２
３が形成され、拡散層２２３上に平行にゲート電極２０
７とゲート電極２０９が形成され、ゲート電極２０７と
ゲート電極２０９の間隔は３００ｎｍ程度離れている。
このＮ型ＭＯＳトランジスタは、電極２２９と電極２
３１に電圧が掛って電極２２７とゲート電極２３３に電
位差が生じた場合に作動( ドレイン電流が発生) する。
この場合、拡散層２２３ａがソース領域、拡散層２２３
ｂがドレイン領域、ゲート電極２０７がゲートとなって
第１トランジスタを構成し、ソース領域２２３ａからド
レイン領域２２３ｂ方向にドレイン電流が発生する。ま
た第２トランジスタに注目すれば、拡散層２２３ｂがソ
ース領域となり、拡散層２２３ｃがドレイン領域とな
り、ゲート電極２０９がゲートになって第２トランジス
タを構成し、ソース領域２２３ｂからドレイン領域２２
３ｃ方向にドレイン電流を発生させる。電極２２７と電
極２３３に着目すれば、電極２２７から電極２３３へ電
流が発生し、第１トランジスタと第２トランジスタから
構成されるＮＡＮＤ回路の一部のＮ型ＭＯＳトランジス
タが動作する。
【０００５】次に図８に示すＭＯＳ型トランジスタの
断面Ａ−Ａ‘での断面図を、製造工程を順に追って図９
( ａ) 〜( ｄ) に示す。まず、半導体基板２０１中にＰ
ウエル領域２０２（濃度４Ｅ１６cm-3）をイオン注入法
により形成する。次に選択酸化法により素子分離領域２
０３を形成し、Ｐウエル領域２０２上及び素子分離領域
２０３上に熱酸化法により厚さ６ｎｍのゲート酸化膜２
０５を形成する。次に不純物を含んでいない２００ｎｍ
程度のポリシリコン層をＣＶＤ法により形成する。次に
フォトエッチング法により、ポリシリコン層をエッチン
グして、電極２０７と電極２０９を形成する。このとき
電極２０７と電極２０９の距離は３００ｎｍ程度であ
る。次に減圧ＣＶＤ法により２０ｎｍ程度の酸化膜２０
６をゲート酸化膜２０５、電極２０７、電極２０９及び
素子分離領域２０３上に形成する。次に酸化膜２０６を
通過して、Ｐウエル領域２０２中にひ素を加速電圧６０
ｋｅｖ、ドーズ量３Ｅ１４(1/cm2) でイオン注入して、
活性化のために９５０℃で３０秒程度のアニールを行う
ことによって、シート抵抗２５０（Ω／□）程度のエク
ステンション構造の浅い拡散層２１１（基板表面から深
さ８０ｎｍ程度）を形成する。この状態を図９( ａ) に
示す。次に減圧ＣＶＤ法により１００ｎｍ程度の窒化シ
リコン膜２１７を、半導体基板上全面に形成する。この
とき電極２０７と電極２０９の間の距離は３００ｎｍ程
度であるため、電極２０７と電極２０９の間は完全には
埋め込まれない。この状態を図９( ｂ) に示す。
【０００６】次に酸化膜２０６をストッパにして、窒化
シリコン膜２１７を１００ｎｍ程度全面的に異方性エッ
チングを行い、酸化膜２０６を露出した時点でエッチン
グを終了させる。このとき電極２０７及び電極２０９の
側面に堆積した窒化シリコンはエッチング後残り、最大
膜厚１００ｎｍ程度の側壁膜２１９が形成される。次に
側壁膜２１９をマスクにして、Ｐウエル領域２０２にひ
素を加速電圧６５ｋｅｖ、ドーズ量５Ｅ１５(1/cm2) で
イオン注入して活性化のために１０５０℃で１０秒程度
のアニールを行い、深い拡散層２２３（基板表面からの
深さ１５０ｎｍ程度、シート抵抗６０Ω/ □程度）を形
成する。この状態を図９( ｃ) に示す。
【０００７】ここで、ＭＯＳトランジスタの高速化のた
めに、電極２０７及び２０９、拡散層２２３表面の抵抗
を下げるために、電極付近に低抵抗シリサイドをサリサ
イド工程により形成する。ここでサリサイド工程につい
て説明する。まず、側壁膜２１９をマスクにして、酸化
膜２０６をフッ酸溶液で除去し、電極２０７と電極２０
９及び拡散層２２３を露出させる。次に露出させた全面
に３０ｎｍ程度のチタンをスパッタ法により堆積し、比
較的高抵抗シリサイドの形成を第一段階の７５０℃で３
０秒程度のアニールにより行う。このときチタンは露出
された領域のシリコンとのみシリサイド反応し、その他
の部分ではチタンは未反応のままである。次に硫酸と過
酸化水素水の１：１混合溶液によって未反応チタンを選
択的に除去し、電極２０７と電極２０９及び拡散層２２
３上の窒化シリコンを残す。次に第二段階の８５０℃で
３０秒程度のアニールによって比較的高抵抗シリサイド
を低抵抗シリサイド２２５に変態させる。この状態を図
９( ｄ) に示す。更に、電極２０７及び２０９上に層間
絶縁膜、上層配線等を形成してＭＯＳ型トランジスタか
ら構成される半導体集積回路を完成させる。
【０００８】
【発明の解決すべき課題】半導体集積回路の高集積化及
び回路動作の高速化に伴い、ゲート電極同士の間隔が狭
い構造を有し、拡散層容量の小さい半導体集積回路が開
発されている。また回路動作の高速化の要求に伴い、電
極付近に低抵抗シリサイドを形成するサリサイド工程が
適用されている。図９に示した半導体集積回路は、以上
の要求を満たしたスタック型ＭＯＳトランジスタにサリ
サイド工程を適用して電極付近に低抵抗シリサイドを形
成した半導体集積回路である。
【０００９】ここでサリサイド工程は、スパッタ法によ
りチタンを堆積し、アニールによりシリコンと反応させ
るため、アスペクト比の狭い凹部内への形成では、シリ
サイドのホモロジー低下、凝集耐性の劣化等の原因によ
りシリサイドが異常成長する可能性が生じる。図１０に
シリサイドが異常成長した場合の、半導体集積回路の断
面図を示す。
【００１０】ゲート電極２０７とゲート電極２０９の間
隔は３００ｎｍ程度である。また側壁膜２１９の最大膜
厚は１００ｎｍ程度である。よってゲート電極２０７と
ゲート電極２０９に挟まれた領域の間隔はおよそ１００
ｎｍ程度になる。１００ｎｍ程度の狭い領域にサリサイ
ド工程によりシリサイドを形成した場合、拡散層２２３
表面に形成されるシリサイドは異常成長して、拡散層２
２３を突き抜けてウエル領域２０２まで異常成長してし
まう場合が生じる。もしシリサイド膜２２５がウエル領
域２０２まで突き抜けてしまうと、拡散層２２３とウエ
ル領域２０２の接合リークが生じてしまい、半導体集積
回路の不良の原因となってしまう。
【００１１】また、シリサイドの異常成長を防ぐために
は、ゲート電極２０７とゲート電極２０９の間隔を６０
０ｎｍ程度にすれば良いが、この場合はゲート電極同士
の間隔が大きくなってしまい、半導体集積回路の素子の
占める面積が増大してしまう。また、ゲート電極２０７
とゲート電極２０９の間隔を大きくしてしまうと、拡散
容量が増加してしまい、半導体集積回路の動作が劣化し
てしまう。
【００１２】そこで本発明はゲート電極とゲート電極に
挟まれた非常に狭い拡散層に対してサリサイド技術を適
用した場合でも良好な接合特性を維持し、且つ素子面
積、動作速度を劣化させない半導体集積回路及びその製
造方法を提案することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は半導体基板上に形成された第
１及び第２の電極層と、この第１及び第２の電極層の側
壁に形成された側壁層と、第１及び第２の電極層上に形
成された高融点金属シリサイド層とを有し、第１及び第
２の側壁層同士が接続していることを特徴とする。ま
た、高融点金属シリサイド層は、側壁層をマスクにして
形成されたことを特徴とする。すなわち本発明の第１の
特徴によれば、半導体基板上の第１の電極層と第２の電
極層に挟まれた領域が、第１の側壁層と第２の側壁層で
覆われているため、シリサイド形成時の異常成長を防ぐ
ことが出来る。
【００１４】本発明の第２の特徴は、半導体基板中に形
成された不純物層と、半導体基板上に形成された第１及
び第２の電極層と、第１及び第２の電極層上、不純物層
中に形成された高融点金属層と、第１及び第２の電極層
の側壁に形成された側壁層とを有し、第１の電極層と第
２の電極層の距離は、実質上２００ｎｍ以下の距離であ
ることを特徴とする。または第１の電極層と第２の電極
層の距離は、第１の電極層と第２の電極層の幅より実質
的に小さいことを特徴とする。
【００１５】本発明の第２の特徴によれば第１の電極層
と第２の電極層の間隔が実質上２００ｎｍと狭いため、
第１の側壁層と第２の側壁層は接続してしまい、第１の
電極と第２の電極に挟まれた領域下のシリサイドの異常
成長を防ぐことが出来る。また第１の電極層と第２の電
極層の間隔が狭いため、拡散容量が減少して半導体集積
回路の動作速度を高速にすることが出来る。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本願発明の実施の形態に係
る半導体集積回路の平面図で、図２はこの半導体集積回
路の一部の領域を示した断面図である。また図３〜図６
は本発明に示す半導体集積回路の製造工程を順に追って
示した断面図である。
【００１７】図１はＰ型ＭＯＳトランジスタとＮ型ＭＯ
Ｓトランジスタから構成されるＮＡＮＤ回路の平面図で
ある。半導体基板１中のＰ型拡散層２３及びＮ型拡散層
２４上に、ゲート電極７と９が形成されている。また拡
散層２３及び拡散層２４上の電極２７同士が金属配線３
５により接続されている。回路の構成上、Ｎ型ＭＯＳト
ランジスタのゲート電極同士の間隔Ａは、Ｐ型ＭＯＳト
ランジスタのゲート電極同士の間隔Ｂより狭くなってい
る。間隔Ａの距離は２００ｎｍ程度である。
【００１８】図２は拡散層上に２本のゲート電極を形成
した、２つのＭＯＳトランジスタから構成されるＮＡＮ
Ｄ回路の一部のＮ型ＭＯＳトランジスタの平面図であ
る。例えば半導体基板中のＰウエル領域中にＮ型拡散層
２３及び１３が形成され、Ｎ型拡散層２３及び１３上に
平行にゲート電極７とゲート電極９が形成されている。
このＭＯＳトランジスタは、拡散層２３上、及びゲート
電極７とゲート電極９上に、電極の低抵抗化のためのシ
リサイド膜( 拡散層２３及び電極７と９上の位置、図示
せず) が形成され、拡散層１３上を覆うように、ゲート
電極７とゲート電極９の側壁膜( 拡散層１３上の位置、
図示せず) が形成されていることを特徴とする。シリサ
イド膜( 拡散層２３及び電極９と１７上の位置、図示せ
ず) が側壁膜１９と２１をマスクにして形成されたた
め、拡散層１３にはシリサイドが形成されていないこと
を特徴とする。またゲート電極７とゲート電極９は２０
０ｎｍ程度離れ平行に形成されたことを特徴とする。
【００１９】このＮＡＮＤ回路は、電極２９と電極３１
( ゲート電極７とゲート電極９) 共に電圧が掛った状態
で作動( ドレイン電流が発生) する。この場合、拡散層
２３ａがソース領域、拡散層１３がドレイン領域、ゲー
ト電極７がゲートとなって第１トランジスタを構成し、
ソース領域からドレイン領域方向にドレイン電流が発生
する。また第２トランジスタに注目すれば、拡散層１３
がソース領域となり、拡散層２３ｂがドレイン領域とな
り、ゲート電極９がゲートとなって第２トランジスタを
構成し、ソース領域からドレイン領域方向にドレイン電
流を発生させる。電極２７と電極３３に着目すれば、電
極２７から電極３３へ電流が発生し、第１トランジスタ
と第２トランジスタから構成されるＮＡＮＤ回路の一部
のＮ型ＭＯＳトランジスタがが動作する。
【００２０】次に図２に示すＮ型ＭＯＳトランジスタの
Ａ−Ａ‘での断面図を製造工程を順に追って図３(
ａ) 〜( ｃ) 、図４（ｄ）〜（ｅ）に示す。まず、半導
体基板１中にＰウエル領域２（濃度４Ｅ１６cm-3）をイ
オン注入法により形成する。次に選択酸化法により素子
分離領域３を形成し、Ｐウエル領域２上に熱酸化法によ
り厚さ６ｎｍのゲート酸化膜５を形成する。次に不純物
を含んでいない２００ｎｍ程度のポリシリコン層を、半
導体基板表面上にＣＶＤ法により形成する。次にフォト
エッチング法により、ポリシリコン層をエッチングし
て、電極７と電極９を形成する。このとき電極７と電極
９を２００ｎｍ程度離して形成する。この状態を図３(
ａ) に示す。
【００２１】次に減圧ＣＶＤ法により２０ｎｍ程度の酸
化膜６をゲート酸化膜５及び電極７、電極９上に形成す
る。次に酸化膜６を通過して、Ｐウエル領域２中にひ素
を加速電圧６０ｋｅｖ、ドーズ量３Ｅ１４(1/cm2) でイ
オン注入して、活性化のために９５０℃で３０秒程度の
アニールを行うことによって、シート抵抗２５０（Ω／
□）程度のエクステンション構造の浅い拡散層１１及び
１３（基板表面から深さ８０ｎｍ程度）を形成する。従
来のＬＤＤ構造を有するＭＯＳ型トランジスタのＬＤＤ
領域は、不純物濃度が５Ｅ１８／ｃｍ３より低濃度であ
り、エクステンション構造に比較して低濃度領域に相当
する。この状態を図３( ｂ) に示す。次に減圧ＣＶＤ法
により１００ｎｍ程度の窒化シリコン膜１７を形成す
る。このとき電極７と電極９の間の距離は２００ｎｍ程
度であるため、電極７と電極９の間は完全に埋め込まれ
てしまう。この状態を図３( ｃ) に示す。
【００２２】次に酸化膜６をストッパにして、窒化シリ
コン１７を１００ｎｍだけ全面的に異方性エッチングを
行い、酸化膜６を露出させる。このとき電極７及び電極
９の側面に堆積した窒化シリコンは、全面異方性エッチ
ング後残り、最大膜厚１００ｎｍ程度の側壁膜１９が形
成される。また電極７と電極９の間には、側壁膜１９同
士が接続した状態の、窒化シリコン膜２１が形成されて
いる。次に側壁膜１９及び窒化シリコン膜２１をマスク
にして、Ｐウエル領域２にひ素を加速電圧６５ｋｅｖ、
ドーズ量５Ｅ１５(1/cm2) でイオン注入して活性化のた
めに１０５０℃で１０秒程度のアニールをおこない、深
い拡散層２３（基板表面から深さ１５０ｎｍ程度、シー
ト抵抗６０Ω/ □程度）を形成する。この状態を図４(
ａ) に示す。
【００２３】ここで、半導体集積回路の高速化のため
に、電極７及び９、拡散層２３表面の抵抗を下げるため
に、電極付近に低抵抗シリサイドをサリサイド工程によ
り形成する。ここでサリサイド工程について説明する。
まず、側壁膜１９及び窒化シリコン膜２１をマスクにし
て、酸化膜６をフッ酸溶液で除去し、電極７と電極９及
び拡散層２３を露出させる。次に露出させた全面上に、
３０ｎｍ程度のチタンをスパッタ法により堆積し、比較
的高抵抗シリサイドの形成を第一段階の７５０℃で３０
秒程度のアニールにより行う。このときチタンは露呈さ
れたシリコンとのみシリサイド反応し、その他の部分で
はチタンは未反応のままである。次に硫酸と過酸化水素
水の１：１混合溶液によって未反応チタンを選択的に除
去し、電極７と電極９及び拡散層２３上にのみチタンを
残す。次に第二段階の８５０℃で３０秒程度のアニール
によって比較的高抵抗シリサイドを低抵抗シリサイド２
５に変態させる。このとき拡散層１３上は窒化シリコン
膜２１で覆われているため、拡散層１３上にシリサイド
が形成されることはない。この状態を図４( ｂ) に示
す。
【００２４】更に、ゲート電極７及び９上に層間絶縁
膜、上層配線等を形成し半導体集積回路を完成させる。
第１の実施例によれば、拡散層１３中にシリサイドが存
在しないために、面積の狭いシリコン上のシリサイド形
成時の不安定性から生じる接合リークは発生しない。ま
たゲート電極７とゲート電極９の間隔が狭いため、半導
体集積回路の拡散容量が減少出来るため、高速動作の半
導体集積回路を提供することが出来る。
【００２５】第１の実施例では、窒化シリコン膜２１を
有するため拡散層１３へはイオン注入がされないが、シ
ート抵抗２５０（Ω／□）程度のエクステンション構造
の浅い拡散層（基板からの深さ８０ｎｍ程度）が形成さ
れて充分に抵抗が低いため、回路の素子動作等の特性の
劣化を防ぐことが出来る。またＰ型ＭＯＳトランジスタ
の場合は、シート抵抗２０００（Ω／□）程度のＰ型の
エクステンション構造を形成すれば良い。ここで第１の
実施例に示したチタン以外の高融点金属としてコバル
ト、ニッケル、プラチナ、パラジウム等を用いることが
出来る。更に第１の実施例はＮＡＮＤ回路に限定される
ことなく、ＭＯＳ型トランジスタから構成される他の基
本回路にも適用することが出来る。
【００２６】以下に本発明の第２実施例を示す。第２実
施例はゲート電極同士が３００ｎｍ程度以上離れたスタ
ック型ＭＯＳトランジスタに関する。製造工程を第１実
施例と同様に断面図にて図５( ａ) 〜( ｃ) 、図６(
ｄ) 〜( ｅ) に示す。
【００２７】まず、半導体基板１０１中にＰウエル領域
１０２（濃度４Ｅ１６cm-3）をイオン注入法により形成
する。次に選択酸化法により素子分離領域１０３を形成
し、Ｐウエル領域１０２上に熱酸化法により厚さ6 ｎｍ
のゲート酸化膜１０５を形成する。次に不純物を含んで
いない２００ｎｍ程度のポリシリコン層を、半導体基板
表面にＣＶＤ法により形成する。次にフォトエッチング
法により、ポリシリコン層をエッチングして、電極１０
７と電極１０９を形成する。このとき電極１０７と電極
１０９を３００ｎｍ程度離して形成する。この状態を図
５( ａ) に示す。
【００２８】次に減圧ＣＶＤ法により２０ｎｍ程度の酸
化膜１０６をゲート酸化膜１０５及び電極１０７、電極
１０９上に形成する。次に酸化膜１０６を通過して、Ｐ
ウエル領域１０２中にひ素を加速電圧60ｋｅｖ、ドーズ
量３Ｅ１４(1/cm2) でイオン注入して、活性化のために
９５０℃で３０秒程度のアニールを行うことによって、
シート抵抗２５０（Ω／□）程度のエクステンション構
造の浅い拡散層１１１及び１１３（基板表面から深さ８
０ｎｍ程度）を形成する。この状態を図５( ｂ) に示
す。
【００２９】次に減圧ＣＶＤ法により１００ｎｍ程度の
窒化シリコン膜２１７を全面に形成する。このとき電極
１０７と電極１０９の間の距離は３００ｎｍ程度である
ため、電極１０７と電極１０９の間は完全には埋め込ま
れない。次に電極１０７と電極１０９に挟まれた窒化シ
リコン膜１１７上に、フォトレジスト膜１１８を形成す
る。フォトレジスト膜１１８により電極１０７と電極１
０９は完全に埋め込まれる。この状態を図５( ｃ) に示
す。
【００３０】次にフォトレジスト膜１１８をマスクに、
酸化膜１０６をストッパにして、窒化シリコン１１７を
１００ｎｍだけ全面的に異方性エッチングを行う。この
とき電極１０７及び電極１０９の側面に堆積した窒化シ
リコンは、全面異方性エッチング後残り、最大膜厚１０
０ｎｍ程度の側壁膜１１９及び電極１０７と電極１０９
の間の窒化シリコン膜１２１が形成される。次にフォト
レジスト膜１１８を除去して、側壁膜１１９及び窒化シ
リコン膜１２１をマスクにして、Ｐウエル領域１０２に
ひ素を加速電圧65ｋｅｖ、ドーズ量５Ｅ１５(1/cm2) で
イオン注入して活性化のために１０５０℃で１０秒程度
のアニールを行い、深い拡散層２３（基板表面から深さ
１５０ｎｍ程度、シート抵抗６０Ω/ □程度）を形成す
る。この状態を図６( ａ) に示す。
【００３１】ここで、半導体装置の高速化のために、ゲ
ート電極１０７及び１０９、拡散層１２３表面の抵抗を
下げるために、電極付近に低抵抗シリサイドをサリサイ
ド工程により形成する必要が生じる。ここでサリサイド
工程について説明する。まず、窒化シリコン膜１１９及
び１２１をマスクにして、酸化膜１０６をフッ酸溶液で
除去し、電極１０７と電極１０９及び拡散層１２３を露
出させる。次に露出させた全面に、３０ｎｍ程度のチタ
ンをスパッタ法により堆積し、比較的高抵抗シリサイド
の形成を第一段階の７５０℃で３０秒程度のアニールに
より行う。このときチタンは露出されたシリコンとのみ
シリサイド反応し、その他の部分ではチタンは未反応の
ままである。次に硫酸と過酸化水素水の１：１混合溶液
によって未反応チタンを選択的に除去し、電極１０７と
電極１０９及び拡散層１２３上にチタンを残す。次に第
二段階の８５０℃で３０秒程度のアニールによって比較
的高抵抗シリサイドを低抵抗シリサイド１２５に変態さ
せる。このとき拡散層１１３上は窒化シリコン膜１２１
で覆われているため、拡散層１１３上にシリサイドが形
成されることはない。この状態を図６（ｂ）に示す。
【００３２】更に、ゲート電極１０７及び１０９上に層
間絶縁膜、上層配線等を形成し半導体装置を完成させ
る。第２の実施例によれば、拡散層１１３中にシリサイ
ドが存在しないために、面積の狭いシリコン上のシリサ
イド形成時の不安定性から生じる接合リークは発生しな
い。
【００３３】第２の実施例では、窒化シリコン膜２１の
ために拡散層１３へはイオン注入がされないが、シート
抵抗２５０（Ω／□）程度のエクステンション構造の浅
い拡散層（基板からの深さ８０ｎｍ程度）が形成されて
充分に抵抗が低いため、回路の素子動作等の特性の劣化
を防ぐことが出来る。またＰ型ＭＯＳトランジスタの場
合は、シート抵抗２０００（Ω／□）程度のＰ型のエク
ステンション構造を形成すれば良い。ここで上記チタン
以外の高融点金属としてコバルト、ニッケル、プラチ
ナ、パラジウム等を用いることが出来る。更に第２の実
施例はＮＡＮＤ回路に限定されることなく、ＭＯＳ型ト
ランジスタから構成される他の基本回路にも適用するこ
とが出来る。
【００３４】
【発明の効果】本発明は以上の構成により、半導体基板
上の第１の電極と第２の電極に挟まれた領域が、第１の
電極層の側壁層と第２の電極の側壁層で覆われているた
め、シリサイド形成時の異常成長を防ぐことが出来る。
【００３５】また、第１の電極と第２の電極に挟まれた
領域の拡散層は、エクステンション構造の浅い拡散層が
形成されていて充分に抵抗が低いため、回路の素子動作
等の特性の劣化を防ぐことが出来る。以上の構成によ
り、高速に動作する半導体集積回路を提供することが出
来る。
【図面の簡単な説明】
【図１】本願発明に示す半導体集積回路の平面図であ
る。
【図２】本願発明に示す半導体集積回路の一部の領域の
平面図である。
【図３】本願発明に示す第１の半導体装置の製造方法を
示す断面図である。
【図４】本願発明に示す第１の半導体装置の製造方法を
示す断面図である。
【図５】本願発明に示す第２の半導体装置の製造方法を
示す断面図である。
【図６】本願発明に示す第２の半導体装置の製造方法を
示す断面図である。
【図７】従来の半導体集積回路の平面図である。
【図８】従来の半導体集積回路の一部の領域の平面図で
ある。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
【図１０】シリサイドが異常成長した場合の半導体集積
回路の断面図である。
【符号の説明】
１ １０１ 半導体基板 ２ ２３ ２４ １０２ ウエル拡散層 ３ １０３ 素子分離領域 ５ １０５ ゲート酸化膜 ６ １０６ 酸化膜 ７ ９ １０７ １０９ ゲート電極 １１ １３ １１１ １１３ 拡散層 １７ １１７ 窒化シリコン膜 １９ １１９ 側壁膜 ２１ １２１ 窒化シリコン膜 ２３ １２３ 拡散層 ２５ １２５ シリサイド膜 ２６ 配線 ２７ ３３ 電極 １１８ フォトレジスト膜

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された第１及び第２の
    電極層と、 前記半導体基板上に形成され、前記第１及び第２の電極
    層に挟まれた領域に形成されたマスク層と、 このマスク層をマスクにして形成された、前記第１及び
    第２の電極層上に形成された高融点金属シリサイド層と
    を有することを特徴とする半導体集積回路。
  2. 【請求項２】前記第１及び第２の電極層の距離は、２０
    ０ｎｍ程度以下であることを特徴とする請求項１記載の
    半導体集積回路。
  3. 【請求項３】前記第１及び第２の電極層は 平行に形成
    されたゲート電極層であることを特徴とする請求項１記
    載の半導体集積回路。
  4. 【請求項４】前記マスク層は、前記第１及び第２の電極
    層の側壁に形成された側壁層であることを特徴とする請
    求項１記載の半導体集積回路。
  5. 【請求項５】前記半導体基板は前記マスク層下の領域に
    不純物層を有し、この不純物層の濃度は、不純物がＮ型
    であるときは実質上シート抵抗が３００Ω程度以下であ
    ることを特徴とする請求項１記載の半導体集積回路。
  6. 【請求項６】前記マスク層は、前記半導体基板上の前記
    第１及び前記第２の電極層に挟まれた領域を覆っている
    ことを特徴とする請求項１記載の半導体集積回路。
  7. 【請求項７】前記第１及び第２の電極層は平行に形成さ
    れたゲート電極層であり、前記第１及び第２の電極層の
    距離は、前記第１及び第２の電極層のゲート長以下であ
    ることを特徴とする請求項１記載の半導体集積回路。
  8. 【請求項８】前記半導体集積回路は、Ｐ型ＭＯＳトラン
    ジスタとＮ型ＭＯＳトランジスタから構成される基本回
    路であることを特徴とする請求項１記載の半導体集積回
    路。
  9. 【請求項９】半導体基板上に形成された第１及び第２の
    電極層と、 この第１及び第２の電極層の側壁に形成された側壁層
    と、 前記第１及び第２の電極層上に形成された高融点金属シ
    リサイド層とを有し、 前記第１及び第２の側壁層同士が接続していることを特
    徴とする半導体装置。
  10. 【請求項１０】前記第１及び第２の電極層は、実質的に
    ２００ｎｍ以下程度離れて平行に形成されたゲート電極
    層であることを特徴とする請求項９記載の半導体装置。
  11. 【請求項１１】前記第１及び第２の電極層は平行に形成
    されたゲート電極層であり、前記第１及び第２の電極層
    の距離は、前記第１及び第２の電極層のゲート長以下で
    あることを特徴とする請求項９記載の半導体集積回路。
  12. 【請求項１２】前記半導体基板は前記側壁層下の領域に
    不純物層を有し、この不純物層の濃度は、不純物がＮ型
    の場合は実質上シート抵抗が３００Ω程度以下であるこ
    とを特徴とする請求項９記載の半導体装置。
  13. 【請求項１３】前記高融点シリサイド層は、前記側壁層
    をマスクにして形成されたことを特徴とする請求項９記
    載の半導体装置。
  14. 【請求項１４】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項９記載の半導体集積
    回路。
  15. 【請求項１５】半導体基板中に形成された不純物層と、 前記半導体基板上に形成された第１及び第２の電極層
    と、 この第１及び第２の電極層上、前記不純物層中に形成さ
    れた高融点金属シリサイド層と、 前記第１及び第２の電極層の側壁に形成された側壁層と
    を有し、 前記第１の電極層の側壁層と前記第２の電極層の側壁層
    は接続していることを特徴とする半導体集積回路。
  16. 【請求項１６】前記高融点シリサイド層は、前記第１及
    び第２の側壁層をマスクにして形成されたことを特徴と
    する請求項１５記載の半導体集積回路。
  17. 【請求項１７】前記半導体基板は前記第１及び第２の電
    極の間の領域下に不純物層を有し、この不純物層の濃度
    は、不純物がＮ型の場合は実質上シート抵抗が３００Ω
    程度以下であることを特徴とする請求項１５記載の半導
    体集積回路。
  18. 【請求項１８】前記第１及び第２の電極層は、実質的に
    ２００ｎｍ程度離れて平行に形成されたゲート電極層で
    あることを特徴とする請求項１５記載の半導体集積回
    路。
  19. 【請求項１９】前記第１及び第２の電極層は平行に形成
    されたゲート電極層であり、前記第１及び第２の電極層
    の距離は前記第１及び第２の電極層のゲート長以下であ
    ることを特徴とする請求項１５記載の半導体集積回路。
  20. 【請求項２０】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項１５記載の半導体集
    積回路。
  21. 【請求項２１】半導体基板中に形成された不純物層と、 前記半導体基板上に形成された第１及び第２の電極層
    と、 前記第１及び第２の電極層上、前記不純物層中に形成さ
    れた高融点金属シリサイド層と、 この第１及び第２の電極層の側壁に形成された側壁層と
    を有し、 前記第１電極層と前記第２の電極層の距離は、前記第１
    の電極層の前記第２の電極層と反対側の側壁層の最大膜
    厚の実質的に２倍以下程度であることを特徴とする半導
    体集積回路。
  22. 【請求項２２】前記高融点金属シリサイド層は、前記第
    １及び第２の側壁層をマスクにして形成されたことを特
    徴とする請求項２１記載の半導体集積回路。
  23. 【請求項２３】前記半導体基板は前記第１及び第２の電
    極の間の領域下に不純物層を有し、この不純物層の濃度
    は実質上シード抵抗が３００Ω程度以下であることを特
    徴とする請求項２１記載の半導体集積回路。
  24. 【請求項２４】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される半導
    体集積回路であることを特徴とする請求項２１記載の半
    導体集積回路。
  25. 【請求項２５】半導体基板中に形成された不純物層と、 半導体基板上に形成された第１及び第２の電極層と、 前記第１及び第２の電極層上、前記不純物層中に形成さ
    れた高融点金属シリサイド層と、 この第１及び第２の電極層の側壁に形成された側壁層と
    を有し、 前記第１の電極層と前記第２の電極層の距離は、実質的
    に２００ｎｍ以下の距離であることを特徴とする半導体
    装置。
  26. 【請求項２６】前記高融点金属層は、前記第１及び第２
    の側壁層をマスクにして形成されたことを特徴とする請
    求項２５記載の半導体集積回路。
  27. 【請求項２７】前記半導体基板中は前記第１及び第２の
    電極の間の領域下に不純物層を有し、この不純物層の濃
    度は不純物がＮ型の場合は実質上比抵抗が３００Ω程度
    以下であることを特徴とする請求項２５記載の半導体集
    積回路。
  28. 【請求項２８】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項２５記載の半導体集
    積回路。
  29. 【請求項２９】半導体基板中に形成された不純物層と、 半導体基板上に形成された、平行な第１及び第２の電極
    層と、 この第１及び第２の電極層上、前記不純物層中に形成さ
    れた高融点金属シリサイド層と、 前記第１及び第２の電極層の側壁に形成された側壁層と
    を有し、 前記半導体基板上の前記第１及び第２の電極層に挟まれ
    た領域は、前記側壁層で覆われていることを特徴とする
    半導体集積回路。
  30. 【請求項３０】前記高融点金属シリサイド層は、前記第
    １及び第２の側壁層をマスクにして形成されたことを特
    徴とする請求項２９記載の半導体集積回路。
  31. 【請求項３１】前記半導体基板は、前記第１及び第２の
    電極の間の領域下に不純物層を有し、この不純物層の濃
    度は不純物がＮ型の場合は実質上シート抵抗が３００Ω
    程度以下であることを特徴とする請求項２９記載の半導
    体集積回路。
  32. 【請求項３２】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項２９記載の半導体集
    積回路。
  33. 【請求項３３】半導体基板上に第１及び第２の電極層を
    平行に形成する工程と、 前記半導体基板及び前記第１
    及び第２の電極層上に、絶縁層を形成する工程と、 こ
    の絶縁層をエッチングにより除去し、前記第１及び第２
    の電極層の側壁に側壁層を形成しながら前記半導体基板
    及び前記第１及び第２の電極層を露出し、且つ前記第１
    及び第２の電極層の側壁層同士を接続する工程と、 前記側壁層をマスクにして、前記第１及び第２の電極層
    上と、前記半導体基板中に高融点金属シリサイド層を形
    成することを特徴とする半導体集積回路の製造方法。
  34. 【請求項３４】前記半導体基板上の、前記第１及び第２
    の電極層間の領域を、前記第１及び第２の側壁層で覆っ
    てしまうことを特徴とする請求項３３記載の半導体集積
    回路の製造方法。
  35. 【請求項３５】前記第１及び第２の電極層の距離を、実
    質的に２００ｎｍ程度以下に形成することを特徴とする
    請求項３３記載の半導体集積回路の製造方法。
  36. 【請求項３６】前記第１及び第２の電極層はゲート電極
    層であり、前記第１及び第２の電極層の間隔は、前記ゲ
    ート電極層のゲート長より小さいことを特徴とする請求
    項３３記載の半導体集積回路の製造方法。
  37. 【請求項３７】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項３３記載の半導体集
    積回路の製造方法。
  38. 【請求項３８】半導体基板上に第１及び第２の電極層を
    形成する工程と、 前記半導体基板及び前記第１及び第２の電極層上に絶縁
    層を形成する工程と、 前記絶縁層上の、前記第１及び第２の電極層の間の領域
    にマスク層を形成する工程と、 このマスク層をマスク
    にしてエッチングして、前記第１及び第２の電極層と前
    記半導体基板を露出して、前記第１及び第２の電極層の
    側壁に側壁層を形成する工程と、 前記マスク層を除去する工程と、 前記側壁層をマスクにして、前記第１及び第２の電極層
    上、前記半導体基板中に高融点金属シリサイド層を形成
    する工程とを有することを特徴とする半導体集積回路の
    製造方法。
  39. 【請求項３９】前記第１及び第２の電極層は、実質的に
    ３００ｎｍ程度以上離れていることを特徴とする請求項
    ３８記載の半導体集積回路の製造方法。
  40. 【請求項４０】前記第１及び第２の側壁層同士を接続す
    ることを特徴とする請求項３８記載の半導体集積回路の
    製造方法。
  41. 【請求項４１】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項３８記載の半導体集
    積回路の製造方法。
  42. 【請求項４２】半導体基板上に導電層を形成する工程
    と、 この導電層をエッチングして、第１及び第２の電極層を
    実質的に２００ｎｍ程度離して平行に形成する工程と、 この第１及び第２の電極層をマスクにして、前記半導体
    基板中の前記第１及び第２の電極層に挟まれた領域下に
    イオン注入して、実質的に３００Ωｍ以下程度の高濃度
    不純物層を形成する工程と、 前記半導体基板及び前記第１及び第２の電極層上に、絶
    縁層を形成し、エッチングにより前記第１及び第２の電
    極層の側壁に側壁層を形成し、前記第１及び第２の電極
    層に挟まれた領域を覆う工程と、 前記側壁層をマスクにして、前記第１及び第２の電極層
    上と、前記半導体基板中に高融点金属シリサイド層を形
    成することを特徴とする半導体装置の製造方法。
  43. 【請求項４３】前記第１及び第２の側壁層同士を接続す
    ることを特徴とする請求項４２記載の半導体装置の製造
    方法。
  44. 【請求項４４】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項４２記載の半導体集
    積回路の製造方法。
  45. 【請求項４５】半導体基板上に導電層を形成する工程
    と、 この導電層をエッチングして、第１及び第２の電極層を
    実質上この電極層の幅程度以下に離して平行に形成する
    工程と、 この第１及び第２の電極層をマスクにして、前記半導体
    基板中の前記第１及び第２の電極層に挟まれた領域下に
    イオン注入して、実質的に３００Ωｍ以下程度の高濃度
    不純物層を形成する工程と、 前記半導体基板及び前記第１及び第２の電極層上に、絶
    縁層を形成し、エッチングにより前記第１及び第２の電
    極層の側壁に側壁層を形成し、前記第１及び第２の電極
    層に挟まれた領域を覆う工程と、 前記側壁層をマスクにして、前記第１及び第２の電極層
    上と、前記半導体基板中に高融点金属シリサイド層を形
    成することを特徴とする半導体集積回路の製造方法。
  46. 【請求項４６】前記第１及び第２の側壁層同士を接続す
    ることを特徴とする請求項４５記載の半導体集積回路の
    製造方法。
  47. 【請求項４７】前記第１及び第２の電極層は、ＭＯＳ型
    トランジスタのゲート電極層であり、前記第１及び第２
    の電極層の幅は前記ゲート電極層のゲート長であること
    を特徴とする請求項４５記載の半導体集積回路の製造方
    法。
  48. 【請求項４８】前記半導体集積回路は、Ｐ型ＭＯＳトラ
    ンジスタとＮ型ＭＯＳトランジスタから構成される基本
    回路であることを特徴とする請求項４５記載の半導体集
    積回路の製造方法。
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