JP2001110912A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ゲート電極配線材料の一部とソース・ドレイン
の一部を低抵抗で接続することを目的とする。 【構成】第１導電型半導体基板表面にゲート絶縁膜、ゲ
ート電極配線材料、ソース・ドレイン、サイドウォール
を順次形成した後、第１のトランジスタのソース・ドレ
イン領域上に形成された第２のトランジスタのゲート電
極配線材料の側壁に形成されたサイドウォールをレジス
トパターンをマスクとして除去した後、サリサイドを形
成することにより、サイドウォールを除去した部分では
ゲート電極配線材料の一部とソース・ドレインの一部を
低抵抗で接続することが可能となる。 【効果】ゲート電極配線材料の一部とソース・ドレイン
の一部を高融点金属で接続することにより低抵抗で接続
することができる。
の一部を低抵抗で接続することを目的とする。 【構成】第１導電型半導体基板表面にゲート絶縁膜、ゲ
ート電極配線材料、ソース・ドレイン、サイドウォール
を順次形成した後、第１のトランジスタのソース・ドレ
イン領域上に形成された第２のトランジスタのゲート電
極配線材料の側壁に形成されたサイドウォールをレジス
トパターンをマスクとして除去した後、サリサイドを形
成することにより、サイドウォールを除去した部分では
ゲート電極配線材料の一部とソース・ドレインの一部を
低抵抗で接続することが可能となる。 【効果】ゲート電極配線材料の一部とソース・ドレイン
の一部を高融点金属で接続することにより低抵抗で接続
することができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置、特
にゲート電極上とソース・ドレイン領域上の一部に選択
的に高融点金属ケイ化物が形成された（以下、サリサイ
ド構造という）ＭＯＳ型半導体装置の製造方法に関す
る。
にゲート電極上とソース・ドレイン領域上の一部に選択
的に高融点金属ケイ化物が形成された（以下、サリサイ
ド構造という）ＭＯＳ型半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置、特にスタティックＲ
ＡＭなどの半導体記憶装置においてはメモリーセルの面
積を縮小するために図３（ａ）に示すような構造が用い
られてきた。すなわちシリコンを主成分とするＰ型半導
体基板３０１上に形成された第１のトランジスタは素子
分離用酸化膜３０２により隣接する第２のトランジスタ
と分離される。第１のトランジスタに於て３０３はゲー
ト酸化膜、３０４（ａ）はゲート電極配線材料、３０５
は低濃度のＮ型不純物拡散層、３０６は前記ゲート電極
配線材料の側壁に形成された絶縁膜（以下、サイドウォ
ールという）、３０８は高濃度のＮ型不純物拡散層すな
わちソース・ドレイン、３１１は高融点金属ケイ化物で
ある。隣接する第２のトランジスタのゲート電極配線材
料３０４（ｂ）はゲート酸化膜３０３を介さずに半導体
基板３０１に接触しＮ形不純物拡散層３１２及び低濃度
のＮ型不純物拡散層３０５を介して第１のトランジスタ
のソース・ドレイン３０８に接続されている。前記Ｎ型
不純物拡散層３１２は通常第２のゲート電極配線材料３
０４（ｂ）からわきだしてきたＮ型不純物により形成さ
れる。
ＡＭなどの半導体記憶装置においてはメモリーセルの面
積を縮小するために図３（ａ）に示すような構造が用い
られてきた。すなわちシリコンを主成分とするＰ型半導
体基板３０１上に形成された第１のトランジスタは素子
分離用酸化膜３０２により隣接する第２のトランジスタ
と分離される。第１のトランジスタに於て３０３はゲー
ト酸化膜、３０４（ａ）はゲート電極配線材料、３０５
は低濃度のＮ型不純物拡散層、３０６は前記ゲート電極
配線材料の側壁に形成された絶縁膜（以下、サイドウォ
ールという）、３０８は高濃度のＮ型不純物拡散層すな
わちソース・ドレイン、３１１は高融点金属ケイ化物で
ある。隣接する第２のトランジスタのゲート電極配線材
料３０４（ｂ）はゲート酸化膜３０３を介さずに半導体
基板３０１に接触しＮ形不純物拡散層３１２及び低濃度
のＮ型不純物拡散層３０５を介して第１のトランジスタ
のソース・ドレイン３０８に接続されている。前記Ｎ型
不純物拡散層３１２は通常第２のゲート電極配線材料３
０４（ｂ）からわきだしてきたＮ型不純物により形成さ
れる。
【０００３】
【発明が解決しようとする課題】しかしながら前述の従
来技術では第２のトランジスタのゲート電極配線材料は
不純物拡散層を介して第１のトランジスタのソース・ド
レイン領域に接続されている。この様な場合、第２のト
ランジスタのゲート電極配線材料と不純物拡散層の接触
抵抗が大きく、このことがトランジスタの電流駆動能力
を低下させるという問題点があった。さらに前述の従来
技術ではゲート酸化膜３０３を部分的にエッチングして
から全面にゲート電極配線材料である多結晶シリコンを
堆積しフォトエッチする事によりゲート電極配線材料を
形成している。ゲート電極配線材料のエッチングを行う
際、通常はゲート電極配線材料のエッチングが終了する
とエッチングレートの遅いゲート酸化膜や素子分離酸化
膜が露出しオーバーエッチを行うのであるが、ゲート酸
化膜の無い部分ではエッチングレートのはやいシリコン
を主成分とする半導体基板が露出するためオーバーエッ
チングを行う際に図３（ｂ）に示すように半導体基板が
削られて溝を形成してしまう。これにより前記第２のト
ランジスタのゲート電極配線材料と前記第１のトランジ
スタのソース・ドレインを接続する不純物拡散層の抵抗
が大きくなり電流駆動能力を低下させたり、時には接続
出来なかったりするという問題点を有していた。また、
この溝により後工程に於ける半導体配線材料のショート
や断線を引き起こすという問題点を有していた。
来技術では第２のトランジスタのゲート電極配線材料は
不純物拡散層を介して第１のトランジスタのソース・ド
レイン領域に接続されている。この様な場合、第２のト
ランジスタのゲート電極配線材料と不純物拡散層の接触
抵抗が大きく、このことがトランジスタの電流駆動能力
を低下させるという問題点があった。さらに前述の従来
技術ではゲート酸化膜３０３を部分的にエッチングして
から全面にゲート電極配線材料である多結晶シリコンを
堆積しフォトエッチする事によりゲート電極配線材料を
形成している。ゲート電極配線材料のエッチングを行う
際、通常はゲート電極配線材料のエッチングが終了する
とエッチングレートの遅いゲート酸化膜や素子分離酸化
膜が露出しオーバーエッチを行うのであるが、ゲート酸
化膜の無い部分ではエッチングレートのはやいシリコン
を主成分とする半導体基板が露出するためオーバーエッ
チングを行う際に図３（ｂ）に示すように半導体基板が
削られて溝を形成してしまう。これにより前記第２のト
ランジスタのゲート電極配線材料と前記第１のトランジ
スタのソース・ドレインを接続する不純物拡散層の抵抗
が大きくなり電流駆動能力を低下させたり、時には接続
出来なかったりするという問題点を有していた。また、
この溝により後工程に於ける半導体配線材料のショート
や断線を引き起こすという問題点を有していた。
【０００４】本発明はそのような問題点を解決するもの
で、その目的は隣接する第２のトランジスタのゲート電
極配線材料と第１のトランジスタのソース・ドレインの
接続に関与する抵抗を極力少なくした優れた電流駆動能
力を持つ半導体装置の構造を提供すると同時に、後工程
に於て半導体配線材料のショートや断線の原因となる段
差を少なくする事の出来る優れた半導体装置の構成と製
造方法を提供することにある。
で、その目的は隣接する第２のトランジスタのゲート電
極配線材料と第１のトランジスタのソース・ドレインの
接続に関与する抵抗を極力少なくした優れた電流駆動能
力を持つ半導体装置の構造を提供すると同時に、後工程
に於て半導体配線材料のショートや断線の原因となる段
差を少なくする事の出来る優れた半導体装置の構成と製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型半導体基板表面で互いに離間して形成された
第２導電型不純物拡散層と、前記半導体基板上に絶縁膜
を介して形成された半導体配線材料と、前記半導体配線
材料の側壁の一部に選択的に形成された絶縁膜と、前記
第２導電型不純物拡散層上の一部及びその近傍と前記半
導体配線材料上の一部及びその近傍に選択的に形成され
た高融点金属ケイ化物とを有し、前記第２導電型不純物
拡散層の一部と前記半導体配線材料の一部が選択的に形
成された前記高融点金属ケイ化物により電気的に接続さ
れていることを特徴とする。
第１導電型半導体基板表面で互いに離間して形成された
第２導電型不純物拡散層と、前記半導体基板上に絶縁膜
を介して形成された半導体配線材料と、前記半導体配線
材料の側壁の一部に選択的に形成された絶縁膜と、前記
第２導電型不純物拡散層上の一部及びその近傍と前記半
導体配線材料上の一部及びその近傍に選択的に形成され
た高融点金属ケイ化物とを有し、前記第２導電型不純物
拡散層の一部と前記半導体配線材料の一部が選択的に形
成された前記高融点金属ケイ化物により電気的に接続さ
れていることを特徴とする。
【０００６】また、本発明の第２の発明を構成する上記
半導体装置の製造方法は、第１導電型半導体基板表面に
素子分離用絶縁膜、ゲート絶縁膜、半導体配線材料、第
２導電型不純物拡散層、前記半導体配線材料の側壁に形
成された絶縁膜を順次形成した後、レジストパターンを
マスクとして前記半導体配線材料の側壁に形成された絶
縁膜の一部を除去する工程、全面に高融点金属を堆積す
る工程、第１の熱処理を行い、前記半導体配線材料上及
びその近傍と前記第２導電型不純物拡散層上及びその近
傍の高融点金属を反応させて高融点金属ケイ化物を形成
する工程、未反応の前記高融点金属を除去する工程、と
を含むことを特徴とする。
半導体装置の製造方法は、第１導電型半導体基板表面に
素子分離用絶縁膜、ゲート絶縁膜、半導体配線材料、第
２導電型不純物拡散層、前記半導体配線材料の側壁に形
成された絶縁膜を順次形成した後、レジストパターンを
マスクとして前記半導体配線材料の側壁に形成された絶
縁膜の一部を除去する工程、全面に高融点金属を堆積す
る工程、第１の熱処理を行い、前記半導体配線材料上及
びその近傍と前記第２導電型不純物拡散層上及びその近
傍の高融点金属を反応させて高融点金属ケイ化物を形成
する工程、未反応の前記高融点金属を除去する工程、と
を含むことを特徴とする。
【０００７】
【実施例】図１は本発明の半導体装置の断面図である。
Ｐ型の不純物を含む半導体基板１０１上に形成された第
１のトランジスタは素子分離用酸化膜１０２により隣接
する第２のトランジスタと分離される。第１のトランジ
スタに於て１０３は酸化膜や窒化膜等の絶縁膜で形成さ
れたゲート絶縁膜、１０４（ａ）はゲート電極配線材
料、１０５は低濃度のＮ型不純物拡散層、１０６（ａ）
は酸化シリコン膜や窒化シリコン膜等の絶縁膜で形成さ
れたサイドウォール、１０８は高濃度のＮ型不純物拡散
層すなわちソース・ドレイン、１１１は高融点金属ケイ
化物である。図１に於て前記第２のトランジスタのゲー
ト電極配線材料１０４の側壁には絶縁膜で形成されたサ
イドウォールが存在しないため、前記第２のトランジス
タのゲート電極配線材料１０４（ｂ）と前記第１のトラ
ンジスタのソース・ドレイン１０８は、前記第２のトラ
ンジスタのゲート電極配線材料１０４（ｂ）と前記第１
のトランジスタのソース・ドレイン１０８上及びその近
傍に選択的に形成された高融点金属ケイ化物１１１によ
り接続されている。
Ｐ型の不純物を含む半導体基板１０１上に形成された第
１のトランジスタは素子分離用酸化膜１０２により隣接
する第２のトランジスタと分離される。第１のトランジ
スタに於て１０３は酸化膜や窒化膜等の絶縁膜で形成さ
れたゲート絶縁膜、１０４（ａ）はゲート電極配線材
料、１０５は低濃度のＮ型不純物拡散層、１０６（ａ）
は酸化シリコン膜や窒化シリコン膜等の絶縁膜で形成さ
れたサイドウォール、１０８は高濃度のＮ型不純物拡散
層すなわちソース・ドレイン、１１１は高融点金属ケイ
化物である。図１に於て前記第２のトランジスタのゲー
ト電極配線材料１０４の側壁には絶縁膜で形成されたサ
イドウォールが存在しないため、前記第２のトランジス
タのゲート電極配線材料１０４（ｂ）と前記第１のトラ
ンジスタのソース・ドレイン１０８は、前記第２のトラ
ンジスタのゲート電極配線材料１０４（ｂ）と前記第１
のトランジスタのソース・ドレイン１０８上及びその近
傍に選択的に形成された高融点金属ケイ化物１１１によ
り接続されている。
【０００８】次に、図１の実施例に示した半導体装置の
製造方法を図２（ａ）〜図２（ｃ）により詳細に説明す
る。
製造方法を図２（ａ）〜図２（ｃ）により詳細に説明す
る。
【０００９】まずＰ型不純物を含む半導体基板２０１上
にＬＯＣＯＳ法により素子分離用酸化膜２０２を形成し
たのち８５０℃のウェット酸化を行うことによりゲート
酸化膜２０３を約２０ｎｍの厚さに形成する。ついでこ
の上に多結晶シリコンを堆積して不純物拡散を行った後
レジストパターンを用いて前記多結晶シリコンをドライ
エッチングする事によりＮ型の不純物を含むゲート電極
配線材料２０４（ａ）及び２０４（ｂ）を形成する。こ
の時ゲート電極配線材料の下部にはゲート酸化膜２０３
または素子分離酸化膜２０２が常に形成されているため
エッチングの最中に半導体基板を削って溝を形成するこ
とは無い。次にリン等のＮ型不純物をイオン注入して低
濃度のＮ型不純物拡散層２０５を形成するための準備を
行った後、酸化シリコン膜あるいは窒化シリコン膜等の
絶縁膜をＣＶＤ法により堆積したのちドライエッチング
により異方性エッチングを行うことにより前記ゲート電
極配線材料２０４（ａ）及び２０４（ｂ）の側壁にサイ
ドウォール２０６（ａ）及び２０６（ｂ）を形成する。
次にＣＶＤ法により酸化シリコン膜をウェハー全面に約
２０ｎｍ形成することにより半導体基板の表面を保護し
た後、ヒ素等のＮ型不純物をイオン注入しアニールを行
うことにより高濃度のＮ型不純物拡散層２０８を形成す
るのと同時に、予め不純物をイオン注入しておいた低濃
度のＮ型不純物拡散層２０５を形成する。（以上図２
（ａ）） 次にレジストパターン２０９を用いて前記第１のトラン
ジスタのソース・ドレイン領域に形成された前記第２の
トランジスタのゲート電極配線材料２０４（ｂ）の側壁
に形成されたサイドウォール２０６（ｂ）を弗酸等のエ
ッチング液を用いて除去する。（以上図２（ｂ）） 次にレジストパターンを除去し、半導体基板２０１の表
面を保護するために形成した酸化シリコン膜２０７を除
去した後、チタン、タングステン、モリブデン、コバル
ト等の高融点金属をスパッタ法によりウェハー全面に２
０ｎｍ〜１００ｎｍ形成する。次にランプアニール法に
より６５０℃〜７６０℃で短時間の熱処理を行うことに
より前記ゲート電極配線材料２０４（ａ）及び２０４
（ｂ）の表面あるいはソース・ドレイン領域２０８等の
半導体基板が表面に露出している部分と、前記高融点金
属が直接接触している部分及びその近傍において前記高
融点金属は高融点金属ケイ化物２１１を形成する。この
時、第１のトランジスタのサイドウォール２０６（ａ）
上あるいは素子分離用酸化膜上の高融点金属は未反応の
ままであり高融点金属ケイ化物を形成しない。一方、前
記第２のトランジスタのゲート電極配線材料２０４
（ｂ）と前記第１のトランジスタのソース・ドレイン２
０８はゲート酸化膜２０３を介して形成されているがゲ
ート酸化膜が十分に薄いため、ゲート酸化膜上に形成さ
れた前記高融点金属は高融点金属ケイ化物２１１を形成
する。（以上図２（ｃ）） 次に水と過酸化水素とアンモニアの混合溶液等の選択エ
ッチング溶液を用いて未反応の高融点金属を除去し、第
２の熱処理をランプアニール法により８００℃〜９００
℃で短時間行う。
にＬＯＣＯＳ法により素子分離用酸化膜２０２を形成し
たのち８５０℃のウェット酸化を行うことによりゲート
酸化膜２０３を約２０ｎｍの厚さに形成する。ついでこ
の上に多結晶シリコンを堆積して不純物拡散を行った後
レジストパターンを用いて前記多結晶シリコンをドライ
エッチングする事によりＮ型の不純物を含むゲート電極
配線材料２０４（ａ）及び２０４（ｂ）を形成する。こ
の時ゲート電極配線材料の下部にはゲート酸化膜２０３
または素子分離酸化膜２０２が常に形成されているため
エッチングの最中に半導体基板を削って溝を形成するこ
とは無い。次にリン等のＮ型不純物をイオン注入して低
濃度のＮ型不純物拡散層２０５を形成するための準備を
行った後、酸化シリコン膜あるいは窒化シリコン膜等の
絶縁膜をＣＶＤ法により堆積したのちドライエッチング
により異方性エッチングを行うことにより前記ゲート電
極配線材料２０４（ａ）及び２０４（ｂ）の側壁にサイ
ドウォール２０６（ａ）及び２０６（ｂ）を形成する。
次にＣＶＤ法により酸化シリコン膜をウェハー全面に約
２０ｎｍ形成することにより半導体基板の表面を保護し
た後、ヒ素等のＮ型不純物をイオン注入しアニールを行
うことにより高濃度のＮ型不純物拡散層２０８を形成す
るのと同時に、予め不純物をイオン注入しておいた低濃
度のＮ型不純物拡散層２０５を形成する。（以上図２
（ａ）） 次にレジストパターン２０９を用いて前記第１のトラン
ジスタのソース・ドレイン領域に形成された前記第２の
トランジスタのゲート電極配線材料２０４（ｂ）の側壁
に形成されたサイドウォール２０６（ｂ）を弗酸等のエ
ッチング液を用いて除去する。（以上図２（ｂ）） 次にレジストパターンを除去し、半導体基板２０１の表
面を保護するために形成した酸化シリコン膜２０７を除
去した後、チタン、タングステン、モリブデン、コバル
ト等の高融点金属をスパッタ法によりウェハー全面に２
０ｎｍ〜１００ｎｍ形成する。次にランプアニール法に
より６５０℃〜７６０℃で短時間の熱処理を行うことに
より前記ゲート電極配線材料２０４（ａ）及び２０４
（ｂ）の表面あるいはソース・ドレイン領域２０８等の
半導体基板が表面に露出している部分と、前記高融点金
属が直接接触している部分及びその近傍において前記高
融点金属は高融点金属ケイ化物２１１を形成する。この
時、第１のトランジスタのサイドウォール２０６（ａ）
上あるいは素子分離用酸化膜上の高融点金属は未反応の
ままであり高融点金属ケイ化物を形成しない。一方、前
記第２のトランジスタのゲート電極配線材料２０４
（ｂ）と前記第１のトランジスタのソース・ドレイン２
０８はゲート酸化膜２０３を介して形成されているがゲ
ート酸化膜が十分に薄いため、ゲート酸化膜上に形成さ
れた前記高融点金属は高融点金属ケイ化物２１１を形成
する。（以上図２（ｃ）） 次に水と過酸化水素とアンモニアの混合溶液等の選択エ
ッチング溶液を用いて未反応の高融点金属を除去し、第
２の熱処理をランプアニール法により８００℃〜９００
℃で短時間行う。
【００１０】これにより前記第２のトランジスタのゲー
ト電極配線材料２０４（ｂ）と前記第１のトランジスタ
のソース・ドレイン２０８は、各々の表面に選択的に形
成された高融点金属ケイ化物により接続される。また、
前記第１のトランジスタに於いては前記ゲート電極配線
材料２０４（ａ）上とソース・ドレイン２０８上の高融
点金属ケイ化物はサイドウォール２０６（ａ）により分
離される。
ト電極配線材料２０４（ｂ）と前記第１のトランジスタ
のソース・ドレイン２０８は、各々の表面に選択的に形
成された高融点金属ケイ化物により接続される。また、
前記第１のトランジスタに於いては前記ゲート電極配線
材料２０４（ａ）上とソース・ドレイン２０８上の高融
点金属ケイ化物はサイドウォール２０６（ａ）により分
離される。
【００１１】尚、本発明は上述の実施例に限定されるも
のではなく、その骨子を逸脱しない範囲に於いて種々変
更が可能であることは言うまでもない。例えば上述の実
施例では高融点金属をスパッタ法により形成する前に半
導体基板表面を保護するために形成されていた酸化シリ
コン膜２０７を除去しているが、これを除去しないで高
融点金属をスパッタしても第１の熱処理の温度を上昇す
るなどして高融点金属ケイ化物を形成しやすくする事に
より半導体基板及びゲート電極配線材料上にある程度以
上薄い酸化膜を介して高融点金属が形成されている場合
に半導体基板およびゲート電極配線材料上に高融点金属
ケイ化物を形成することができる。
のではなく、その骨子を逸脱しない範囲に於いて種々変
更が可能であることは言うまでもない。例えば上述の実
施例では高融点金属をスパッタ法により形成する前に半
導体基板表面を保護するために形成されていた酸化シリ
コン膜２０７を除去しているが、これを除去しないで高
融点金属をスパッタしても第１の熱処理の温度を上昇す
るなどして高融点金属ケイ化物を形成しやすくする事に
より半導体基板及びゲート電極配線材料上にある程度以
上薄い酸化膜を介して高融点金属が形成されている場合
に半導体基板およびゲート電極配線材料上に高融点金属
ケイ化物を形成することができる。
【００１２】
【発明の効果】以上述べたように本発明の半導体装置の
構成とその製造方法によれば、第１のトランジスタのソ
ース・ドレインは高融点金属ケイ化物により隣接する第
２のトランジスタのゲート電極配線材料に接続されるた
め、接続に関与する抵抗は従来と比較すると無視できる
ほど小さいものとなるため、接続に要する面積を小さく
することによりメモリーセルの微細化が可能となる上、
トランジスタの電流駆動能力の低下の少ない優れた半導
体装置を提供することが可能となる。また、本発明の半
導体装置の構成とその製造方法によれば、ゲート電極配
線材料をエッチングする際に半導体基板に溝を形成する
事が無いため後工程に於て半導体配線材料のショートや
断線の原因となる段差を少なくする事が出来る。
構成とその製造方法によれば、第１のトランジスタのソ
ース・ドレインは高融点金属ケイ化物により隣接する第
２のトランジスタのゲート電極配線材料に接続されるた
め、接続に関与する抵抗は従来と比較すると無視できる
ほど小さいものとなるため、接続に要する面積を小さく
することによりメモリーセルの微細化が可能となる上、
トランジスタの電流駆動能力の低下の少ない優れた半導
体装置を提供することが可能となる。また、本発明の半
導体装置の構成とその製造方法によれば、ゲート電極配
線材料をエッチングする際に半導体基板に溝を形成する
事が無いため後工程に於て半導体配線材料のショートや
断線の原因となる段差を少なくする事が出来る。
【図１】 本発明の半導体装置の断面図。
【図２】 本発明の半導体装置の主要工程を表わす断面
図。
図。
【図３】 従来の半導体装置の断面図。
１０１、２０１、３０１・・・半導体基板 １０２、２０２、３０２・・・素子分離用酸化膜 １０３、２０３、３０３・・・ゲート酸化膜 １０４（ａ）、２０４（ａ）、３０４（ａ）・・・第１
のトランジスタのゲート電極配線材料 １０４（ｂ）、２０４（ｂ）、３０４（ｂ）・・・第２
のトランジスタのゲート電極配線材料 １０５、２０５、３０５・・・低濃度のＮ型不純物拡散
層 １０６（ａ）、２０６（ａ）、３０６（ａ）・・・第１
のトランジスタのサイドウォール ２０６（ｂ）、３０６（ｂ）・・・第２のトランジスタ
のサイドウォール ２０７、３０７・・・・・・・シリコン酸化膜 １０８、２０８、３０８・・・高濃度のＮ型不純物拡散
層 ２０９・・・・・・・・・・・レジストパターン ２１０・・・・・・・・・・・高融点金属 １１１、２１１、３１１・・・高融点金属ケイ化物
のトランジスタのゲート電極配線材料 １０４（ｂ）、２０４（ｂ）、３０４（ｂ）・・・第２
のトランジスタのゲート電極配線材料 １０５、２０５、３０５・・・低濃度のＮ型不純物拡散
層 １０６（ａ）、２０６（ａ）、３０６（ａ）・・・第１
のトランジスタのサイドウォール ２０６（ｂ）、３０６（ｂ）・・・第２のトランジスタ
のサイドウォール ２０７、３０７・・・・・・・シリコン酸化膜 １０８、２０８、３０８・・・高濃度のＮ型不純物拡散
層 ２０９・・・・・・・・・・・レジストパターン ２１０・・・・・・・・・・・高融点金属 １１１、２１１、３１１・・・高融点金属ケイ化物
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１０月１８日（２０００．１０．
１８）
１８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】半導体装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】（１）本発明の半導体装
置の製造方法は、（Ａ）半導体基板の上方のフィールド
絶縁膜で囲まれた領域に絶縁膜を形成する工程と、
（Ｂ）前記フィールド絶縁膜又はゲート絶縁膜の上方に
ＭＩＳ型トランジスタのゲート電極及び配線を形成する
工程と、（Ｃ）前記半導体基板の表面に低濃度の不純物
拡散層を形成する工程と、（Ｄ）前記ＭＩＳ型トランジ
スタのゲート電極の側面及び前記配線の側面にサイドウ
ォールを形成する工程と、（Ｅ）前記サイドウォールの
うち前記配線の側面に形成されたサイドウォールの一部
を除去する工程と、（Ｆ）前記半導体基板の表面に高濃
度の不純物拡散層を形成する工程と、（Ｇ）前記配線と
前記不純物拡散層とを高融点金属ケイ化物を含む膜によ
り電気的に接続する工程と、を有することを特徴とす
る。
置の製造方法は、（Ａ）半導体基板の上方のフィールド
絶縁膜で囲まれた領域に絶縁膜を形成する工程と、
（Ｂ）前記フィールド絶縁膜又はゲート絶縁膜の上方に
ＭＩＳ型トランジスタのゲート電極及び配線を形成する
工程と、（Ｃ）前記半導体基板の表面に低濃度の不純物
拡散層を形成する工程と、（Ｄ）前記ＭＩＳ型トランジ
スタのゲート電極の側面及び前記配線の側面にサイドウ
ォールを形成する工程と、（Ｅ）前記サイドウォールの
うち前記配線の側面に形成されたサイドウォールの一部
を除去する工程と、（Ｆ）前記半導体基板の表面に高濃
度の不純物拡散層を形成する工程と、（Ｇ）前記配線と
前記不純物拡散層とを高融点金属ケイ化物を含む膜によ
り電気的に接続する工程と、を有することを特徴とす
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】（２）本発明の半導体装置の製造方法は、
上記（１）記載の半導体装置の製造方法において、
（Ｆ）工程を実施した後に（Ｅ）工程を実施することを
特徴とする。 （３）本発明の半導体装置の製造方法は、（１）記載の
半導体装置の製造方法において、前記（Ｇ）工程は、ウ
エハー全面に高融点金属を含む膜を形成する工程と、熱
処理により、前記高融点金属を含む膜のうち少なくとも
前記配線と前記不純物拡散層に接する部分の高融点金属
をシリサイド化する工程と、前記シリサイド化していな
い部分を除去する工程とを含むことを特徴とする半導体
装置の製造方法。
上記（１）記載の半導体装置の製造方法において、
（Ｆ）工程を実施した後に（Ｅ）工程を実施することを
特徴とする。 （３）本発明の半導体装置の製造方法は、（１）記載の
半導体装置の製造方法において、前記（Ｇ）工程は、ウ
エハー全面に高融点金属を含む膜を形成する工程と、熱
処理により、前記高融点金属を含む膜のうち少なくとも
前記配線と前記不純物拡散層に接する部分の高融点金属
をシリサイド化する工程と、前記シリサイド化していな
い部分を除去する工程とを含むことを特徴とする半導体
装置の製造方法。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 27/11
Claims (2)
- 【請求項１】 第１導電型半導体基板表面で互いに離間
して形成された第２導電型不純物拡散層と、前記半導体
基板上に絶縁膜を介して形成された半導体配線材料と、
前記半導体配線材料の側壁の一部に選択的に形成された
絶縁膜と、前記第２導電型不純物拡散層上の一部及びそ
の近傍と前記半導体配線材料上の一部及びその近傍に選
択的に形成された高融点金属ケイ化物とを有し、前記第
２導電型不純物拡散層の一部と前記半導体配線材料の一
部が選択的に形成された前記高融点金属ケイ化物により
電気的に接続されていることを特徴とする半導体装置。 - 【請求項２】 第１導電型半導体基板表面に素子分離用
絶縁膜、ゲート絶縁膜、半導体配線材料、第２導電型不
純物拡散層、前記半導体配線材料の側壁に形成された絶
縁膜を順次形成した後、 レジストパターンをマスクとして前記半導体配線材料の
側壁に形成された絶縁膜の一部を除去する工程、 全面に高融点金属を堆積する工程、 第１の熱処理を行い、前記半導体配線材料上及びその近
傍と前記第２導電型不純物拡散層上及びその近傍の高融
点金属を反応させて高融点金属ケイ化物を形成する工
程、 未反応の前記高融点金属を除去する工程、とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000282378A JP3444280B2 (ja) | 1992-02-12 | 2000-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02512492A JP3387518B2 (ja) | 1992-02-12 | 1992-02-12 | 半導体装置 |
| JP2000282378A JP3444280B2 (ja) | 1992-02-12 | 2000-09-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02512492A Division JP3387518B2 (ja) | 1992-02-12 | 1992-02-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110912A true JP2001110912A (ja) | 2001-04-20 |
| JP3444280B2 JP3444280B2 (ja) | 2003-09-08 |
Family
ID=28676564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000282378A Expired - Lifetime JP3444280B2 (ja) | 1992-02-12 | 2000-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3444280B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100350614C (zh) * | 2003-12-08 | 2007-11-21 | 夏普株式会社 | Rram存储器单元电极及其制造方法 |
| CN100430809C (zh) * | 2005-08-11 | 2008-11-05 | 广辉电子股份有限公司 | 液晶显示装置及其制造方法 |
-
2000
- 2000-09-18 JP JP2000282378A patent/JP3444280B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100350614C (zh) * | 2003-12-08 | 2007-11-21 | 夏普株式会社 | Rram存储器单元电极及其制造方法 |
| CN100430809C (zh) * | 2005-08-11 | 2008-11-05 | 广辉电子股份有限公司 | 液晶显示装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3444280B2 (ja) | 2003-09-08 |
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Legal Events
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