JPH10256390A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シリサイド膜を有する半導体装置の製造方法
に関し、少ない工程数でマスクを形成できると共に、シ
リサイド反応の際に半導体素子の性能低下を招く危険性
の低いシリサイド作り分け方法を提供する。 【解決手段】 デバイス構造を有し、少なくとも一部に
露出したシリコン表面を有する半導体基板を準備する工
程と、前記半導体基板上に、前記露出したシリコン表面
を覆って高融点金属の窒化膜を形成する工程と、少なく
とも前記シリコン表面上の窒化膜の一部を選択的に除去
し、前記シリコン表面の一部を露出すると共に前記シリ
コン表面の他の部分を覆う窒化膜パターンを形成する工
程と、前記窒化膜パターンを覆って半導体基板上に高融
点金属膜を形成する工程と、熱処理を行って、前記シリ
コン表面の一部とその上の高融点金属膜との間でシリサ
イド反応を生じさせる工程と、未反応の高融点金属膜お
よびその下の窒化膜パターンを除去する工程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にシリサイド膜を有する半導体装置の製造
方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化、高性能化を図る
為には各素子の微細化が不可欠であり、各素子を構成す
る不純物拡散層や多結晶シリコン膜等を微細化する事が
必要である。例えば、ＭＯＳトランジスタを微細化する
場合は、全体の寸法を縮小すると共に短チャネル効果の
抑制のため、ソース／ドレイン領域の接合の深さを浅く
する事が要求される。多結晶シリコンのゲート電極を微
細化する場合は、多結晶シリコン層の幅（ゲート長）を
短くすることが要求される。しかし、不純物拡散層の接
合深さを浅くしたり、多結晶シリコン膜の幅を狭くする
事は、それら抵抗の増大を招く。

【０００３】これら抵抗増大の対策として、シリサイド
の利用、たとえばサリサイド構造の半導体装置が提案さ
れている。サリサイド構造とは、不純物拡散層や多結晶
シリコン膜上に、金属シリサイド膜を自己整合的に形成
した構造を指す。サリサイド構造を用いる事で、抵抗は
およそ１／１０〜１／１００程度に抑える事が可能であ
る。

【０００４】シリサイド膜の形成方法は、通常以下のよ
うな工程で実施される。まず、シリコン表面（単結晶シ
リコン層、および／または多結晶シリコン膜の表面）上
にたとえばＴｉを含む高融点金属を堆積する。この積層
構造を熱処理することでシリコンと高融点金属の間でシ
リサイド反応が生じ、シリコン上に（高融点金属）シリ
サイド膜が形成される。その後、未反応の高融点金属膜
を選択的に除去する。

【０００５】多くの場合、未反応の金属膜を除去した後
に、さらに熱処理を行って所望の結晶相のシリサイド膜
を得る。酸化シリコン等のシリコン以外の材料で形成さ
れた領域上ではシリサイド反応は生ぜず、シリサイド膜
は露出したシリコン表面上にのみ選択的に形成される。

【０００６】しかし、保護回路の構成素子等の高抵抗素
子を基板上に形成する場合は、サリサイド構造を形成し
ない事が望ましい領域もある。また、サリサイド構造を
有したＭＯＳＦＥＴは、サリサイド構造を有さない通常
のＭＯＳＦＥＴと比較して、ＥＳＤ（ｅｌｅｃｔｒｏ−
ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）耐性が著しく低下
するという問題も有している。そのため、保護回路の素
子の様に高速動作性能よりも、ＥＳＤ耐性等が高く破損
しない事が重視される場合には、サリサイド構造を持た
ないＭＯＳＦＥＴを用いること望ましい。

【０００７】この様な問題に対処するために、シリコン
基板の表面のうち、高抵抗素子を形成したい領域にはシ
リサイド膜を形成せず、低抵抗としたい領域にのみシリ
サイド膜を形成する技術（以下、本明細書においては、
これを「シリサイド作り分け」と呼ぶ）が提案されてい
る。

【０００８】シリサイド作り分けの従来技術の例として
特開平５−３１７３に示された方法と、特開平４−９４
５６７に示された方法とを説明する。これらの従来技術
では、まずシリサイド形成工程の前に、シリサイドを形
成したくない拡散層や多結晶シリコン膜等の表面をシリ
サイド反応しない素材でマスクする。このマスクを覆っ
て、基板表面に金属膜を形成し、熱処理によってマスク
の開口部にのみシリサイドを形成する。

【０００９】いずれの従来技術においても、マスクによ
ってシリサイドの作り分けをする点は共通している。特
開平５−３１７３では、マスクとしてＣＶＤ酸化膜を用
い、特開平４−９４５６７ではマスクとして熱酸化膜を
用いている。

【００１０】以下、図５乃至図７を用いて、従来技術に
おけるシリサイド作り分けの工程を説明する。

【００１１】図５は、特開平５−３１７３に示された従
来技術によるシリサイド作り分け工程を説明するための
工程順の略断面図である。

【００１２】図５（Ａ）に示すように、シリコン基板２
０１上にフィールド酸化膜２０３、ゲート酸化膜２０
４、ゲート電極２０７、２０８、ＬＤＤ層２１１、２１
２、サイドスペーサ２１０、ソース／ドレイン拡散層２
１３、２１４を順次形成する。なお、ゲート電極２０
７、２０８は、多結晶シリコン膜２０７ｂ，２０８ｂを
堆積した後にタングステンシリサイド膜２０７ａ，２０
８ａを堆積して形成したポリサイド構造を有している。
以上の工程によって、図中左方にＭＯＳＦＥＴ２３１、
右方にＭＯＳＦＥＴをＭＯＳＦＥＴ２３２が形成され
る。

【００１３】その後、以下の工程によってＭＯＳＦＥＴ
のソース／ドレイン拡張層上にシリサイド層を作り分け
る。

【００１４】図５（Ｂ）に示すように、ＭＯＳＦＥＴ２
３１，２３２の表面を被うように、ＣＶＤ酸化膜２４１
を堆積する。

【００１５】図５（Ｃ）に示すように、フォトレジスト
膜塗布、露光、現像によりＭＯＳＦＥＴ２３１を覆うフ
ォトレジストパターン２４２を形成する。

【００１６】フォトレジストパターン２４２をマスクと
してＣＶＤ酸化膜２４１をエッチングし、ＭＯＳＦＥＴ
２３２上のＣＶＤ酸化膜２４１を除去する。フォトレジ
ストパターン２４２で覆われたＭＯＳＦＥＴ２３１上に
はＣＶＤ酸化膜２４１ｂが残置する。

【００１７】図５（Ｄ）に示すように、フォトレジスト
パターン２４２を除去する。ＭＯＳＦＥＴ２３１は、Ｃ
ＶＤ酸化膜２４１ｂで覆われ、ＭＯＳＦＥＴ２３２は露
出された状態になる。

【００１８】以上がマスク形成の工程である。図５
（Ｅ）に示すように、基板全面上にＴｉ、Ｃｏ等の高融
点金属膜２４４を形成する。熱処理を施して接触してい
る領域で高融点金属膜２４４とシリコンとのシリサイド
反応を生じさせ、ＭＯＳＦＥＴ２３２のソース／ドレイ
ン拡散層２１４上にシリサイド膜２１６を形成する。そ
の後、未反応の高融点合金膜２４４を除去し、さらにマ
スクとなったＣＶＤ酸化膜２４１ｂを除去する。以上の
工程で、サリサイド構造を有さないＭＯＳＦＥＴ２３１
とサリサイド構造を有したＭＯＳＦＥＴ２３２が作り分
けられる。

【００１９】図６及び図７は、特開平４−９４５６７に
示された従来技術によるシリサイド作り分け工程を説明
するための工程順の略断面図である。

【００２０】図６（Ａ）に示すように、シリコン基板３
０１上にフィールド酸化膜３０３、ゲート酸化膜３０
４、多結晶シリコンのゲート電極３０７及び多結晶シリ
コン膜３０８、ＬＤＤ層３１１、サイドスペーサ３１
０、薄い酸化膜３４１、ソース／ドレイン拡散層３１３
及び拡散層３１４を順次形成する。これらの工程によ
り、図中左方にはＭＯＳＦＥＴ３３１が形成され、図中
右方には抵抗用の拡散領域３１４が形成される。図中中
央部のフィールド酸化膜３０３上にも抵抗形成用の多結
晶シリコン膜３０８が配置されている。

【００２１】その後、以下の工程によって抵抗領域を除
外してシリサイド膜を作り分ける。図６（Ｂ）に示すよ
うに、シリコン基板表面の酸化膜３４１の上にシリコン
窒化膜３４２を堆積する。

【００２２】図６（Ｃ）に示すように、シリサイド化し
ない領域に対応した開口部３２１、３２２を有するフォ
トレジストパターン３４３をシリコン窒化膜３４２上に
形成する。つまり、多結晶シリコン膜３０８の中央領域
と拡散層３１４の中央領域上でシリコン窒化膜３４２を
露出させ、残りの領域をフォトレジストパターン３４３
で被う。

【００２３】図６（Ｄ）に示すように、フォトレジスト
パターン３４３をマスクとして用い、たとえば熱燐酸に
よる選択エッチングを行い、開口部３２１、３２２内に
露出したシリコン窒化膜３４２を除去する。

【００２４】図７（Ａ）に示すように、フォトレジスト
膜３４３を除去する。酸化膜３４１上に窒化膜３４２の
酸化用マスクが残る。

【００２５】図７（Ｂ）に示すように、シリコン窒化膜
３４２をマスクに酸化性雰囲気中で熱処理を施し、多結
晶シリコン膜３０８上に熱酸化膜３２３を、拡散層３１
４上に熱酸化膜３２４を形成する。

【００２６】図７（Ｃ）に示すように、シリコン窒化膜
３４２及び薄い酸化膜３４１をエッチング除去する。酸
化膜のエッチング量を制御してマスクとなる熱酸化膜３
２３、３２４、フィールド酸化膜３０３は残す。

【００２７】以上がマスク形成の工程である。この後、
前述の例同様のシリサイド膜形成の処理を施す。すなわ
ち、高融点金属膜を堆積した後、熱処理を施してシリサ
イド膜を形成する。

【００２８】図７（Ｄ）に示すように、マスクを持たな
いＭＯＳＦＥＴ３３１のソース／ドレイン拡散層３１３
上にはシリサイド膜３１７が、ゲート電極３０７上には
シリサイド膜３１６が形成される。多結晶シリコン膜３
０８上では、熱酸化膜３２３を挟むようにシリサイド膜
３１８が形成され、拡散層３１４上では熱酸化膜３２４
を挟むようにシリサイド膜３１９が形成される。シリサ
イド膜が形成されていない領域の多結晶シリコン膜３０
８、拡散層３１４が所望の抵抗値の抵抗を形成する。

【００２９】以上の工程で、サリサイド構造を有したＭ
ＯＳＦＥＴ３３１と、一部領域にサリサイド構造を有し
た多結晶シリコン膜３１４及び拡散層３０６の抵抗が作
り分けられる。

【００３０】

【発明が解決しようとする課題】ＣＶＤ酸化膜をマスク
とする従来方法においては、酸化膜の選択除去の工程
で、他の酸化膜の薄膜化を誘発するいう問題点がある。
フィールド酸化膜が薄膜化した状態でシリサイド反応を
行うとジャンクションリークを誘発するという問題にも
なる。

【００３１】図８は、上述した薄膜化の問題を説明する
為の略断面図である。図８（Ａ）は図５（Ｅ）の領域Ｙ
の部分の拡大図を示す。図５（Ｃ）、（Ｄ）に示した工
程では、フォトレジストパターン２４２をマスクにＣＶ
Ｄ酸化膜２４１の選択除去を行っている。しかし、ＣＶ
Ｄ酸化膜２４１とフィールド酸化膜２０３及びサイドス
ペーサ２１０は同じ酸化膜であるため同時にエッチング
され、オーバーエッチングされる危険性がある。

【００３２】図８（Ａ）に示すように、フィールド酸化
膜２０３の表面領域５０１及び酸化膜サイドスペーサ２
１０の表面領域５０２がオーバーエッチングにより薄膜
化されたとする。図８（Ａ）に示した様な薄膜化を誘発
した状態で、シリサイド形成の処理を行うと、ジャンク
ションリークを誘発する危険性がある。

【００３３】図８（Ｂ）を参照して、拡散層２１４上に
シリサイド膜２１６を形成する工程を考察する。フィー
ルド酸化膜２０３が薄膜化しているため、薄膜化した領
域５０１でシリコン基板２０１が露出したり、表面に近
くなる。シリサイド反応はシリコン中に侵入しつつ進行
する。結果としてシリコン基板２０１に直接接する位置
までシリサイド膜２１６が形成される。このため、拡散
層２１４外側の領域５０３でシリサイド膜２１６とシリ
コン基板２０１が短絡され、ジャンクションリークを生
じさせる。

【００３４】選択的に形成した熱酸化膜をシリサイド反
応のマスクとする方法においては、窒化膜下の酸化膜は
薄いものでよくオーバーエッチングによるフィールド酸
化膜薄膜化の危険性は少ない。しかし、上述したように
必要とされる工程が多くなる欠点がある。工程数の増加
は、処理が煩雑になると共に、必要とされる装置や材料
も多くならざるをえないという問題になる。

【００３５】本発明の目的は、少ない工程数でマスクを
形成できると共に、シリサイド反応の際に半導体素子の
性能低下を招く危険性の低いシリサイド作り分け方法を
提供することである。

【００３６】

【課題を解決するための手段】本発明の一観点によれ
ば、デバイス構造を有し、少なくとも一部に露出したシ
リコン表面を有する半導体基板を準備する工程と、前記
半導体基板上に、前記露出したシリコン表面を覆って高
融点金属の窒化膜を形成する工程と、少なくとも前記シ
リコン表面上の窒化膜の一部を選択的に除去し、前記シ
リコン表面の一部を露出すると共に前記シリコン表面の
他の部分を覆う窒化膜パターンを形成する工程と、前記
窒化膜パターンを覆って半導体基板上に高融点金属膜を
形成する工程と、熱処理を行って、前記シリコン表面の
一部とその上の高融点金属膜との間でシリサイド反応を
生じさせる工程と、未反応の高融点金属膜およびその下
の窒化膜パターンを除去する工程とを含む半導体装置の
製造方法が提供される。

【００３７】高融点金属の窒化膜、たとえばＴｉＮ膜を
マスクとしているために、マスクを選択的に除去する際
に酸化物を一緒に除去する事がなく、フィールド酸化膜
等の薄膜化は生じ難い。さらに、シリサイド化反応の為
の高融点金属膜とマスクとして用いた高融点金属窒化膜
を同時に除去できるため、少ない工程数でサリサイド作
り分けをすることが可能となる。

【００３８】

【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。

【００３９】図１乃至図３を参照して、本発明の第１の
実施例による、サリサイド構造を有したＭＯＳＦＥＴと
サリサイド構造を有さないＭＯＳＦＥＴを同一基板上で
作り分ける工程を説明する。なお、図１乃至図３は、工
程順の略断面図である。

【００４０】図１（Ａ）に示すように、ｐ型シリコン基
板１０１上に、局所熱酸化（ＬＯＣＯＳ）によるフィー
ルド酸化膜１０３を選択的に形成する。フィールド酸化
膜１０３により活性領域１５１と活性領域１５２が区画
分けされる。活性領域１５１、活性領域１５２表面に熱
酸化法によりゲート酸化膜１０４を形成し、その上に多
結晶シリコン膜１０６をＣＶＤ法により堆積する。多結
晶シリコン膜１０６の上にフォトレジスト膜を塗布、露
光、現像し、フォトレジストパターン１４１を形成す
る。

【００４１】図１（Ｂ）に示すように、フォトレジスト
パターン１４１をマスクに、多結晶シリコン膜１０６を
エッチングし、ゲート電極１０７、１０８を形成する。
その後、フォトレジストパターン１４１を除去する。さ
らに、第１のｎ型不純物のイオン注入によって低濃度の
ＬＤＤ層１１１、１１２を形成する。さらに全面にシリ
コン酸化膜１０９をＣＶＤ法により堆積する。

【００４２】図１（Ｃ）に示すように、シリコン酸化膜
１０９を異方性エッチングし、ゲート電極１０７、１０
８の側壁を覆うサイドスペーサ１１０を形成する。その
後、第２のｎ型不純物のイオン注入を行い、高濃度のソ
ース／ドレイン拡散層１１３、１１４を形成する。さら
に、熱処理を施してイオン注入した不純物を活性化させ
る。

【００４３】以上の工程で、ｐ型シリコン基板１０１の
活性領域１５１及び１５２には、ＬＤＤ構造を有したｎ
型ＭＯＳＦＥＴ１３１及び１３２が形成される。引き続
き、図２を用いてシリサイド作り分けの為のマスクを形
成する工程を説明する。

【００４４】工程１〔図２（Ａ）〕 ＭＯＳＦＥＴ１３１，１３２の表面に、ＴｉＮ膜１４２
を形成する。ＴｉＮ膜はＮ₂ 雰囲気中のＴｉターゲット
のスパッタによって、５０〜１００ｎｍの膜厚に堆積さ
れる。なお、ＴｉＮの代わりに他の高融点金属窒化物を
用いてもよい。

【００４５】工程２〔図２（Ｂ）〕 基板上にフォトレジスト膜を塗布、露光、現像してＭＯ
ＳＦＥＴ１３１上のＴｉＮ膜１４２を覆うフォトレジス
トパターン１４３を形成する。

【００４６】工程３〔図２（Ｃ）〕 フォトレジストパターン１４３をマスクとしてＴｉＮ膜
１４２をウエットエッチングまたはドライエッチングに
て選択的に除去する。ＭＯＳＦＥＴ１３１上にはＴｉＮ
膜１４２ｂが残置し、ＭＯＳＦＥＴ１３２の表面は露出
する。

【００４７】工程４〔図２（Ｄ）〕 フォトレジスト膜１４３を除去する。以上の工程で、Ｍ
ＯＳＦＥＴ１３１上にのみＴｉＮ膜１４２ｂが形成され
る。このＴｉＮ膜１４２ｂが、シリサイド作り分けの為
のマスクとなる。

【００４８】引き続き、図３を用いてシリサイド反応の
工程を説明する。 工程１〔図３（Ａ）〕 ＴｉＮ膜１４２ｂを被うようにシリコン基板上にＴｉ膜
１４４をスパッタにより堆積する。なお、Ｔｉの代わり
に他の高融点金属を用いてもよい。但し、高融点金属窒
化物と高融点金属とは同一のエッチャントで除去できる
材料を選ぶ。

【００４９】工程２〔図３（Ｂ）〕 窒素雰囲気内で、温度６００〜７００℃、処理時間数十
秒の第１の熱処理を行う。この熱処理によって、Ｔｉ膜
とシリコン領域が接している部分でシリサイド反応が生
じる。つまり、ＭＯＳＦＥＴ１３２のゲート電極１０８
及びソース／ドレイン拡散層１１４上ではシリサイド反
応が生じる。但し、ＴｉＮ膜１４２ｂでマスクされたＭ
ＯＳＦＥＴ１３１ではシリサイド反応は生じない。

【００５０】シリサイド反応によって、ソース／ドレイ
ン拡散層１１４上にはチタンシリサイド膜１１６が、ゲ
ート電極１０８上にはチタンシリサイド膜１１８が形成
される。

【００５１】また、Ｔｉ膜１４４の表面は、窒素雰囲気
と反応し、ＴｉＮ膜１４５が形成され、膜内部には未反
応Ｔｉ膜１４４ｂが残される。

【００５２】工程３〔図７（Ｃ）〕 硫酸／過酸化水素水の混合液を用いて、一回のウォッシ
ュアウト処理で、ＴｉＮ膜１４５、未反応Ｔｉ膜１４４
ｂ、ＴｉＮ膜１４２ｂを除去する。さらに、温度８００
〜９００℃、処理時間数秒〜数十秒の第２の熱処理を行
う。この処理で、チタンシリサイド膜１１６，１１８を
相転移させて低抵抗化する。

【００５３】以上の工程で、ＭＯＳＦＥＴ１３２のみ
が、ゲート電極及びソース／ドレイン拡散層にサリサイ
ド構造を有したＭＯＳＦＥＴとなる。

【００５４】この後、図３（Ｄ）に示すように、層間絶
縁膜１２１を基板表面上に形成する。層間絶縁膜１２１
を貫通して基板表面に達するコンタクトホール１２３を
形成し、その中に電極１２５，１２６，１２７，１２８
を形成する。

【００５５】本実施例によるサリサイド作り分け工程に
おいては、サリサイドを形成をしない領域のマスク材料
としてＴｉＮ膜１４２ｂを用いているために、マスク除
去の際にサイドスペーサーやフィールド酸化膜等の酸化
膜を薄膜化することはない。そのため、ジャンクション
リーク等を誘発することなく、サリサイド構造を有した
ＭＯＳＦＥＴとサリサイド構造を有さないＭＯＳＦＥＴ
を作り分けことが可能となる。

【００５６】さらに、マスクとして用いたＴｉＮ膜１４
２ｂは、ＴｉＮ膜１４５および未反応Ｔｉ膜１４４ｂの
除去の際に同時に除去されるため、マスク除去の為の工
程増加が生じず、少ない工程数でシリサイド作り分けが
可能となる。

【００５７】以下、図４を用いて、上述した第１の実施
例の応用例を説明する。図４（Ａ）に示すように、ｐ型
シリコン基板１０１上には、フィールド酸化膜１０３が
選択的に形成され、区画分けされた活性領域内にＭＯＳ
ＦＥＴ１３１，１３２が形成されている。これらのＭＯ
ＳＦＥＴの製造方法は、第１の実施例に示した工程と同
様である為省略する。

【００５８】ＭＯＳＦＥＴ１３１には、ゲート酸化膜１
０４を介してゲート電極１０７及びサイドスペーサ１１
０が形成されている。さらに、ＬＤＤ層１１１及びソー
ス／ドレイン拡散層１１３が形成されている。

【００５９】ＭＯＳＦＥＴ１３２には、ゲート酸化膜１
０４を介してゲート電極１０８及びサイドスペーサ１１
０が形成されている。さらに、基板内にＬＤＤ層１１２
及びソース／ドレイン拡散層１１４が形成されている。

【００６０】図４（Ｂ）に示すように、ＭＯＳＦＥＴ１
３２の表面及びＭＯＳＦＥＴ１３１のソース／ドレイン
拡散層１１３の一部表面を露出する開口を有するＴｉＮ
膜１４２ｃをマスクとして形成する。拡散層１１３上の
開口はゲート電極１０７から離れた位置に形成する。な
お、マスク形成の工程は図２で示した工程と同様である
ため省略する。

【００６１】図４（Ｃ）に示すように、ＴｉＮ膜１４２
ｃをマスクにシリサイド反応を行い、チタンシリサイド
膜１１６、１１７、１１８を形成する。チタンシリサイ
ド膜１１７はソース／ドレイン拡散層１１３のゲート電
極から離れた一部表面上にそれぞれ形成される。また、
チタンシリサイド膜１１８はゲート電極１０８上に、チ
タンシリサイド膜１１６は拡散層１１４上に形成され
る。なお、シリサイド形成工程は図２で示した工程と同
様であるため省略する。

【００６２】図４（Ｄ）に示すように、層間絶縁膜１２
１を堆積し、コンタクトホールを形成し、その中に、電
極１２５，１２６，１２７，１２８を形成する。

【００６３】マスクとなるＴｉＮ膜は、基板上の所望の
領域に形成可能であるため、目的に応じてシリサイド膜
を形成する領域を決定する事が可能である。例えば、第
１の実施例とその応用例を比較すると、第１の実施例に
おいては、ＭＯＳＦＥＴ１３１のソース／ドレイン拡散
層１１３はチタンシリサイド膜を持たなかったが、その
応用例においては、ソース／ドレイン拡散層１１３は電
極１２５、１２６とのコンタクト部にのみチタンシリサ
イド膜１１７を有している。

【００６４】このチタンシリサイド膜１１７は、ソース
／ドレイン領域の抵抗値をある程度保ちながら、ソース
／ドレイン領域と低抵抗でコンタクトする電極を形成す
るのに有用である。高耐圧トランジスタ等の形成に有効
である。

【００６５】以上、ＭＯＳＦＥＴの所望の領域にシリサ
イド膜を形成する工程を例にとって本発明の第１の実施
例を説明した。上述の工程は、シリコン表面の所望の部
分上にのみシリサイド膜を形成することができ、様々な
回路素子に応用することができる。以下、図９を用いて
本発明の他の実施例を説明する。

【００６６】図９（Ａ）に示すように、ｐ型シリコン基
板１０１の表面上にフィールド酸化膜１０３が熱酸化で
形成されており、その上に多結晶シリコン膜１０６がＣ
ＶＤ等によって形成されている。

【００６７】多結晶シリコン膜１０６は抵抗を形成する
ための領域である。多結晶シリコン膜１０６上に両端部
を露出する開口を有するＴｉＮ膜１４２が形成されてい
る。これらの各構成要素は前述の実施例同様の工程で作
成できる。

【００６８】基板１０１を熱処理し、シリサイド反応を
生じさせると、Ｔｉ膜１４４と多結晶シリコン膜１０６
の接している領域でシリサイド反応が生じ、シリサイド
膜が形成される。

【００６９】図９（Ｂ）に示すように未反応Ｔｉ膜１４
４、ＴｉＮ膜１４２を除去する。両端部にのみシリサイ
ド膜１１７を備えた多結晶シリコン膜１０６を得る。な
お、必要に応じてシリサイド低抵抗化のための熱処理を
さらに行う。

【００７０】なお、シリサイド膜を選択的に形成する半
導体素子は上述のＭＯＳＦＥＴや抵抗に限らない。たと
えばダイオード、バイポーラ接合トランジスタ、接合Ｆ
ＥＴ等の他の半導体素子においても所望の領域にシリサ
イド膜を形成することができる。

【００７１】図１０及び図１１を用いて、本発明の第１
の実施例及びその応用例によって形成されたＭＯＳＦＥ
Ｔを用いた半導体集積回路の例を説明する。半導体集積
回路は出力バッファと保護回路を含む。

【００７２】図１０（Ａ）は、概略的平面図を示す。Ｓ
ｉ基板は図中上側にｎウエル、下側にｐウエルを有す
る。保護回路の回路素子としてｎチャネル型ＭＯＳＦＥ
Ｔ１３１及びｐチャネルＭＯＳＦＥＴ１３３を含み、出
力バッファは、回路素子としてｎチャネルＭＯＳＦＥＴ
１３２及びｐチャネルＭＯＳＦＥＴ１３４を含む。保護
回路のＭＯＳＦＥＴ１３１及び１３３の左方にはウエル
コンタクト用電極１２９ａ，１２９ｂが形成されてい
る。図中ＸＡ−ＸＡ線に沿う概略的断面は、図３（Ｄ）
と同様な構造を有している。

【００７３】出力バッファ回路の出力を外部に取り出す
ためのパッド電極ＰＡＤがＭＯＳＦＥＴ１３１のドレイ
ン電極１２５ａ，ＭＯＳＦＥＴ１３３のドレイン電極１
２５ｂ，ＭＯＳＦＥＴ１３２のドレイン電極１２７ａ，
ＭＯＳＦＥＴ１３４のドレイン電極１２７ｂに接続され
ている。

【００７４】ＭＯＳＦＥＴ１３３のソース電極１２６
ｂ、ゲート電極１０７ｂ、ウエルコンタクト電極１２９
ｂには電源電圧Ｖｄｄが印加され、ＭＯＳＦＥＴ１３１
のソース電極１２６ａ、ゲート電極１０７ａ、ウエルコ
ンタクト電極１２９ａは接地されている（０Ｖが印加さ
れている）回路が適正に作動しているときは、保護回路
１３１、１３３は機能しない。パッドに外来ノイズが侵
入したとき保護回路が動作する。

【００７５】ＭＯＳＦＥＴ１３４のソース電極１２８ｂ
には電源電圧Ｖｄｄが印加され、ＭＯＳＦＥＴ１３２の
ソース電極１２８ａは接地されている。なお、ゲート電
極１０８ａ，１０８ｂには信号電圧が印加されている。
ＭＯＳＦＥＴ１３２、１３４のドレイン電極１２７ａ、
１２７ｂは相互に接続され、パッドＰＡＤに接続されて
いる。

【００７６】図１０（Ｂ）は図１０（Ａ）におけるＸＢ
−ＸＢ線に沿う概略的断面図である。

【００７７】図に示すように、基板１０１内のｐウエル
１０１ｐ内にＭＯＳＦＥＴ１３１が形成されている。Ｍ
ＯＳＦＥＴ１３１のソース／ドレイン拡散層１１３ａに
コンタクトする電極（ソース）１２５ａはＰＡＤ電極に
接続され、電極（ドレイン）１２６ａは接地されてい
る。ゲート電極１１３ａはゲート抵抗Ｒｇを介して接地
されている。図中左方にはフィールド酸化膜１０３を介
して、ウエルコンタクト用のｐ型拡散層１１９ａが形成
され、その上に接地された電極１２９ａがコンタクトし
ている。

【００７８】ｐ型拡散層１１９ａとｐ型ウエル１０１ｐ
は共にｐ型半導体であるため導通する。一対のｎ型ソー
ス／ドレイン拡散層１１３ａとのｐ型ウエル１０１ｐは
ｎｐｎ型の寄生バイポーラトランジスタＴｒ１を構成す
る。なお、寄生トランジスタＴｒ１が持つベース抵抗を
等価的にＲｂと表記している。ウエルコンタクト電極１
２９ａがベース電極となり、ドレイン電極１２５ａがコ
レクタ電極、ソース電極１２６ａがエミッタ電極とな
る。つまり、本図に示した領域は、ＭＯＳＦＥＴ１３１
とバイポーラトランジスタＴｒ１を有した領域と等価に
なる。

【００７９】同様の理由によって、図示していないｎ型
ウエル内のＭＯＳＦＥＴ１３３とウエルコンタクト電極
１２９ｂによって、ｐｎｐ型寄生バイポーラトランジス
タＴｒ２が発生する。

【００８０】図１１は、図１０に示した半導体回路の等
価回路を示す。ＭＯＳＦＥＴ１３１、１３３とその寄生
トランジスタＴｒ１，Ｔｒ２からなる保護回路が、ＭＯ
ＳＦＥＴ１３２、１３４からなる出力バッファ回路と並
列に接続されている。

【００８１】以下、パッド電極ＰＡＤに静電気等に起因
する電圧が印加された場合の回路動作を説明する。パッ
ド電極にＶｄｄ以上の電圧が印加された場合は、寄生ト
ランジスタＴｒ２及びＭＯＳＦＥＴ１３３のエミッタ−
コレクタ、ソース−ドレインの関係が反転し、両トラン
ジスタがオンとなり、ノイズ電圧を電源Ｖｄｄに流す。
このため、出力バッファ部はＶｄｄ以上の電圧から保護
される。反対にパッド電極に０Ｖ以下の電圧が印加され
た場合は寄生トランジスタＴｒ１及びＭＯＳＦＥＴ１３
１のエミッタ−コレクタ、ソース−ドレインの関係が反
転し、両トランジスタがオンとなる。このようにして出
力バッファ部は０Ｖ以下の電圧から保護される。

【００８２】この様に、寄生トランジスタおよびＭＯＳ
ＦＥＴから構成される保護回路部の働きによって、出力
バッファ部のＭＯＳＦＥＴ１３２，１３４は０〜Ｖｄｄ
〔Ｖ〕の範囲外の電圧から保護される。そのため、サリ
サイド構造によってＥＳＤ耐性が低下しているＭＯＳＦ
ＥＴ１３２，１３４が破壊されることを防止することが
可能となる。

【００８３】一方、保護回路部のＭＯＳＦＥＴ１３１，
１３３及び寄生トランジスタＴｒ１，Ｔｒ２は、ＥＳＤ
耐性が強いため一時的に過大な電圧が掛かった場合にお
いても回路素子が破壊されることはない。

【００８４】以上の様に、サリサイド構造を有したＭＯ
ＳＦＥＴとサリサイド構造を有さない、もしくは一部領
域のみにシリサイド構造を有したＭＯＳＦＥＴを用いて
半導体集積回路を製作することにより、動作特性が良
く、かつＥＳＤ耐性の強い半導体集積回路を形成するこ
とが可能となる。

【００８５】以上実施例に沿って、本発明を説明した
が、本発明はこれらに制限されるものではない。たとえ
ば、低抵抗および高抵抗の種々の回路素子を構成するの
に有効である。その他種々の変更、改良、組合わせが可
能なことは当業者に自明であろう。

【００８６】

【発明の効果】以上説明したように、本発明による半導
体装置の製造方法によれば、マスクを選択的に除去する
際に酸化物を一緒に除去する事が少なく、フィールド酸
化膜等の薄膜化は生じ難い。

【００８７】シリサイド化反応の為の高融点金属膜とマ
スクとして用いた高融点窒化膜を同時に除去できるた
め、少ない工程数でサリサイド作り分けをすることが可
能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を説明するための断面
図。

【図２】 本発明の第１の実施例を説明するための断面
図。

【図３】 本発明の第１の実施例を説明するための断面
図。

【図４】 本発明の第１の実施例の応用例を説明するた
めの断面図。

【図５】 従来技術を説明するための断面図。

【図６】 従来技術を説明するための断面図。

【図７】 従来技術を説明するための断面図。

【図８】 従来技術を説明するための拡大断面図。

【図９】 本発明の他の実施例を説明するための断面
図。

【図１０】 本発明の実施例に従って製作された半導体
集積回路例を示す平面図および断面図。

【図１１】 図１０の半導体集積回路例の等価回路図。

【符号の説明】

１０１ シリコン基板、 １０３ フィールド酸化
膜、 １０４ ゲート酸化膜、 １０６ 多結晶シ
リコン膜、 １０７、１０８ ゲート電極、１０９
シリコン酸化膜、 １１０ サイドスペーサ、 １
１１、１１２ＬＤＤ層、 １１３、１１４ ソース／
ドレイン拡散層、 １１６、１１７、１１８ シリサ
イド膜、 １１９ 拡散層、 １２１ 層間絶縁
膜、１２３ コンタクトホール、 １２５〜１２９
電極、 １３１〜１３４ＭＯＳＦＥＴ、 １４１、
１４３ フォトレジストパターン、 １４２、１４５
ＴｉＮ膜、 １４４ Ｔｉ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/336

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デバイス構造を有し、少なくとも一部に
   露出したシリコン表面を有する半導体基板を準備する工
   程と、 前記半導体基板上に、前記露出したシリコン表面を覆っ
   て高融点金属の窒化膜を形成する工程と、 少なくとも前記シリコン表面上の窒化膜の一部を選択的
   に除去し、前記シリコン表面の一部を露出すると共に前
   記シリコン表面の他の部分を覆う窒化膜パターンを形成
   する工程と、 前記窒化膜パターンを覆って半導体基板上に高融点金属
   膜を形成する工程と、 熱処理を行って、前記シリコン表面の一部とその上の高
   融点金属膜との間でシリサイド反応を生じさせる工程
   と、 未反応の高融点金属膜およびその下の窒化膜パターンを
   除去する工程とを含む半導体装置の製造方法。
2. 【請求項２】 前記半導体基板がシリコン基板であり、
   前記デバイス構造が複数のＭＯＳトランジスタ構造を含
   み、前記窒化膜パターンが前記複数のＭＯＳトランジス
   タ構造のシリコン表面の一部のみを覆う請求項１記載の
   半導体装置の製造方法。
3. 【請求項３】 前記複数のＭＯＳトランジスタ構造がゲ
   ート電極とソース／ドレイン領域とを有する保護回路用
   ＭＯＳトランジスタを含み、前記窒化膜パターンが前記
   保護回路用ＭＯＳトランジスタのソース／ドレイン領域
   のうち前記ゲート電極に近い領域を覆い、前記ゲート電
   極から離れた領域の少なくとも一部を露出する請求項２
   記載の半導体装置の製造方法。