JPH11150238A

JPH11150238A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JPH11150238A
Application number: JP9331200A
Authority: JP
Inventors: Hiroaki Yokoyama; 宏明横山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-14
Filing date: 1997-11-14
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】ＢｉＣＭＯＳＳＲＡＭにおいて、工程数を増
やすことなく短チャネルＭＯＳトランジスタと高性能Ｂ
ｉｐトランジスタの実現の両立を図り高速化を可能とし
低電圧対応、特性バラツキを抑え製品の歩留りを向上さ
せる半導体装置及び製造方法の提供。【解決手段】Ｂｉｐエミッタ電極１４をＮＭＯＳゲート
電極１５及びＰＭＯＳゲート電極１６と同一導電層で形
成する。この導電層は多結晶シリコン１２ａと高融点金
属シリサイド１３ａとの積層構造であるポリサイド構造
とし、それらの側壁にサイドウォール酸化シリコン膜１
９を形成し、Ｂｉｐエミッタ電極１４と側壁酸化シリコ
ン膜１９をマスクにして自己整合的にＢｉｐトランジス
タのグラフトベース領域であるＰ型高濃度不純物領域２
１を形成する。ＧＮＤ電位線２４はＴｉやＷの高融点金
属シリサイド１３ｂの単層構造とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に関し、特にＢｉＣＭＯＳＳＲＡＭのグ
ラフトベース領域をセルフアライン的に形成する半導体
集積回路及びその製造方法に関する。後の説明で明らか
とされるように、この発明によればグラフトベース領域
をフォトリソグラフィー技術を用いて形成していた従来
プロセスと比較して製造歩留りや製品特性を大幅に改善
する技術を提供するものである。

【０００２】

【従来の技術】ＢｉＣＭＯＳＳＲＡＭでは、バイポー
ラトランジスタ（「Ｂｉｐトランジスタ」という）を使
用しているので、そのエミッタ電極として利用する導電
層を形成しなければならず、ＣＭＯＳＳＲＡＭと比較
して工程数が多くなりコストが高くなる。そこで、従
来、他の配線層（例えば、ＳＲＡＭのＧＮＤ電位線等）
とＢｉｐトランジスタのエミッタ電極を同一導電層で形
成し、コスト低減を図る製造方法が提案されている。

【０００３】このようなコスト低減を図った従来のＢｉ
ＣＭＯＳＳＲＡＭの製造過程（工程）について図２乃
至図６、及び図１３及至図１９の工程断面図を参照して
以下に簡単に説明する。

【０００４】（１）イオン注入技術を用い、シリコン基
板１の主面上に不純物（リン）を注入し、その後１１０
０℃程度の熱処理を加えＢｉｐＮ型低濃度不純物領域３
を形成する。

【０００５】（２）シリコン基板１の主面上に選択酸化
法（ＬＯＣＯＳ法）によって厚い素子分離酸化シリコン
膜２を約４００ｎｍの厚さで形成する。ここまでの過程
の断面図を、図２に示す。

【０００６】（３）フォトリソグラフィー技術を用い、
ＢｉｐコレクタＮ型高濃度不純物領域４の上部のみを開
口し、イオン注入技術を用いシリコン基板１の主面上に
不純物（リン）を注入する。

【０００７】（４）フォトリソグラフィー技術を用い、
将来Ｂｉｐトランジスタが作り込まれる部分のみ開口
し、イオン注入技術を用いて、ＢｉｐＮ型埋め込み層６
形成するための不純物（リン）及びＢｉｐベースＰ型低
濃度不純物領域７を形成するための不純物（ボロン）を
注入する。その後、結晶欠陥を回復するための熱処理を
１０００℃程度の温度で行う。ここまでの過程の断面図
を図３に示す。

【０００８】（５）フォトリソグラフィー技術を用い、
将来ＮＭＯＳトランジスタが作り込まれる部分のみ開口
し、イオン注入技術を用いて、Ｐ型ウェル領域８を形成
するための不純物（ボロン）を注入する。また、図には
示していないが、この時に同時に素子分離領域形成のた
めのイオン注入、ＮＭＯＳのＶｔ制御のためのイオン注
入を行ってもよい。ここまでの過程の断面図を図４に示
す。

【０００９】（６）フォトリソグラフィー技術を用い、
将来ＰＭＯＳトランジスタが作り込まれる部分のみ開口
し、イオン注入技術を用いて、Ｎ型ウェル領域９を形成
するための不純物（リン）を注入する。また、図には示
していないが、この時に同時に素子分離領域形成のため
のイオン注入、ＰＭＯＳのしきい値（Ｖｔ）制御のため
のイオン注入を行ってもよい。ここまでの過程の断面図
を図５に示す。

【００１０】（７）以上の過程を経た時の断面図を図６
に示す。ここで、１はシリコン基板、２は素子分離酸化
シリコン膜、３はＢｉｐＮ型低濃度不純物領域、４はＢ
ｉｐコレクタＮ型高濃度不純物領域、６はＢｉｐＮ型埋
め込み層、７はＢｉｐベースＰ型低濃度不純物領域、８
はＰ型ウェル領域、９はＮ型ウェル領域である。

【００１１】（８）シリコン基板１を熱酸化してゲート
酸化シリコン膜１０を約８ｎｍの厚さで形成する。

【００１２】（９）ＣＶＤ技術を用い、ゲート酸化シリ
コン膜１０上に多結晶シリコン１２ａを約１００ｎｍの
厚さで形成する。その後、リンを熱拡散させ、高融点金
属であるＴｉやＷとシリコンの化合物（シリサイド）１
３ａを約１００ｎｍの厚さでスパッタし、ポリサイド構
造とする。

【００１３】（１０）フォトリソグラフィー技術を用
い、ＮＭＯＳゲート電極１５及びＰＭＯＳゲート電極１
６をパターニングする。ここで、将来Ｂｉｐトランジス
タが形成される箇所、つまり、ＢｉｐＮ型埋め込み層６
上には上記（９）で形成したポリサイド構造の電極は存
在しないということに注意する。ここまでの過程の断面
図を図１３に示す。

【００１４】（１１）フォトリソグラフィー技術を用
い、Ｐ型ウェル領域８の上部のみ開口して、その後イオ
ン注入技術を用い、ＮＭＯＳゲート電極１５をマスクに
して自己整合（セルフアライン）的に不純物（リン）を
注入し、ＮＭＯＳＮ型低濃度不純物領域１７を形成す
る。ここまでの過程の断面図を図１４に示す。

【００１５】（１２）ＣＶＤ技術を用い、素子分離酸化
シリコン膜２、ゲート酸化シリコン膜１０、ＮＭＯＳゲ
ート電極１５及びＰＭＯＳゲート電極１６上に酸化シリ
コン膜１８を約１００ｎｍの厚さで形成する。ここまで
の過程の断面図を図１５に示す。

【００１６】（１３）エッチング技術を用い、酸化シリ
コン膜１８をエッチバックし、ＮＭＯＳゲート電極１５
及びＰＭＯＳゲート電極１６の側壁にサイドウォール酸
化シリコン膜１９を形成する。

【００１７】（１４）フォトリソグラフィ技術を用い、
Ｐ型ウェル領域８の上部のみ開口して、その後イオン注
入技術を用い、ＮＭＯＳゲート電極１５及びサイドウォ
ール酸化シリコン膜１９をマスクにして自己整合（セル
フアライン）的に不純物（ヒ素）を注入し、ＮＭＯＳＮ
型高濃度不純物領域２０を形成する。ここまでの過程の
断面図を図１６に示す。

【００１８】（１５）フォトリソグラフィー技術を用
い、Ｎ型ウェル領域９の上部及び将来Ｂｉｐトランジス
タのグラフトベース領域となる箇所（図１７の←→Ａ
Ａ′の部分）を開口する。その後イオン注入技術を用
い、ＰＭＯＳゲート電極１６及びサイドウォール酸化シ
リコン膜１９をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、Ｐ型高濃度
不純物領域２１を形成する。この時、同時にＢｉｐトラ
ンジスタＮ型埋め込み層６の上部の一部分（図１７の←
→ＡＡ′の部分）にもＰ型高濃度不純物領域２１が形成
される。ここまでの過程の断面図を図１７に示す。

【００１９】（１６）以上の過程を経て得られた半導体
装置の断面図を図１８に示す。ここで、１はシリコン基
板、３はＢｉｐＮ型低濃度不純物領域、４はＢｉｐコレ
クタＮ型高濃度不純物領域、６はＢｉｐＮ型埋め込み
層、７はＢｉｐベースＰ型低濃度不純物領域、１２ａは
多結晶シリコン、１３ａはシリサイド、１５はＮＭＯＳ
ゲート電極、１６はＰＭＯＳゲート電極、１７はＮＭＯ
ＳＮ型低濃度不純物領域、１９はサイドウォール酸化シ
リコン膜、２０はＮＭＯＳＮ型高濃度不純物領域、２１
はＰ型高濃度不純物領域である。

【００２０】（１７）ＣＶＤ技術を用い、素子分離酸化
シリコン膜２、ＮＭＯＳゲート電極１５、ＰＭＯＳゲー
ト電極１６及びサイドウェール酸化シリコン膜１９上に
酸化シリコン膜２２を約１００ｎｍの厚さで形成する。

【００２１】（１８）フォトリソグラフィー技術を用
い、エミッタコンタクトホール２３の上部のみ開口し、
次にエッチング技術を用いて酸化シリコン膜２２をエッ
チングし、エミッタコンタクトホール２３を形成する。

【００２２】（１９）ＣＶＤ技術を用い、酸化シリコン
膜２２上に多結晶シリコン１２ｂを約１００ｎｍの厚さ
で形成する。その後、イオン注入技術を用い、不純物
（ヒ素）を注入する。そして、熱処理を行い、多結晶シ
リコン１２ｂから不純物（ヒ素）をシリコン基板１へ熱
拡散させ、ＢｉｐエミッタＮ型高濃度不純物領域１１形
成する。

【００２３】（２０）高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）１３ｂを約１００ｎｍの厚
さでスパッタし、ポリサイド構造とする。

【００２４】（２１）フォトリソグラフィー技術を用
い、Ｂｉｐエミッタ電極１４及びＧＮＤ電位線２４をパ
ターニングする。ここまでの過程の断面図を図１９に示
す。

【００２５】このような技術は、工程数の多いＢｉＣＭ
ＯＳＳＲＡＭにおいて、コスト削減のため、エミッタ
電極を他の配線層と同時に形成するといった場合によく
用いられるものである。

【００２６】

【発明が解決しようとする課題】しかしながら、上記し
た従来の技術は下記記載の問題点を有している。

【００２７】第１の問題点は、ＧＮＤ電位線とＢｉｐト
ランジスタのエミッタ電極を同一導電層で形成する場
合、短チャネルＭＯＳトランジスタと製品の高速化を可
能にする高性能Ｂｉｐトランジスタの実現の両立が不可
能になってくる、ということである。

【００２８】その理由は、一般的にはＧＮＤ電位線はＭ
ＯＳトランジスタを形成した後で形成されるので、上記
従来の技術で説明したように、エミッタ拡散層を形成す
るための熱処理を行うと、その熱処理はＭＯＳトランジ
スタに影響を及ぼすからである。逆に、熱処理を加えな
いと製品の高速化を可能にする高性能Ｂｉｐトランジス
タを実現することができないからである。

【００２９】第２の問題点は、従来の技術のように、ポ
リサイド構造でＧＮＤ電位線を形成すると、そのＧＮＤ
電位線がシリコン基板と接触する部分（コンタクト）の
抵抗（ＧＮＤコンタクト抵抗）が高くなってしまい、低
電圧対応の半導体装置を実現することができなくなる、
ということである。この問題は、今後半導体装置の微細
化が進む、つまりコンタクトホール径の微細化が進むに
つれて顕著になってくる。

【００３０】その理由は、以下の通りである。すなわ
ち、Ｂｉｐトランジスタのエミッタ拡散層（高濃度Ｎ型
不純物領域）はシリコン基板表面から非常に浅く拡散さ
せて形成しなければ高性能なＢｉｐトランジスタを実現
できないため、一般にエミッタ拡散層は多結晶シリコン
中にイオン注入技術を用いて不純物（ヒ素）を注入し、
その後の熱処理でその不純物（ヒ素）を拡散させて形成
するという方法が用いられる。多結晶シリコンの代わり
に高融点金属であるＴｉやＷとシリコンの化合物（シリ
サイド）を用いるということが単純な考えで思い付く
が、これらは不純物を吸収する性質があるためシリコン
基板中に不純物（ヒ素）を拡散させてエミッタ電極を形
成することができない。

【００３１】上記従来の技術のように、ＧＮＤ電位線と
Ｂｉｐトランジスタのエミッタ電極を同一導電層で形成
する場合、上記に述べた理由から、これらはＣＶＤ技術
を用いて多結晶シリコン堆積させ、その後高融点金属で
あるＴｉやＷとシリコンの化合物（シリサイド）をスパ
ッタするというポリサイド構造とするのが普通である。

【００３２】しかし、上記従来の技術のように、ポリサ
イド構造でＧＮＤ電位線を形成する場合、図１９に示す
ように、多結晶シリコンがシリコン基板と接触し、高融
点金属であるＴｉやＷとシリコンの化合物（シリサイ
ド）はその多結晶シリコンの上部に形成されるためシリ
コン基板と接触する部分（コンタクト）の抵抗（ＧＮＤ
コンタクト抵抗）は高くなってしまう。特に、今後半導
体装置の微細化が進む、つまり、コンタクトホール径の
微細化が進むにつれて、この問題は顕著になってくる。

【００３３】ここで、ＧＮＤコンタクト抵抗が高くなっ
てしまうと、なぜ低電圧対応の半導体装置を実現するこ
とができなくなるのかということについて簡単に説明す
る。

【００３４】図２０に、抵抗負荷型ＳＲＡＭのメモリセ
ルの回路構成を示している。

【００３５】図２０において、Ｔｒ₁、Ｔｒ₂は第１、第
２の駆動用ＮＭＯＳトランジスタ、Ｒ₁、Ｒ₂は第１、第
２の抵抗素子、Ｔｒ₃、Ｔｒ₄は第１、第２のデータ読み
書きのための転送用ＮＭＯＳトランジスタ、ＷＬは第
１、第２の転送用ＮＭＯＳトランジスタのゲート電極、
ＢＬ、ＢＬ￣は一対のビット線である。また、Ｖ_CCは電
源電圧Ｖ_CCの電位を、ＧＮＤはＧＮＤの電位を与える。

【００３６】いま仮に、第１の抵抗素子Ｒ₁のＧＮＤ電
位線側と第１の駆動用ＮＭＯＳトランジスタＴｒ₁のド
レインＤとの接続点Ｎ₁に第１の転送用ＮＭＯＳトラン
ジスタＴｒ₃を介してビット線ＢＬ￣から“Ｌ”レベル
が書き込まれ、第２の抵抗素子Ｒ₂のＧＮＤ電位線側と
第１の駆動用ＮＭＯＳトランジスタＴｒ₂のドレインＤ
との接続点Ｎ₂に第２の転送用ＮＭＯＳトランジスタＴ
ｒ₄を介してビット線ＢＬから“Ｈ”レベルが書き込ま
れているとする。

【００３７】この場合、第１の駆動用ＮＭＯＳトランジ
スタＴｒ₁はそのゲートＧに“Ｈ”レベルが与えられる
ためＯＮ状態となり、接続点Ｎ₁がグランドＧＮＤとの
接続により“Ｌ”レベルを保持する。

【００３８】また、第２の駆動用ＮＭＯＳトランジスタ
Ｔｒ₂はそのゲートＧに“Ｌ”レベルが与えられるため
ＯＦＦ状態となり、接続点Ｎ₂が第２の抵抗素子Ｒ₂を介
して直流電源Ｖ_CCに接続されるので“Ｈ”レベルを保持
する。

【００３９】ここで、上記に示したように、ポリサイド
構造でＧＮＤ電位線を形成した場合、ＧＮＤコンタクト
抵抗が高くなるが、その時のメモリセルの回路構成は、
図２１に示すような回路図で表される。

【００４０】このような構成の場合、ＧＮＤ電位線に抵
抗がつくことになるので、“Ｌ”レベルがＧＮＤ抵抗が
つくぶんだけ上昇することになり、電源電圧であるＶ_CC
電位を下げて行ったときに“Ｈ”レベルと“Ｌ”レベル
の差がなくなり、低電圧対応の半導体装置を形成するこ
とができなくなるからである。

【００４１】第３の問題点は、上記従来の技術によるＢ
ｉｐトランジスタのグラフトベース領域形成方法におい
ては、Ｂｉｐトランジスタのベースの寄生抵抗が増減す
る。つまり、素子の特性バラツキが生じるので、製品の
歩留まりに影響を及ぼすことになる、ということであ
る。

【００４２】その理由は、以下の通りである。上記従来
の技術によればＢｉｐトランジスタのグラフトベース領
域はフォトリソグラフィー技術を用いて形成されるの
で、フォトレジストの目ズレが生じたときにはＢｉｐト
ランジスタのベースの寄生抵抗が増減し、Ｂｉｐトラン
ジスタの特性バラツキが生じることになるからである。
例えば、図１７のＡ方向に目ズレが生じたときには、Ｂ
ｉｐトランジスタのベースの寄生抵抗は増加し、逆に
Ａ′方向に目ズレが生じたときにはＢｉｐトランジスタ
のベースの寄生抵抗は減少することになる。

【００４３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その第１の目的は、工程数を
増やすことなくＢｉＣＭＯＳＳＲＡＭ半導体装置の高
速化を可能にする半導体装置およびその製造方法を提供
することにある。

【００４４】本発明の第２の目的は、電源電圧を下げて
いった場合でも、ＳＲＡＭメモリセルの“Ｈ”レベルと
“Ｌ”レベルの差をセル動作するのに十分な程度まで確
保し、低電圧対応の半導体装置及びその製造方法を提供
することにある。

【００４５】本発明の第３の目的は、Ｂｉｐトランジス
タのグラフトベース領域をフォトリソグラフィー技術を
用いて形成せずに、Ｂｉｐトランジスタのエミッタ電極
とその側壁に形成したサイドウォール酸化シリコン膜を
マスクにして自己整合（セルフアライン）的に形成し、
Ｂｉｐトランジスタのベースの寄生抵抗の増減をなく
す、つまり、Ｂｉｐトランジスタの特性バラツキを抑
え、製品の歩留まりを向上させる半導体装置およびその
製造方法を提供することにある。

【００４６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、バイポーラトランジスタと
ＭＯＳトランジスタを具備した半導体装置において、前
記バイポーラトランジスタのエミッタ電極が前記ＭＯＳ
トランジスタのゲート電極と同一導電層であり、前記エ
ミッタ電極とゲート電極の側壁にサイドウォール絶縁膜
を有する、ことを特徴とする。

【００４７】本発明の半導体装置においては、バイポー
ラトランジスタのエミッタ電極とＭＯＳトランジスタの
ゲート電極は、多結晶シリコンと、高融点金属であるＴ
ｉやＷとシリコンの化合物（シリサイド）の積層構造で
あるポリサイド構造であることを特徴とする。

【００４８】また、本発明の半導体装置の製造方法は、
バイポーラトランジスタのエミッタ電極及びＭＯＳトラ
ンジスタのゲート電極となる導電層を同一層で形成し、
前記エミッタ電極とゲート電極の上部に絶縁膜を形成
し、前記絶縁膜をエッチバックし、前記エミッタ電極と
ゲート電極の側壁にサイドウォール絶縁膜を形成し、前
記サイドウォール絶縁膜及びエミッタ電極をマスクとし
てセルフアライン的にバイポーラトランジスタのグラフ
トベース領域を形成するためのイオン注入を行う工程と
を含んでなることを特徴とする。

【００４９】また本発明の半導体装置の製造方法におい
ては、バイポーラトランジスタのエミッタ電極及びＭＯ
Ｓトランジスタのゲート電極となる導電層を形成するた
めに、多結晶シリコンを成長させ、その後高融点金属で
あるＴｉやＷとシリコンとの化合物（シリサイド）をス
パッタしてポリサイド構造を形成する工程を含んでなる
ことを特徴とする。

【００５０】本発明によれば、Ｂｉｐトランジスタのエ
ミッタ電極とＭＯＳトランジスタのゲート電極を同一導
電層で形成するので、エミッタ拡散層を形成するための
熱処理を行ってもその熱処理はＭＯＳトランジスタ形成
前に加わることになる。従って、ＭＯＳトランジスタの
特性には影響を及ぼさないので、短チャネルＭＯＳトラ
ンジスタを実現でき、高性能Ｂｉｐトランジスタとの両
立を実現することが可能になる。

【００５１】

【発明の実施の形態】まず、本発明の原理、作用につい
て説明する。本発明を用いたＢｉｐトランジスタ形成方
法においては、ゲート酸化シリコン膜（図１の１０）を
形成後、将来ＢｉｐエミッタＮ型高濃度不純物領域（図
１の１１）となる部分の上部のみフォトリソグラフィー
技術を用いて開口し、エッチング技術を用いてゲート酸
化シリコン膜（図１の１０）をエッチングし、エミッタ
コンタクトホール（図１の２３）を形成する。

【００５２】そして、ＣＶＤ技術を用い、ゲート酸化シ
リコン膜（図１の１０）上に多結晶シリコン（図１の１
２ａ）を約１００ｎｍの厚さで形成する。その後、イオ
ン注入技術を用い、不純物（ヒ素）を注入する。

【００５３】その後、熱処理を行い、多結晶シリコン
（図１の１２ａ）から不純物（ヒ素）をシリコン基板
（図１の１）へ熱拡散させ、ＢｉｐエミッタＮ型高濃度
不純物領域（図１の１１）を形成する。

【００５４】その次に、高融点金属であるＴｉやＷとシ
リコンの化合物（シリサイド）（図１の１３ａ）を約１
００ｎｍの厚さでスパッタし、ポリサイド構造とする。

【００５５】次にフォトリソグラフィー技術を用い、Ｂ
ｉｐエミッタ電極（図１の１４）、ＮＭＯＳゲート電極
（図１の１５）及びＰＭＯＳゲート電極（図１の１６）
をパターニングし、それらの電極の上部に酸化シリコン
膜（図９の１８）を形成した後、エッチング技術を用
い、前記酸化シリコン膜（図９の１８）をエッチバック
し、サイドウォール酸化シリコン膜（図１の１９）を形
成する。

【００５６】そして、Ｐ型ウェル領域（図１の８）を除
いた部分をフォトリソグラフィー技術を用いて開口し、
不純物（フッ化ボロン）を注入することにより、Ｂｉｐ
エミッタ電極（図１の１４）とサイドウォール酸化シリ
コン膜（図１の１９）をマスクとしてフォトリソグラフ
ィー技術を用いずに自己整合（セルフアライン）的にＢ
ｉｐトランジスタのグラフトベース領域となるＰ型高濃
度不純物領域（図１の２１）を形成する。

【００５７】本発明によるＢｉｐトランジスタ形成方法
では、Ｂｉｐトランジスタのエミッタ電極とＭＯＳトラ
ンジスタのゲート電極を同一導電層で形成しているの
で、エミッタ拡散層を形成するための熱処理を行って
も、その熱処理はＭＯＳトランジスタ形成前に加わるこ
とになる。従って、ＭＯＳトランジスタの特性には影響
を及ぼさない。そのため、短チャネルＭＯＳトランジス
タと高性能Ｂｉｐトランジスタの両立を実現することが
可能になる。つまり、工程数を増やすことなく、ＢｉＣ
ＭＯＳＳＲＡＭ半導体装置の高速化が可能になる。

【００５８】また、Ｂｉｐトランジスタのエミッタ電極
とＭＯＳトランジスタのゲート電極を同一導電層で形成
するので、ＧＮＤ電位線は、従来技術によれば多結晶シ
リコンと、高融点金属であるＴｉやＷとシリコンの化合
物（シリサイド）との積層構造であるポリサイド構造で
あったのに対し、本発明においては、高融点金属である
ＴｉやＷとシリコンの化合物（シリサイド）単層構造に
することができる。従って、ＧＮＤ抵抗が増大せずに、
電源電圧を下げていった場合でも、ＳＲＡＭメモリセル
の“Ｈ”レベルと“Ｌ”レベルの差はセル動作するのに
十分な程度まで確保でき、低電圧対応の半導体装置を実
現することが可能になる。

【００５９】更に、従来の技術によればＢｉｐトランジ
スタのグラフトベース領域はフォトリソグラフィー技術
を用いて形成していたのに対し、本発明においては、Ｂ
ｉｐトランジスタのエミッタ電極とその側壁に形成した
サイドウォール酸化シリコン膜をマスクにして自己整合
（セルフアライン）的に形成しているので、目ズレの心
配がない。つまり、Ｂｉｐトランジスタのベースの寄生
抵抗が増減せず、Ｂｉｐトランジスタの特性バラツキが
生じないので、製品の歩留まりの向上が期待できる。

【００６０】次に、本発明の好ましい実施の形態につい
て図面を参照して詳細に説明する。図１を参照すると、
本発明の好ましい実施の形態は、Ｂｉｐトランジスタ形
成において、Ｂｉｐトランジスタのエミッタ電極１４と
ＮＭＯＳトランジスタのゲート電極１５及びＰＭＯＳト
ランジスタのゲート電極１６を同一導電層で形成する。

【００６１】この導電層は、まず最初に多結晶シリコン
１２ａを１００ｎｍ〜１５０ｎｍの厚さで形成する。次
に、イオン注入技術を用い、ヒ素などのＮ型不純物を注
入する。その後、熱処理を行い、エミッタコンタクトホ
ール２３を通して多結晶シリコン１２ａからその不純物
をシリコン基板１へ熱拡散させ、ＢｉｐエミッタＮ型高
濃度不純物領域１１を形成する。その次に、シリサイド
１３ａを１００ｎｍ〜１５０ｎｍの厚さでスパッタす
る。このシリサイドは、高融点金属であるＴｉやＷとシ
リコンの化合物（シリサイド）である。

【００６２】そして、最終的に、上記のＢｉｐトランジ
スタのエミッタ電極１４とＮＭＯＳトランジスタのゲー
ト電極１５及びＰＭＯＳトランジスタのゲート電極１６
はポリサイド構造とする。

【００６３】その後、Ｂｉｐトランジスタのエミッタ電
極１４とＮＭＯＳトランジスタのゲート電極１５及びＰ
ＭＯＳトランジスタのゲート電極１６の側壁にサイドウ
ォール酸化シリコン膜１９を形成する。サイドウェール
酸化シリコン膜１９は、酸化膜、窒化膜などの絶縁膜で
ある。そして、Ｐ型ウェル領域８を除いた部分をフォト
リソグラフィー技術を用いて開発し、フッ化ボロンなど
のＰ型不純物をＢｉｐエミッタ電極１４とサイドウォー
ル酸化シリコン膜９１をマスクとして、フォトリソグラ
フィー技術を用いずに自己整合（セルフアライン）的に
注入する。その結果、Ｂｉｐトランジスタのグラフトベ
ース領域となるＰ型高濃度不純物領域２１が形成され
る。

【００６４】その後、素子分離酸化シリコン膜２、Ｂｉ
ｐトランジスタのエミッタ電極１４、ＮＭＯＳトランジ
スタのゲート電極１５、ＰＭＯＳトランジスタのゲート
電極１６及びサイドウォール酸化シリコン膜１９上に酸
化シリコン膜２２を１００ｎｍ〜１５０ｎｍの厚さで形
成する。この酸化シリコン膜２２は窒化シリコン膜など
の絶縁膜であれば問題ない。そして、酸化シリコン膜２
２上にＧＮＤ電位線２４を１００ｎｍ〜１５０ｎｍの厚
さで形成する。このＧＮＤ電位線は、高融点金属である
ＴｉやＷとシリコンの化合物（シリサイド）の構造とす
る。

【００６５】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本発明の一実施例に係るＢ
ｉＣＭＯＳＳＲＡＭの断面構造図、図２乃至図１２
に、本発明の一実施例に係る半導体装置の製造方法の製
造工程を工程順に断面図として示す。

【００６６】図１を参照すると、本実施例において、従
来の技術と異なる構成は、従来の技術の構成を示す図１
９と比較して、エミッタ電極１４がＮＭＯＳトランジス
タのゲート電極１５及びＰＭＯＳトランジスタのゲート
電極１６と同一導電層で形成されていること、及び、Ｇ
ＮＤ電位線２４が高融点金属であるＴｉやＷとシリコン
の化合物（シリサイド）の単層の構造である、というこ
とである。

【００６７】このような構造のＢｉＣＭＯＳＳＲＡＭ
の製造の手順を以下に説明する。

【００６８】なお、Ｎ型ウェル領域９まで製造過程は、
上記従来の技術で説明したものと同様であり、図２乃至
図６に示す通りであるので、その説明は省略する。

【００６９】（１）シリコン基板１を熱酸化してゲート
酸化シリコン膜１０を約８ｎｍの厚さで形成する。

【００７０】（２）フォトリソグラフィー技術を用い、
エミッタコンタクトホール２３の上部のみ開口し、次に
エッチング技術を用いてゲート酸化シリコン膜１０をエ
ッチングし、エミッタコンタクトホール２３を形成す
る。

【００７１】（３）ＣＶＤ技術を用い、ゲート酸化シリ
コン膜１０上に多結晶シリコン１２ａを約１００ｎｍの
厚さで形成する。その後、イオン注入技術を用い、不純
物（ヒ素）を注入する。そして、熱処理を行い、多結晶
シリコン１２ａから不純物（ヒ素）をシリコン基板１へ
熱拡散させ、ＢｉｐエミッタＮ型高濃度不純物領域１１
を形成する。

【００７２】（４）高融点金属であるＴｉやＷとシリコ
ンの化合物（シリサイド）１３ａを約１００ｎｍの厚さ
でスパッタし、ポリサイド構造とする。

【００７３】（５）フォトリソグラフィー技術を用い、
Ｂｉｐエミッタ電極１４、ＮＭＯＳゲート電極１５及び
ＰＭＯＳゲート電極１６をパターニングする。ここで、
将来Ｂｉｐトランジスタが形成される箇所、つまり、Ｂ
ｉｐＮ型埋め込み層６上には上記（４）で形成したポリ
サイド構造の電極は存在しているということ注意する。
ここまでの過程の断面図を図７に示す。

【００７４】（６）フォトリソグラフィー技術を用い、
Ｐ型ウェル領域８の上部のみ開口して、その後イオン注
入技術を用い、ＮＭＯＳゲート電極１５をマスクにして
自己整合（セルフアライン）的に不純物（リン）を注入
し、ＮＭＯＳＮ型低濃度不純物領域１７を形成する。こ
こまでの過程の断面図を図８に示す。

【００７５】（７）ＣＶＤ技術を用い、素子分離酸化シ
リコン膜２、ゲート酸化シリコン膜１０、Ｂｉｐエミッ
タ電極１４、ＮＭＯＳゲート電極１５及びＰＭＯＳゲー
ト電極１６上に酸化シリコン膜１８を約１００ｎｍの厚
さで形成する。ここまでの過程の断面図を図９に示す。

【００７６】（８）エッチング技術を用い、酸化シリコ
ン膜１８をエッチバックし、Ｂｉｐエミッタ電極１４、
ＮＭＯＳゲート電極１５及びＰＭＯＳゲート電極１６の
側壁にサイドウォール酸化シリコン膜１９を形成する。

【００７７】（９）フォトリソグラフィー技術を用い、
Ｐ型ウェル領域８の上部のみ開口して、その後イオン注
入技術を用い、ＮＭＯＳゲート電極１５及びサイドウォ
ール酸化シリコン膜１９をマスクにして自己整合（セル
フアライン）的に不純物（ヒ素）を注入し、ＮＭＯＳＮ
型高濃度不純物領域２０を形成する。ここまでの過程の
断面図を図１０に示す。

【００７８】（１０）フォトリソグラフィー技術を用
い、Ｎ型ウェル領域９の上部及びＢｉｐトランジスタの
コレクタＮ型高濃度不純物領域４以外の上部を開口す
る。その後イオン注入技術を用い、Ｂｉｐエミッタ電極
１４、ＰＭＯＳゲート電極１６及びサイドウォール酸化
シリコン膜１９をマスクにして自己整合（セルフアライ
ン）的に不純物（フッ化ボロン）を注入し、Ｐ型高濃度
不純物領域２１を形成する。ここで、Ｂｉｐトランジス
タのＰ型高濃度不純物領域２１は、将来Ｂｉｐトランジ
スタのグラフトベース領域となる。ここまでの過程の断
面図を図１１に示す。

【００７９】（１１）以上の過程を経て得られた半導体
装置の断面図を図１２に示す。図１２において、１はシ
リコン基板、３はＢｉｐＮ型低濃度不純物領域、４はＢ
ｉｐコレクタＮ型高濃度不純物領域、６はＢｉｐＮ型低
埋め込み層、７はＢｉｐベースＰ型低濃度不純物領域、
１１はＢｉｐエミッタＮ型高濃度不純物領域、１２ａは
多結晶シリコン、１３ａはシリサイド、１４はＢｉｐエ
ミッタ電極、１５はＮＭＯＳゲート電極、１６はＰＭＯ
Ｓゲート電極、１７はＮＭＯＳＮ型低濃度不純物領域、
１９はサイドウォール酸化シリコン膜、２０はＮＭＯＳ
Ｎ型高濃度不純物領域、２１はＰ型高濃度不純物領域、
２３はエミッタコンタクトホールである。

【００８０】（１２）ＣＶＤ技術を用い、素子分離酸化
シリコン膜２、Ｂｉｐエミッタ電極１４、ＮＭＯＳゲー
ト電極１５、ＰＭＯＳゲート電極１６及びサイドウォー
ル酸化シリコン膜１９上に酸化シリコン膜２２を約１０
０ｎｍの厚さで形成する。

【００８１】（１３）高融点金属であるＴｉやＷとシリ
コンの化合物（シリサイド）１３ｂを約１００ｎｍの厚
さでスパッタする。

【００８２】（１４）フォトリソグラフィー技術を用
い、ＧＮＤ電位線２４をパターニングする。

【００８３】（１５）以上の過程を経て得られた半導体
装置の断面図を図１に示す。図１において、１はシリコ
ン基板、３はＢｉｐＮ型低濃度不純物領域、４はＢｉｐ
コンパレータＮ型高濃度不純物領域、６はＢｉｐＮ型埋
め込み層、７はＢｉｐベースＰ型低濃度不純物領域、１
１はＢｉｐエミッタＮ型高濃度不純物領域、１２ａは多
結晶シリコン、１３ａ，１３ｂはシリサイド、１４はＢ
ｉｐエミッタ電極、１５はＮＭＯＳゲート電極、１６は
ＰＭＯＳゲート電極、１７はＮＭＯＳＮ型低濃度不純物
領域、１９はサイドウォール酸化シリコン膜、２０はＮ
ＭＯＳＮ型高濃度不純物領域、２１はＰ型高濃度不純物
領域、２２は酸化シリコン膜、２３はエミッタコンタク
トホール、２４はＧＮＤ電位線である。

【００８４】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００８５】本発明の第１の効果は、工程数を増やすこ
となくＢｉＣＭＯＳＳＲＡＭ半導体装置の高速化が可
能になる、ということである。

【００８６】その理由は次の通りである。本発明におい
ては、Ｂｉｐトランジスタのエミッタ電極とＭＯＳトラ
ンジスタのゲート電極を同一導電層で形成するので、エ
ミッタ拡散層を形成するための熱処理を行っても、その
熱処理はＭＯＳトランジスタ形成前に加わることにな
る。従って、ＭＯＳトランジスタの特性には影響を及ぼ
さないことから、短チャネルＭＯＳトランジスタを実現
でき、高性能Ｂｉｐトランジスタとの両立を実現するこ
とが可能になる、からである。

【００８７】本発明の第２の効果は、電源電圧を下げて
いった場合でも、ＳＲＡＭメモリセルの“Ｈ”レベルと
“Ｌ”レベルの差をセル動作するのに十分な程度まで確
保し、低電圧対応の半導体装置を実現可能になる、とい
うことである。

【００８８】その理由は次の通りである。Ｂｉｐトラン
ジスタのエミッタ拡散層（高濃度Ｎ型不純物領域）はシ
リコン基板表面から非常に浅く拡散させて形成しなけれ
ば高性能なＢｉｐトランジスタを実現できないため、一
般に、エミッタ拡散層は多結晶シリコン中にイオン注入
技術を用いて不純物（ヒ素）を注入し、その後の熱処理
でその不純物（ヒ素）を拡散させて形成するという方法
が用いられている。多結晶シリコンの代わりに高融点金
属であるＴｉやＷとシリコンの化合物（シリサイド）を
用いるということが単純な考えで思い付くが、これらは
不純物を吸収する性質があるためシリコン基板中に不純
物（ヒ素）を拡散させてエミッタ電極を形成することが
できない。上記従来技術のように、ＧＮＤ電位線とＢｉ
ｐトランジスタのエミッタ電極を同一導電層で形成する
場合、上記に述べた理由から、これらはＣＶＤ技術を用
いて多結晶シリコン堆積させ、その後高融点金属である
ＴｉやＷとシリコンの化合物（シリサイド）をスパッタ
するというポリサイド構造とするのが普通である。

【００８９】上記従来の技術のように、ポリサイド構造
でＧＮＤ電位線を形成する場合、図１９に示すように、
多結晶シリコンがシリコン基板と接触し、高融点金属で
あるＴｉやＷとシリコンの化合物（シリサイド）はその
多結晶シリコンの上部に形成されるためシリコン基板と
接触する部分（コンタクト）の抵抗（ＧＮＤコンタクト
抵抗）は高くなってしまう。

【００９０】これに対し、本発明において、ＧＮＤ電位
線は高融点金属であるＴｉやＷとシリコンの化合物（シ
リサイド）単層であるため、ＧＮＤコンタクト抵抗は高
くならないからである。

【００９１】本発明の第３の効果は、Ｂｉｐトランジス
タのベースの寄生抵抗の増減が抑えられる。つまり、Ｂ
ｉｐトランジスタの特性バラツキが抑えられ、製品の歩
留まりが向上する、ということである。

【００９２】その理由は、本発明においては、Ｂｉｐト
ランジスタのグラフトベース領域はフォトリソグラフィ
ー技術を用いて形成するのではなく、Ｂｉｐトランジス
タのエミッタ電極とその側壁に形成されたサイドウォー
ル酸化シリコン膜をマスクにして自己整合（セルフアラ
イン）的に形成しているため、目ズレの影響がなくなる
からである。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体装置の断面図であ
る。

【図２】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図３】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図４】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図５】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図６】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図７】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図８】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図９】本発明の一実施例の製造方法を説明するための
工程断面図である。

【図１０】本発明の一実施例の製造方法を説明するため
の工程断面図である。

【図１１】本発明の一実施例の製造方法を説明するため
の工程断面図である。

【図１２】本発明の一実施例の製造方法を説明するため
の工程断面図である。

【図１３】従来技術の製造方法を説明するための工程図
である。

【図１４】従来技術の製造方法を説明するための工程図
である。

【図１５】従来技術の製造方法を説明するための工程図
である。

【図１６】従来技術の製造方法を説明するための工程図
である。

【図１７】従来技術の製造方法を説明するための工程図
である。

【図１８】従来技術の製造方法を説明するための工程図
である。

【図１９】従来技術の製造方法を説明するための工程図
である。

【図２０】ＧＮＤコンタクト抵抗が大きくない場合のＳ
ＲＡＭのメモリセルの回路図である。

【図２１】ＧＮＤコンタクト抵抗が大きい場合のＳＲＡ
Ｍのメモリセルの回路図である。

【符号の説明】

１シリコン基板２素子分離酸化シリコン膜３ＢｉｐＮ型低濃度不純物領域４ＢｉｐコレクタＮ型高濃度不純物領域６ＢｉｐＮ型埋め込み層７ＢｉｐベースＰ型低濃度不純物領域８Ｐ型ウェル領域９Ｎ型ウェル領域１０ゲート酸化シリコン膜１１ＢｉｐエミッタＮ型高濃度不純物領域１２ａ，１２ｂ多結晶シリコン１３ａ，１３ｂシリサイド１４Ｂｉｐエミッタ電極１５ＮＭＯＳゲート電極１６ＰＭＯＳゲート電極１７ＮＭＯＳ型低濃度不純物領域１９サイドウォール酸化シリコン膜２０ＮＭＯＳＮ型高濃度不純物領域２１Ｐ型高濃度不純物領域２２酸化シリコン膜２３エミッタコンタクトホール２４ＧＮＤ電位線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/088

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタとＭＯＳトランジ
スタを具備した半導体装置において、前記バイポーラトランジスタのエミッタ電極が前記ＭＯ
Ｓトランジスタのゲート電極と同一導電層であり、前記
エミッタ電極と、前記ゲート電極の側壁に、サイドウォ
ール絶縁膜を有する、ことを特徴とする半導体装置。
【請求項２】前記バイポーラトランジスタのエミッタ電
極とＭＯＳトランジスタのゲート電極が、多結晶シリコ
ンと、高融点金属とシリコンとの化合物（シリサイド）
との積層構造であるポリサイド構造である、ことを特徴
とする請求項１記載の半導体装置。
【請求項３】バイポーラトランジスタとＭＯＳトランジ
スタを具備した半導体装置において、バイポーラトランジスタのエミッタ電極がＮＭＯＳゲー
ト電極及びＰＭＯＳゲート電極と同一導電層で形成さ
れ、該導電層は、多結晶シリコンと、高融点金属シリサイド
との積層構造であるポリサイド構造とされ、前記エミッタ電極及びゲート電極はその側壁にサイドウ
ォール酸化膜を備え、前記バイポーラトランジスタのエ
ミッタ電極と前記サイドウォール酸化シリコン膜をマス
クにして自己整合（セルフアライン）的に、前記バイポ
ーラトランジスタのグラフトベース領域である高濃度不
純物領域が形成され、ＧＮＤ電位線は、高融点金属シリ
サイドの単層構造である、ことを特徴とする半導体装
置。
【請求項４】（ａ）バイポーラトランジスタのエミッタ
電極及びＭＯＳトランジスタのゲート電極となる導電層
を同一層で形成し、（ｂ）前記エミッタ電極とゲート電極の上部に絶縁膜を
形成し、前記絶縁膜をエッチバックし、前記エミッタ電
極とゲート電極の側壁にサイドウォール絶縁膜を形成
し、（ｃ）前記サイドウォール絶縁膜及びエミッタ電極をマ
スクとしてセルフアライン的にバイポーラトランジスタ
のグラフトベース領域を形成するためのイオン注入を行
う工程と、を含んでなることを特徴とする半導体装置の製造方法。
【請求項５】請求項４の半導体装置の製造方法におい
て、バイポーラトランジスタのエミッタ電極及びＭＯＳ
トランジスタのゲート電極となる導電層を形成するため
に、多結晶シリコンを成長させ、その後高融点金属であ
るＴｉやＷとシリコンとの化合物（シリサイド）をスパ
ッタしてポリサイド構造を形成する工程を含んでなるこ
とを特徴とする半導体装置の製造方法。