JPH02122522A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置とその製造方法に関し、更に詳し
くはＳＲＡＭ（スタティックＲＡＭ）等の各メモリセル
のフリップフロップ回路に接地配線層が配線される半導
体装置に関する。

［発明の概要］ 本発明は、配線を形成した半導体装置及びその製造方法
において、半導体領域に１×１０１３／ｃｍ８以上３　
Ｘ　１０　”／　ｃ　ｍ”以下の濃度で不純物を導入し
て形成したｎ型不純物拡散領域上に高融点金属シリサイ
ド層からなる配線を形成するようにしたことにより、 例えば、ＳＲＡＭの接地配線層の寄生抵抗並びにＭＩＳ
トランジスタで構成されるメモリセルリーク電流を低減
させ、しかも装置の縮小化を可能にすると共に工程数を
増すことなく実現出来るようにしたものである。

［従来の技術］ 従来、この種の半導体装置としては、ＳＲＡＭ等のメモ
リセル間の接地配線層を、半導体基板に不純物拡散を行
って形成し、配線の信頼性を高め、またソフトエラーに
ら強いものがある。しかしながら、このような従来例に
あっては、不純物拡散層のシート抵抗が３０Ω／口以上
と高くなり、このため、配線の寄生抵抗を低くするため
に配線の幅を拡げざるを得す、装置面積が増大する問題
点があった。これに対し、上記接地配線層をシリサイド
（Ｓｅｌｆ　Ａｌｉｇｎｅｄ　５ｉｌｉｃｉｄｅ）化す
ることで、抵抗を１桁以上低下させる提案がなされてい
るが、トランジスタの拡散層のシリサイド化は接合リー
ク電流の増加を来す問題点が生じる。そこで、第４Ａ図
〜第４Ｃ図に示すような工程で製造され、接地配線層の
みを選択的にシリサイド化する特願昭６２−２７６８７
５号に係る発明が提案されている。

この従来例は、第４Ａ図に示すように、選択酸化法等を
用いて半導体基板！上に素子分離のためのフィールド酸
化膜２，２を形成する。この一対のフィールド酸化膜２
，２は、パターンルールの最小限の幅だけ離間して形成
される。次に、ゲート酸化膜３を形成し、ゲート電極と
なる多結晶シリコン層４を被着させ、パターニングを行
う。そして、その多結晶シリコン層４をサイドウオール
等となる酸化Ｈ５により被覆する。次に、イオン注入の
バッファ層となる酸化膜６を形成するために、熱酸化を
行う。そして、イオン注入によりフィールド酸化膜２や
多結晶シリコン層４とセルファラインで不純物を半導体
基板ｌに導入する。このイオン注入により高濃度不純物
拡散領域７が形成される。

次に、第４Ｂ図に示すように、金属半導体化合物層（接
地配線層）を形成する領域を除いてレジスト層８で選択
的に被覆する。そして、このレジスト層８を用いて、前
記バッファ層として用いた酸化膜６を除去し、高濃度不
純物拡散領域７を露出させる。続いて、前記レジスト層
８を除去し、全面に金属半導体化合物層を形成するため
の例えばチタン、タングステン等のシリサイドを構成す
る金属を被着させ、次に熱処理を行ってシリサイド化を
図る。このようにして、第４ｃ図に示すように、前記高
濃度不純物拡散領域７の表面には、接地配線層である金
属半導体化合物層９が形成されることになる。

［発明が解決しようとする課題］ しかしながら、このような従来例にあっては、トランジ
スタ部の製造工程の他にシリサイド化に伴うマスク工程
の増加を来す問題点があった。

本発明は、このような従来の問題点に着目して創案され
たものであって、装置の製造工程の増加なしで接地配線
の低抵抗化とリーク電流の低減化を期し得る半導体装置
及びその製造方法を得んとするしのである。

［課題を解決するための手段］ そこで、本発明は、半導体領域に１ｘｌＯ”／ｃ　ｍ　
”以上３　Ｘ　１０　”／　ｃｍ”以下の濃度で不純物
を導入して形成したｎ型不純物拡散領域上に高融点金属
シリサイド層からなる配線を形成したことを、その主た
る解決手段としている。

［作用］ 半導体領域に１　ｘ　ｌ　Ｏ”／ｃ　ｍ”以上３ｘｌＯ
”／　ｃ　ｍ　”以下の濃度で不純物を導入することに
より、シリサイド化で十分に低抵抗化される。例えば、
ＳＲＡＭにおけるトランジスタ部の製造工程のＬ　Ｄ　
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
形成の際に、同時にｎ型不純物拡散領域を形成出来るた
め、製造工程の増加を抑制出来る。

［実施例］ 以下、本発明に係る半導体装置をＳＲＡＭに適用して図
面に示す実施例に基づいて詳細に説明する。

先ず、本実施例の構造は、例えば第１図に示すようなＳ
ＲＡＭに適用される。

以下、第１図に基づきその構造の概要を説明する。

まず、シリコンでなる半導体基板（半導体領域）ＩＯ上
に図中斜線領域で示すフィールド酸化膜１１．１２が形
成される。そして、平面上フィールド酸化膜ＩＩ、１２
に区切られた半導体領域に、フリップフロップ回路を構
成するＭＯＳトランジスタ１３．１４が形成され、アク
セストランジスタ１５．１６が形成されている。そして
、このＳＲＡＭには、同図中に点を付した領域で示され
、ヒ素（Ａｓ）をＩ　Ｘ　１０　”／ｃ　ｍ”以上３Ｘ
１０１４／　ｃ　ｍ　’以下の濃度で導入したｎ型の不
純物拡散領域上が金属半導体化合物層を形成するように
シリサイド化されてなる接地配線層１８が形成されてい
る。

上記ＭＯ８トランジスタ１３、シリサイド化された接地
配線層１８と接続する不純物拡散領域２２と、多結晶シ
リコン層３２と接続する不純物拡散領域２１とをそれぞ
れソース領域、ドレイン領域とし、略■字状の多結晶シ
リコン層３Ｉをゲート電極としている。このＭＯＳトラ
ンジスタ１３とゲート−ドレインが相互接続されるＭＯ
Ｓトランジスタ１４は、同様にシリサイド化された接地
配線層１８と接続する不純物拡散領域２３と、多結晶シ
リコン層３１と接続する不純物拡散領域２４とをそれぞ
れソース領域、ドレイン領域とし、略し字状の上記多結
晶シリコン層３２をゲート電極としている。

上記アクセストランジスタ１５は、上記不純物拡散領域
２４およびコンタクトホール３４を介してビット線と接
続する不純物拡散領域２５をソース・ドレイン領域とし
、そのゲート電極は、ワード線である多結晶シリコン層
３３である。また、上記アクセストランジスタ１６は、
多結晶シリコン層３２に接続される不純物拡散領域２６
と、不純物拡散領域２７をソース・ドレイン領域とし、
同様にそのゲート電極は、ワード線である多結晶シリコ
ン層３３である。

そして、上記接地配線層１８は、２つのメモリセルの間
に形成されており、フィールド酸化ａｔ１とフィールド
酸化膜１７の間に挟まれて存在する。この接地配線層１
８は、ワード線の長手方向を延在される方向とし、図示
のメモリセルでは、ＭＯＳトランジスタ１３の上記不純
物拡散領域２２と接続し、さらにＭＯＳトランジスタ１
４の上記不純物拡散領域２３と接続する。この接地配線
層１８は、半導体基板ＩＯに形成された不純物拡散領域
上をシリサイド化した構造を有している。

接地配線層Ｉ８は、シリサイド化されているために低抵
抗であり、従って、その幅Ｗ、はパターンルール（デザ
インルール）の最小限の幅でも良い。

シリサイド化すなわち金属半導体化合物層の形成は、例
えば、表面にＴｉ（チタン）等を堆積して熱処理するこ
とで行われる。

上記シリサイド化が行われる不純物拡散領域は、上記不
純物拡散領域２２．２３と連続である。従って、このよ
うな接地配線層１８を形成することにより、ポリサイド
構造等を採る場合に比較して、配線の段差が緩和される
。さらに工程もシリサイド化を行う工程で十分であり、
簡便な工程で良い。

また、パターンルールによる制約もないため、メモリセ
ルのサイズを十分に小さくできる。また、シリサイド化
される不純物拡散領域は上記不純物拡散領域２２．２３
と連続であり、これら不純物拡散領域２２．２３とのコ
ンタクトに際して、コンタクト抵抗が無い。一般に、シ
リサイド化によっては、接合のリークやゲート破壊も問
題となるが、本実施例のシリサイド化は基板（ウェル）
と等電位なため問題とならない。また、接地配線層１８
自体が十分に低抵抗化されていることは勿論である。さ
らに、メモリセルはシリサイド化された接地配線層Ｉ８
に囲まれ、ＳＲＡＭセルの縮小化に伴って問題になると
思われるソフトエラーにも強い構造となっている。

次に、本発明に係るＳＲＡＭを明確にするため、その要
部の製造方法について概念的に説明する。

まず、第２Ａ図に示すように、半導体基板４０上に選択
酸化法等を用いて素子分離のためのフィールド酸化膜４
１．４１を形成する。なお、これら一対のフィールド酸
化膜４１．４１は、パターンルールの最小限の幅だけ離
間して形成する。次に、ゲート酸化膜４２を形成した後
、ＭＩＳトランジスタのゲート電極となる多結晶シリコ
ン層４３を被着させバターニングを行う。そして、多結
晶シリコン層４３及びフィールド酸化膜４１．４■をマ
スクとして、半導体基板４０のメモリセル面に３ＸＩＯ
１３ａｍ−２の濃度でヒ素（Ａｓ）をイオン注入する。

このようなイオン注入により、ゲート電極である多結晶
シリコン層４３の両脇即ち、ソース・ドレイン領域とな
る領域に低濃度不純物拡散領域４４．４５及び、フィー
ルド酸化膜４！。

４■間に低濃度不純物拡散領域（ｎ型）４６が形成され
る。

次に、第２Ｂ図中、−点鎖線で示すように、半導体基板
４０表面に二酸化ケイ素（Ｓｔｏｗ）をＣＶＤ法にて堆
積させた後、エッチバックして半導体基板４０表面を露
出させる。このようなエッチバックにより、多結晶シリ
コン層４３及びゲート酸化膜４２の側面に５ｉＯｚでな
るサイドウオール４７ａ、４７ｂが形成される。

次に、第２Ｃ図に示すように、接地配線層となる低濃度
不純物拡散領域４６上にレジスト４８を配設し、このレ
ジスト４８及び多結晶シリコン層４３及びサイドウオー
ル４７ａ、４７ｂをマスクとして、ヒ素を５Ｘ１０１４
／ｃｍ″の濃度でイオン注入し、高濃度不純物拡散領域
４９．５０を形成し、これにより、ＬＤＤ構造が形成さ
れる。

次に、レジスト４８を除去した後、不純物活性化アニー
ルを行う。そして、基板全面にチタン層５Ｉを被着し、
（第２Ｄ図）所定の熱処理を施してチタン層５１と接合
した高濃度不純物拡散領域４９．５０及び低濃度不純物
拡散領域４６をシリサイド化して、第２Ｅ図に示すよう
にチタンシリサイド層５２，５３．５４を形成する。な
お、チタンシリサイド層５４は、接地配線として用いら
れる。

最後に、第２Ｆ図に示すようにアンモニア過水等により
未反応チタンを除去して製造工程が略完了する。

以上、製造方法の実施例について説明したが、上記実施
例においては、低濃度不純物拡散領域４４．４５．４６
の濃度（ドーズ量）をヒ素３×１０　”／　ｃ　ｍ　”
に設定した。これに関し第３図に示すグラフから明瞭な
ように、チタンシリサイドにおけるヒ素ドーズＨ！ｔ　
Ｉ　Ｘ　１０１３／　ｃ　ｍ”〜３　Ｘ　１０　”／　
ｃ　ｍ　’では、シート１氏抗が　〜２Ω／口と低いが
、リーク電流は数μＡと高い。それに対して、ヒ素ドー
ズ１の増加に従ってシート抵抗は上昇し、リーク電流は
低下してゆく。また、ヒ素ドーズ量が３ｘｌＯ”付近で
は、リーク電流はｎＡオーダで低いが、シート抵抗はシ
リサイド化しないものと同等にまで上昇する。

即ち、ドーズＭｌ　Ｉ　Ｘ　ｌ　Ｏ”７ｃｍ”〜３　Ｘ
　Ｉ　Ｏ”／ｃｍ’の不純物注入を接地配線に施してシ
リサイド化すれば接地配線を低抵抗化でき、また、ドー
ズ量略３　Ｘ　Ｉ　Ｏ１５／　ａｍ”以上の不純物注入
をＭＩＳトランジスタの不純物拡散領域に施してシリサ
イド化すればメモリセル内のリークを低く保つことが可
能となる。特に、上記実施例におけるように、ＭＩＳト
ランジスタのＬＤＤ構造の作成時の低濃度不純物拡散領
域４４．４５を形成する際に、接地配線層が形成される
低濃度不純物拡散領域４６を同不純物濃度（ＩｘｌＯ”
／ａｍ１〜３ＸＩＯ”７ｃｍ”）で形成すれば、工程数
を増すことなくシート抵抗の低い接地配線層が形成され
ることとなる。

なお、上記実施例においては、シリサイドを構成する高
融点金属として、チタンを用いたが、シリサイドを構成
する他の高融点金属、例えばタングステン、コバルト、
モリブデン等を用いても同様である。

また、本発明は、上記実施例に限られるものではなく、
各種の設計変更や、各種の半導体装置への適用ら可能で
ある。

［発明の効果コ 以上の説明から明らかなように、本発明に係る半導体装
置及びその製造方法に依れば、接地配線の低抵抗化と、
少なくともフリップフロップ回路とアクセストランジス
タで構成されるメモリセルを仔する半導体装置のメモリ
セルリーク電流の低減化を工程数を増すことなく同時に
達成出来る効果がある。

【図面の簡単な説明】

第１図は本発明を適用したＳＲＡＭのメモリセルの概要
を示す説明図、第２Ａ図〜第２Ｆ図はＳｒｉｔＡＭ要部
の製造工程を示す断面図、第３図はヒ素ドーズ量に依存
する接合リーク及びシート抵抗の値を示すグラフ、第４
Ａ図〜第４Ｃ図は従来例の製造工程を示す断面図である
。 ４０・・・半導体基板、４４，４５．４６・・・低濃度
不純物拡散領域、５Ｉ・・・チタン層、５２．５３・・
・チタンシリサイド層、５４・・・チタンシリサイド層
（接地配線層）。 第２Ｄ図 第２Ｅ図 第２Ｆ図 り” フ フ 第 図

Claims (4)

【特許請求の範囲】
1. （１）半導体領域に１×１０＾１３／ｃｍ＾２以上３×
   １０＾１４／ｃｍ＾２以下の濃度で不純物を導入して形
   成したｎ型不純物拡散領域上に高融点金属シリサイド層
   からなる配線を形成したことを特徴とする半導体装置。
2. （２）１×１０＾１３／ｃｍ＾２以上３×１０＾１４／
   ｃｍ＾２以下の濃度のｎ型不純物拡散領域を形成し、そ
   の上に高融点金属層を形成した後、熱処理を施し高融点
   金属シリサイド層を形成することを特徴とする半導体装
   置の製造方法。
3. （３）メモリセルが少なくともフリップフロップ回路と
   アクセストランジスタで構成された半導体装置において
   、前記フリップフロップ回路を構成するＭＩＳトランジ
   スタの不純物拡散層と連続し１×１０＾１３／ｃｍ＾２
   以上３×１０＾１４／ｃｍ＾２以下の濃度の不純物を導
   入して形成したｎ型不純物拡散領域からなる接地配線上
   に高融点金属シリサイド層からなる配線を形成したこと
   を特徴とする半導体装置。
4. （４）メモリセルが少なくともフリップフロップ回路と
   アクセストランジスタで構成された半導体装置の製造方
   法において、 前記メモリセルを構成するＭＩＳトランジスタのソース
   ・ドレイン領域と接地配線領域に低濃度不純物領域を形
   成する工程と、 前記ＭＩＳトランジスタのソース・ドレイン領域のゲー
   ト側の一部を残して高濃度不純物領域を形成する工程と
   、 前記ＭＩＳトランジスタの高濃度不純物領域と接地配線
   領域の低濃度不純物領域上に高融点金属シリサイド層を
   形成する工程とを具備することを特徴とする半導体装置
   の製造方法。