JP3404123B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に絶縁ゲート型電界効果トランジスタ型半導体
装置のソース・ドレインとゲート電極表面に低抵抗材料
を有し、ゲート電極上に積層してローカル配線が自己整
合で形成された、高集積でソフトエラー耐性を有するス
タティック型ランダムアクセスメモリを提供する半導体
集積回路装置およびその製造方法に関する。

【０００２】

【従来の技術】従来の半導体集積回路装置に関し、シリ
コン基板上の絶縁ゲート型電界効果トランジスタ（ＩＧ
ＦＥＴ、以下一般的なＭＩＳトランジスタと記す）のソ
ース・ドレインを形成する高濃度不純物領域の表面とゲ
ート電極表面に、低抵抗の材料を自己整合で形成し、素
子の高速化とプロセス工程数の低減を目的とした所謂サ
リサイドプロセスを用いて形成した高集積のスタティッ
ク型ランダムアクセスメモリ（以下ＳＲＡＭと略す）に
ついて説明する。

【０００３】図２３は一対の駆動用ＭＩＳトランジスタ
Ｑ１， Ｑ２と一対の転送用ＭＩＳトランジスタＱ３，
Ｑ４、および一対の負荷用ＭＩＳトランジスタＱ５，
Ｑ６からなる一般的なＳＲＡＭメモリセルの等価回路
を示す。図２４は図２３に示したＳＲＡＭメモリセルの
従来技術の平面図を示している。図２４において、Ｑ
１、Ｑ２はｎチャネルの駆動用ＭＩＳトランジスタ、Ｑ
３、Ｑ４はｎチャネルの転送用ＭＩＳトランジスタ、Ｑ
５、Ｑ６はｐチャネルの負荷用ＭＩＳトランジスタであ
り、いずれもシリコン基板表面に形成されている。ここ
で、駆動用ＭＩＳトランジスタＱ１のゲート電極９１
は、ローカル配線９５、９７、９９を介して高濃度ｎ型
不純物領域８４からなる転送用ＭＩＳトランジスタＱ３
のドレイン（またはソース）、高濃度ｎ型不純物領域８
３からなる駆動用ＭＩＳトランジスタＱ２のドレイン、
高濃度ｐ型不純物領域９０からなる負荷用ＭＩＳトラン
ジスタＱ６のドレインに夫々接続されており、駆動用Ｍ
ＩＳトランジスタＱ２のゲート電極９２は、ローカル配
線９６、９８を介して共通の高濃度ｎ型不純物領域８１
からなる駆動用ＭＩＳトランジスタＱ１のドレインと転
送用ＭＩＳトランジスタＱ４のドレイン（またはソー
ス）、ならびに高濃度ｐ型不純物領域８８からなる負荷
用ＭＩＳトランジスタＱ５のドレインに夫々接続されて
おり、図２３の等価回路に示されている記憶ノードＮ
１、Ｎ２を成し、転送用ＭＩＳトランジスタＱ３とＱ４
の共通のゲート電極９３はワード線５５を成している。

【０００４】また、図２４に示すように高濃度のｎ型不
純物領域８５、８６からなる転送用ＭＩＳトランジスタ
Ｑ３、Ｑ４の夫々のソース（又はドレイン）の開口部１
０２、１０３には第１層目のアルミニウム電極１０６、
１０７が接続されており、さらに開口部１１０、１１１
を介して上層の第２層目のアルミニウム電極１１２、１
１３からなるデータ線が接続されてる。また高濃度ｎ型
不純物領域８０、８２からなる駆動用ＭＩＳトランジス
タＱ１、Ｑ２のソース領域には、夫々開口部１００、１
０１を介して共通の第１層目アルミニウム電極１０８か
らなる接地配線が接続されており、高濃度ｐ型不純物領
域８７、８９からなる負荷用ＭＩＳトランジスタＱ５、
Ｑ６のソース領域には、夫々開口部１０４、１０５を介
して共通の第１層目アルミニウム電極１０９からなる接
地配線が接続されており、すべてのメモリセルに所定の
電位を供給している。

【０００５】次にローカル配線を用いて高濃度の不純物
領域とゲート電極とを接続する方法について図２５
（ａ）から図２５（ｅ）参照して工程順に詳しく説明す
る。図２５（ａ）から図２５（ｅ）は図１９におけるＹ
ーＹ’部の断面についてローカル配線までの形成工程を
示している。

【０００６】まず、図２５（ａ）に示すようにシリコン
基板にｐ型のウエル１１４とｎ型のウエルを形成した後
（図にはｐ型のウエルのみ示している）、厚さ４００〜
５００ｎｍのフィールド酸化膜１１５ならびに厚さ１０
ｎｍのゲート酸化膜１１６を形成し、厚さ２００ｎｍの
多結晶シリコン膜をホトリソグラフィーとドライエッチ
ングで所定の形状にパターニングしゲート電極１１７を
形成し、イオン打ち込みと所定のアニールによりソース
・ドレインの高濃度ｎ型不純物領域１１８を形成する。

【０００７】次に図２５（ｂ）に示すように厚さ２００
〜３００ｎｍのシリコン酸化膜をＣＶＤ法によりシリコ
ン基板上に堆積し、異方性のドライエッチングによりシ
リコン酸化膜をエッチバックし、ゲート電極の側壁にシ
リコン酸化膜のスペーサ絶縁膜１１９を形成する。

【０００８】次いで、図２５（ｃ）に示すようにシリコ
ン基板１上に厚さ１００ｎｍのチタン膜１２０をスパッ
タリングにより堆積した後、図２５（ｄ）に示すように
非晶質シリコン膜１２２を５００℃で堆積してホトレジ
スト１２１をマスクにしてローカル配線の形状にパター
ニングする。

【０００９】次いで、図２５（ｅ）に示すように６００
℃程度の熱処理を加え、チタン１２０と高濃度のｎ型不
純物領域１１８、ならびに多結晶シリコン膜１１７、な
らびに非晶質シリコン膜１２２を反応させることによ
り、高濃度ｎ型不純物量域１１８、ならびに多結晶シリ
コン膜１１７の表面にチタンシリサイド膜１２３が形成
され、非晶質シリコン膜はチタンシリサイド膜１２３に
置換され、所望の部分でゲート電極１１７と高濃度ｎ型
不純物領域１１８を接続することができる。なお、未反
応のチタン膜は過酸化水素水で除去する。図２５の形成
工程図には示していないがｐチャネルのＭＩＳトランジ
スタの高濃度ｐ型不純物領域についても全く同様にして
所望の部分でゲート電極と高濃度ｐ型不純物領域を接続
することができる。

【００１０】以上説明したサリサイデーションを利用し
て形成したローカル配線は、例えば、ＩＥＤＭ Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｄｅｃ． １９８４，
ｐｐ．１１８−１２１や、ＩＥＤＭ Ｔｅｃｈｎｉｃ
ａｌ Ｄｉｇｅｓｔ， Ｄｅｃ． １９８５， ｐｐ．
５９０−５９３に記載されており、従来例によればＭＩ
Ｓトランジスタのソース・ドレイン領域や、ゲート電極
に対して自己整合でチタンシリサイド膜やチタンナイト
ライド膜のローカル配線を形成することができる。

【００１１】

【発明が解決しようとする課題】上記従来のローカル配
線を用いたＳＲＡＭセルでは、ＭＩＳトランジスタのゲ
ート電極と高濃度不純物領域を接続しているチタンシリ
サイド膜は、必ずゲート電極と接触するため、上記ロー
カル配線をＭＩＳトランジスタ上を跨ぐ立体的な配線と
して用いることができなかった。したがって、該ローカ
ル配線を用いてＳＲＡＭメモリセルのフリップフロップ
部の交差接続を形成することができず、したがって、従
来のＳＲＡＭ セルではシリコン基板内の高濃度不純物
領域とＭＩＳトランジスタのゲート電極によってフリッ
プフロップ回路の交差接続が形成されていたため、アイ
ソレーション領域やゲート電極とのマスク合わせのため
の余分な面積が必要なためにメモリセル面積をより一層
縮小することができなかった。

【００１２】また、サリサイド技術を用いない場合、即
ちゲート電極とソース・ドレイン領域を個別に低抵抗化
する場合には公知の自己整合技術を用い、高密度のロー
カル配線が形成できるが、低抵抗化するためのプロセス
工程数やローカル配線を形成するためのプロセス工程数
が増加するという問題があった。

【００１３】さらに、メモリチップの封止に用いるパッ
ケージ材料やレジン材料中に微量に含まれているウラニ
ウムやトリウムなどの放射性元素が崩壊するときに発生
するα線がメモリセルに入斜すると、α線の飛程に沿っ
て電子・正孔対が発生し、記憶ノードを形成してるｐｎ
接合に混入して記憶ノードの電位を変化させ、その結果
メモリセルの情報が破壊される。この現象はソフトエラ
ーとして知られている。従来のＳＲＡＭでは、メモリセ
ル面積が大きいためにｐｎ接合容量やゲート容量からな
る記憶ノード自身の容量値が大きく、α線による電荷消
失を補うだけの電荷を記憶ノードに蓄積できた。ところ
が、メモリセル面積が微細化されると記憶ノードの蓄積
できる電荷量も減少し、α線の照射に対するメモリセル
の耐性が劣化するという問題があった。

【００１４】本発明の第１の目的は、ＭＩＳトランジス
タのソース・ドレインの高濃度不純物領域や、ゲート電
極を低抵抗化した半導体集積回路装置であって、ＣＭＯ
Ｓ（Ｃｏｍｐｌｉｍｅｎｔａｌｙ ＭＯＳ）やＢｉ−Ｃ
ＭＯＳ回路の他、特にスタティック型ランダムアクセス
メモリ のメモリセルに高密度のローカル配線を有する
半導体集積回路装置を提供することである。

【００１５】本発明の第２の目的は、ソフトエラー耐性
が高く、低電圧時のデータ安定性の良い高信頼度のスタ
ティック型ランダムアクセスメモリを有する半導体集積
回路装置を提供することである。

【００１６】

【課題を解決するための手段】上記第１の目的は、半導
体基板表面に第１の不純物領域と、第１の絶縁膜を介し
て同一層内に形成された第１の導電膜および第２の導電
膜と、少なくとも一部が第２の導電膜に重なるように第
２の絶縁膜を介して複数の第４の導電膜を形成し、第１
の導電膜上と、第１の不純物領域ならびに第２の導電膜
のうち第４の導電膜との重なり部以外の一部分には第４
の導電膜の形成方法を少なくとも含む手段により低抵抗
の第３の導電膜を同時に形成し、一方の第４の導電膜は
一方の駆動用ＭＩＳトランジスタのゲート電極と絶縁
し、なおかつ端部を他方の駆動用ＭＩＳトランジスタの
ゲート電極に接続することによって達成される。

【００１７】さらに、本発明の第２の目的は上記スタテ
ィック型ランダムアクセスメモリセルの駆動用ＭＩＳト
ランジスタのゲート電極とローカル配線との間に容量素
子を形成することによって達成できる。

【００１８】

【作用】上記第４の導電膜によってメモリセル内のフリ
ップフロップ回路の交差接続が形成され、高密度のロー
カル配線によりメモリセルの微細化が可能になる。ま
た、上記容量素子はメモリセルの記憶ノードに電荷を供
給し、α線がメモリセルに照射されたときに生ずる電子
・正孔対が記憶ノードの電位を変動することが防止で
き、ソフトエラー耐性を高めることができる。

【００１９】

【実施例】以下、実施例を用いて本発明を詳細に説明す
る。

【００２０】＜実施例１＞本実施例は本発明をＣＭＩＳ
（Ｃｏｍｐｌｉｍｅｎｔａｌｙ ＭＩＳ） のＳＲＡ
Ｍセルに適用したものである。図１および図２は本実施
例におけるの１ビットの部分を示す平面図であり、図３
は図１のＹ−Ｙ’線の断面構造を示している。なお、図
１はシリコン基板表面に形成されたｎチャネルの駆動用
ＭＩＳ トランジスタと転送用ＭＩＳトランジスタおよ
びｐチャネルの負荷用ＭＩＳトランジスタを示す平面図
であり、図２は２層の電極配線を示す平面図である。メ
モリセルの等価回路図は図２３に示したものと同様であ
り、一方のゲートが他方のドレインにそれぞれ交差接続
された一対の駆動用ＭＩＳトランジスタＱ１、Ｑ２、一
対の転送用ＭＩＳトランジスタＱ３、Ｑ４と一対の負荷
用ＭＩＳトランジスタＱ５、Ｑ６が記憶ノードＮ１，Ｎ
２にそれぞれ接続されている。

【００２１】図１において、駆動用ＭＩＳトランジスタ
Ｑ１のドレインと転送用ＭＩＳトランジスタＱ３のソー
ス（またはドレイン）は共通の高濃度ｎ型不純物領域２
から成り、駆動用ＭＩＳトランジスタＱ２のドレインと
転送用ＭＩＳトランジスタＱ４のドレイン（またはソー
ス）は共通の高濃度ｎ型不純物領域５から成る。また、
駆動用ＭＩＳトランジスタＱ１と負荷用ＭＩＳトランジ
スタＱ５の共通のゲート電極１３は、開口部１６でロー
カル配線２０と接続されており、さらに開口部１５を介
して高濃度ｎ型不純物領域５と、開口部１７を介して負
荷用ＭＩＳトランジスタＱ６のドレインとなる高濃度ｐ
型不純物領域１０に接続されている。同様に、駆動用Ｍ
ＩＳトランジスタＱ２と負荷用ＭＩＳトランジスタＱ６
の共通のゲート電極１４は、開口部１６でローカル配線
１９と接続されており、さらに開口部１５を介して高濃
度ｎ型不純物領域２と、開口部１７を介して負荷用ＭＩ
ＳトランジスタＱ５のドレインとなる高濃度ｐ型不純物
領域８に接続されている。このようにして図２３のスタ
ティック型ランダムアクセスメモリセルの等価回路に示
されている記憶ノードＮ１、Ｎ２が夫々形成されてい
る。

【００２２】一方、転送用ＭＩＳトランジスタＱ３とＱ
４の共通のゲート電極１１は図２３におけるワード線５
５となっている。なお、ゲート電極１２は隣接セルの転
送用ＭＩＳトランジスタのものである。

【００２３】また、高濃度のｎ型不純物領域３、６から
なる転送用ＭＩＳトランジスタＱ３、Ｑ４のソース（又
はドレイン）の開口部２３、２４には図２に示すように
第１層目のアルミニウム電極２７、２８が夫々接続され
ており、さらに開口部３１、３２を介して上層の第２層
目のアルミニウム電極３３、３４からなるデータ線が接
続されてる。また図１の高濃度ｎ型不純物領域１、４か
らなる駆動用ＭＩＳトランジスタＱ１、Ｑ２のソース領
域には、開口部２１、２２を介して図２に示すような共
通の第１層目アルミニウム電極２９からなる接地配線が
接続されている。

【００２４】また、図１の高濃度ｐ型不純物領域７、９
からなる負荷用ＭＩＳトランジスタＱ５、Ｑ６のソース
領域には、夫々開口部２５、２６を介して図２に示すよ
うな共通の第１層目アルミニウム電極３０からなる電源
配線が接続されており、すべてのメモリセルに所定の電
位を供給している。

【００２５】次にローカル配線の構造について図３の断
面図を用いて説明する。図３は図１のＹ−Ｙ’線におけ
るＳＲＡＭセルの断面図を示している。同図において、
ｎ型のシリコン基板３５には深さが夫々２μｍのｐウエ
ル３６、ｎウエル３７、ならびに厚さが４００ｎｍのフ
ィールド酸化膜３８、厚さが１０ｎｍのゲート酸化膜３
９が形成されている。転送用ＭＩＳトランジスタのゲー
ト電極１１、１２、駆動用ＭＩＳトランジスタのゲート
電極１３、負荷用ＭＩＳトランジスタのゲート電極１４
はいずれも厚さ２００ｎｍの多結晶シリコン膜からな
る。また、高濃度ｎ型不純物領域２は駆動用ＭＩＳトラ
ンジスタと転送用ＭＩＳトランジスタの共通のドレイン
（またはソース）であり、高濃度ｎ型不純物領域３は転
送用ＭＩＳトランジスタの共通のドレイン（またはソー
ス）であり、高濃度ｐ型不純物領域１０は負荷用ＭＩＳ
トランジスタのドレインである。

【００２６】上記転送用ＭＩＳトランジスタのゲート電
極１１、１２の表面ならびに上記駆動用ＭＩＳトランジ
スタのゲート電極１４上の一部、ならびに上記高濃度ｎ
型不純物領域２、３と上記高濃度ｐ型不純物領域１０上
の全面もしくは一部にいわゆるサリサイド技術により厚
さ５０ｎｍのチタンシリサイド膜４２が形成され低抵抗
化されている。さらに、高濃度ｎ型不純物領域２ならび
に高濃度ｐ型不純物領域１０上のチタンシリサイド膜４
２はシリコン酸化膜４１上にも形成されたチタンシリサ
イド膜４２でそれぞれが自動的に接続されている。ま
た、高濃度ｎ型不純物領域３上のチタンシリサイド膜４
２上のシリコン酸化膜４３にはコンタクトホールが開口
されており第１層目のアルミニウム電極２７が接続され
ている。

【００２７】次に図４（ａ）から図６（ｂ）により本実
施例の製造工程について説明する。図４（ａ）から図６
（ｂ）は図１の平面図におけるＹ−Ｙ’線の断面を表し
ている。

【００２８】まず、比抵抗１０Ωｃｍ程度のｎ型シリコ
ン基板３５内にイオン打ち込みと熱拡散法を用いて不純
物濃度約１×１０¹⁶／ｃｍ²、深さ１μｍのｐ型ウェル
３６ならびにｎ型ウエル３７を形成した後、公知の選択
酸化法により厚さ４００ｎｍの素子分離用のシリコン酸
化膜（フィールド酸化膜３８）を形成し、続いてＭＩＳ
トランジスタの能動領域となる部分に厚さ約１０ｎｍの
ゲート酸化膜４２を形成する。ここでフィールド酸化膜
３８を形成する際に通常ｎ反転防止用のチャネルストッ
パ層をｐ型ウェル３６内のフィールド酸化膜下に形成す
るが、ここではこれを省略した図面を用いている。な
お、このチャネルストッパ層はフィールド酸化膜を形成
してからイオン打ち込み法により形成しても良い。ま
た、ウェルの不純物濃度分布は深さ方向に不純物濃度が
高くなるような分布でも良く、この場合、ｐウェルを形
成するためのイオン打ち込みはフィールド酸化膜を形成
した後に行うことができる。またこの場合、イオン打ち
込みのエネルギーは複数の種類になることもある。つぎ
にＭＯＳトランジスタのしきい値電圧調整用のイオン打
ち込みを行なう。イオン打ち込みとしては例えばＢＦ₂
イオンを４０ｋｅＶのエネルギーで約２×１０¹²／ｃｍ
²の打ち込み量が適当である。なお、このしきい値電圧
調整用のイオン打ち込みはゲート酸化工程前に実施する
とイオン打ち込み工程でのゲート酸化膜へのダメージや
汚染の混入が防止できる。〔図４（ａ）〕 次に、図４（ｂ）に示すように例えば厚さ２００ｎｍの
多結晶シリコン膜を減圧気相化学成長法（ＬＰＣＶＤ）
により堆積し、多結晶シリコン膜へ不純物をドーピング
し低抵抗化する。不純物のドーピング法としては、例え
ばリンなどのｎ型不純物を気相拡散により導入する。引
き続いてホトリソグラフィとドライエッチングにより上
記多結晶シリコン膜をゲート電極１１〜１４のパターン
に加工する。続いて、これらのゲート電極とホトレジス
トをイオン打ち込みのマスクとしてｎチャネルのＭＩＳ
トランジスタ領域に例えば２×１０¹⁵／ｃｍ²程度の打
ち込み量でヒ素等のｎ型不純物イオンのイオン打ち込み
を、ｐチャネル領域に例えば２×１０¹⁵／ｃｍ²程度の
打ち込み量でボロン等のｐ型不純物イオンのイオン打ち
込みを行い、８５０℃の窒素雰囲気中でアニールするこ
とにより不純物イオンを活性化し、深さ約０．１μｍの
高濃度ｎ型不純物領域２、３ならびに高濃度ｐ型不純物
領域１０を形成する。なお、本実施例では述べていない
が、ＭＯＳトランジスタの長期信頼性低下を防止するた
めに、ＭＯＳトランジスタのソース・ドレインに低濃度
ｎ型不純物領域を設けたいわゆるＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いてもよい。ま
た、ゲート電極の多結晶シリコン膜への不純物添加方法
はソース・ドレイン形成時のイオン打ち込みや多結晶シ
リコン膜の成膜時に導入するような方法（ドープトポリ
シリコン）でもよい。〔図４（ｂ）〕 次いで厚さ約１５０ｎｍのシリコン酸化膜をモノシラン
ガスの熱分解によるＬＰＣＶＤ法で堆積した後、異方性
のドライエッチングによりエッチバックし、ゲート電極
１１〜１４の側壁にスペーサ絶縁膜４０を形成し、ゲー
ト電極の上部ならびにシリコン基板表面の高濃度不純物
領域を露出させる。次いで厚さ約３０ｎｍのシリコン酸
化膜４１を同様のＬＰＣＶＤ法により堆積し、続けて該
シリコン酸化膜４１上に厚さ約５０ｎｍの非晶質シリコ
ン膜４５を５２０℃程度の温度でＬＰＣＶＤ法により堆
積する。次いで非晶質シリコン膜４５をホトリソグラフ
フィとドライエッチングによりローカル配線の形状にパ
ターンニングする。なお、非晶質シリコン膜４５は多結
晶シリコン膜でもよい。〔図５（ａ）〕 次いで、ホトレジスト４６をマスクに上記シリコン酸化
膜４１にドライエッチングにより開口部〔図１の１５〜
１８〕を形成する。ここで、開口部には上記非晶質シリ
コン４５が一部露出するが、その部分のシリコン酸化膜
４１はドライエッチングされない。〔図５（ｂ）〕 次いで、スパッタリング法により厚さ５０ｎｍのチタン
膜を全面に堆積する。〔図５（ｃ）〕 次いで、窒素雰囲気中で熱処理を施し、上記露出した高
濃度ｎ型不純物領域２、３と高濃度ｐ型不純物領域１０
ならびに露出したゲート電極１１、１２、１４、ならび
に露出した非晶質シリコン膜４５にチタンシリサイド膜
４２を形成する。未反応のチタンは過酸化水素水などで
除去する。なおチタンシリサイド形成の際には、シリコ
ン基板上のチタンシリサイド膜４２が熱処理によりシリ
コン酸化膜４１の段差をはい上がり、非晶質シリコン膜
４５と反応してできたチタンシリサイド膜４２と接触す
るような熱処理条件を用いる。この時、チタンシリサイ
ド膜４２とゲート電極１３とは、シリコン酸化膜４１に
より絶縁されている。次いで、８００℃のの窒素雰囲気
中でアニールし、上記チタンシリサイド膜４２を低抵抗
化する。〔図６（ａ）〕 次いで、上記チタンシリサイド膜４２上にシリコン酸化
膜４３を堆積し、ホトリソグラフィとドライエッチング
により図１に示した開口部２１〜２６（図６には図示せ
ず）を開口し、続けてホトリソグラフィとドライエッチ
ングにより第１層目のアルミニウム電極２７、２９、３
０をパターニングする。なお、シリコン酸化膜４２の形
成温度はチタンシリサイド膜の組成が影響を受けないよ
うな低い温度を用いることが望ましい。〔図６（ｂ）〕 なお、本実施例はメモリセルについてのみ説明したが、
メモリセル周辺のＣＭＩＳトランジスタ群のソース・ド
レインならびにゲート電極についても、メモリセルのワ
ード線の様に所望の部分のシリコン酸化膜４１をエッチ
ングすることによりサリサイデーションが適用できる。
さらに、本実施例はチタンシリサイドについて説明した
が、コバルトシリサイドなどのように酸化膜上にはい上
がり易い材料を用いることもできる。またその他、プラ
チナシリサイド、ニッケルシリサイド、タングステンシ
リサイド、タンタルシリサイドなど公知の高融点金属と
シリコンの化合物も用いることができる。

【００２９】さらに、タングステンの様にシリコン表面
に選択的に成長が可能な高融点金属を、直接シリコン基
板上やゲート電極上、非晶質シリコン膜上に成長させる
こともできる。この場合、タングステンの成長条件は六
フッ化タングステンガスを用いたＣＶＤ法などがある。

【００３０】本実施例によれば、シリコン基板上とゲー
ト電極上のチタンサリサイド化、ならびに積層構造のロ
ーカル配線を同時に形成することができるため、工程数
の大幅な増加なしにソース・ドレイン、ならびにゲート
電極の低抵抗化が可能であり、積層構造のローカル配線
をメモリセルの交差接続部に用いることにより同時にメ
モリセル面積の縮小も可能になる。 さらに本実施例に
よれば、駆動用ＭＩＳトランジスタのドレイン端上には
ドレインの高濃度ｎ型不純物領域に接続されたローカル
配線が形成されており、ドレインの電位と同電位になっ
ているために、ＭＩＳトランジスタにＬＤＤ構造を採用
した場合にはＬＤＤ層による駆動能力の低下をローカル
配線のフリンジ電界により抑制することができ、動作が
安定で雑音特性に優れたメモリセルを提供することがで
きる。

【００３１】＜実施例２＞本実施例はローカル配線とシ
リコン基板の接続方法に関する。図７は本実施例による
ＳＲＡＭメモリセルの断面構造で、図５（ｂ）に示した
Ａ−Ａ’線の断面図におけるローカル配線の部分を拡大
して示したものである。シリコン基板上にＭＩＳトラン
ジスタを形成するまでの工程は実施例１の図５（ｂ）ま
での工程と同じである。図７において、シリコン酸化膜
４１の開口部に露出した高濃度ｎ型不純物領域２および
駆動用ＭＩＳトランジスタのゲート電極１４に選択的に
多結晶シリコンを成長させることによってローカル配線
のパターンにパターニングした非晶質シリコン膜４５に
自己整合で接続する。選択的に多結晶シリコンを成長さ
せる手段としては、ジクロルシランと塩化水素ガスを用
いて７５０℃〜８００℃の温度でＬＰＣＶＤ法により成
膜する。なお、この場合もメモリセル群以外の周辺回路
のＣＭＩＳトランジスタのソース・ドレイン、ならびに
ゲート電極上にも選択的に多結晶シリコン膜が成長する
が、多結晶シリコン膜の成長距離をシリコン酸化膜の段
差程度に制御すればソース・ドレインとゲート電極がシ
ョートすることはない。また、上記製造方法では非晶質
シリコン膜４５上にも多結晶シリコン膜は成長するが、
図には省略してある。以降の工程に関しては実施例１の
図５（ｃ）以降と全く同様にすればよい。

【００３２】本実施例によれば、シリコン基板およびゲ
ート電極とローカル配線を容易に接続することができ
る。さらに、周辺のＣＭＩＳトランジスタにおいてはソ
ース・ドレイン上にも多結晶シリコンが成長するため、
この多結晶シリコン膜がシリサイド形成時のシリコンの
供給源となり、シリサイド化反応により高濃度不純物領
域のシリコンが消耗されることは無くなる。その結果、
ｐｎ接合部分のリーク電流を低減することもできる。

【００３３】＜実施例３＞本実施例はローカル配線とシ
リコン基板の接続方法に関し、実施例２とは別の方法に
関する。図８は本実施例によるＳＲＡＭメモリセルの断
面構造で、図１に示した断面図におけるローカル配線の
部分のみを拡大して示したものである。シリコン基板上
にＭＩＳトランジスタを形成するまでの工程は実施例１
の図５（ｂ）までの工程と同じである。図５（ｂ）にお
いて、シリコン酸化膜４１の開口部を露出した後に、５
０ｎｍの非晶質シリコンをＬＰＣＶＤ法により全面に堆
積し、次いでドライエッチングによりエッチバックする
ことにより、図８に示すように高濃度ｎ型不純物領域２
および駆動用ＭＩＳトランジスタのゲート電極１４の開
口部のシリコン酸化膜４１と非晶質シリコン膜４５の側
壁に非晶質シリコンのサイドウォール４９を形成し、ロ
ーカル配線パターンの非晶質シリコン膜４５と高濃度ｎ
型不純物領域２ならびにゲート電極１４を接続する。な
お、この場合ＭＩＳトランジスタのソース・ドレイン、
ならびにゲート電極上はエッチバックでエッチングされ
るが、問題にならないようにエッチング量を適切に制御
することが望ましい。以降の工程に関しては実施例１の
図５（ｃ）以降と全く同様にすればよい。

【００３４】本実施例によれば、シリコン基板およびゲ
ート電極とローカル配線を容易に接続することができる
できる。

【００３５】＜実施例４＞本実施例はローカル配線とシ
リコン基板の接続方法に関し、実施例２ならびに実施例
３とは別の方法に関する。図９は本実施例によるＳＲＡ
Ｍメモリセルの断面構造で、図１に示した断面図におけ
るローカル配線の部分のみを拡大して示したものであ
る。シリコン基板上にＭＩＳトランジスタを形成するま
での工程は実施例１の図５（ｂ）までの工程と同じであ
る。図５（ｂ）におけるシリコン酸化膜４１への開口部
を形成した後に、開口部を形成する際に使用したホトレ
ジスト４６をそのまま残存させ、図８に示すようにシリ
コン酸化膜４１の開口部に露出した非晶質シリコン膜４
５の下層にあるシリコン酸化膜４１をサイドエッチング
する。サイドエッチングの方法としてはフッ酸水溶液に
よるウェットエッチングが適当である。以降の工程に関
しては実施例１の図５（ｃ）以降と全く同様にすればよ
い。

【００３６】本実施例によれば、シリコン基板およびゲ
ート電極とローカル配線を容易に接続することができる
できる。

【００３７】＜実施例５＞本実施例は実施例１のＳＲＡ
Ｍセルにおいて、ゲート電極とローカル配線を用いた容
量素子に関するものである。図１０は本実施例によるＳ
ＲＡＭ メモリセルの断面図である。同図において、駆
動用ＭＩＳトランジスタのゲート電極１３上には厚さ２
０ｎｍのシリコン窒化膜５０がＬＰＣＶＤ法により堆積
されており、該窒化膜５０の上部にはローカル配線のチ
タンシリサイド膜４２が形成されている。従って、ゲー
ト電極１３、窒化膜５０、チタンシリサイド膜４２で記
憶ノード間に接続される容量素子が形成される。

【００３８】本実施例では容量素子の絶縁膜はシリコン
窒化膜であるが、シリコン窒化膜とシリコン酸化膜との
複合膜でもよい。また、五酸化タンタルなどの高誘電率
の絶縁膜材料も用いることができる。

【００３９】次に図１１を用いてメモリセルの平面図に
ついて説明する。図１１は上記記憶ノードの容量素子の
容量を増加させるために電極の面積を広くしたものであ
る。図１１において、記憶ノードの高濃度ｎ型不純物領
域２にはローカル配線のチタンシリサイド膜５３が接続
されており、反対の記憶ノードに接続されている下層の
ゲート電極５１との間に容量素子が形成されている。一
方、反対の記憶ノードである高濃度ｎ型不純物領域５に
はローカル配線のチタンシリサイド膜５４が接続されて
おり、記憶ノードに接続されている下層のゲート電極５
２との間に容量素子が形成されている。以上の様にする
ことにより、ＳＲＡＭの記憶ノード間に駆動用ＭＩＳト
ランジスタのゲート電極と積層のチタンシリサイド膜か
らなる２個の容量素子を、図１２のＣ１、Ｃ２に示すよ
うに記憶ノード間に並列に接続することができる。

【００４０】本実施例によれば、製造工程数を増すこと
がなく、しかもメモリセル面積も増加することがなくＳ
ＲＡＭの記憶ノード間に容量素子を形成することができ
るため、効率的に記憶ノードの蓄積電荷量を増加するこ
とができ、α線がメモリセルに照射したときに生ずるメ
モリセルの誤動作を防止することができる。

【００４１】＜実施例６＞本実施例は実施例１のＳＲＡ
Ｍセルにおいて、コンタクトホールの形成方法に関する
ものである。第１３図は本実施例によるＳＲＡＭメモリ
セルの平面図である。同図において、駆動用ＭＩＳトラ
ンジスタのソース領域の高濃度ｎ型不純物領域１、４上
には開口部５８、５９が開口されており、実施例１で説
明したチタンシリサイド膜が形成されている。同様に、
負荷用ＭＩＳトランジスタのソース領域の高濃度ｐ型不
純物領域７、９上には開口部６０、６１が形成されてお
り、実施例１の図３で説明したチタンシリサイド膜４２
が形成されている。なお、図１３において開口部５８〜
６１以外の部分の構造に関しては実施例１の図１と同様
であるのでここではその説明を省略する。

【００４２】また。本実施例を実施例５に適用した場合
には、上記開口部５８〜６１を形成する際に図１０に示
した容量素子の絶縁膜として用いるシリコン窒化膜５０
は開口部のドライエッチング工程でエッチングされるた
めに、高濃度ｎ型不純物領域１、４ならびに高濃度ｐ型
不純物領域７、９上のコンタクトホールが形成される部
分には上記シリコン窒化膜５０は残存しない。

【００４３】本実施例によれば、シリコン基板上の高濃
度不純物領域に第１層目のアルミニウム電極を接続する
ために開口する開口部２１〜２６にはすべてサリサイデ
ーションの工程でチタンシリサイドが形成されるため、
第１層目のアルミニウム電極を堆積する際に施すクリー
ニング処理が容易になる。このクリーニング処理として
は例えばアルゴンガスによるスパッタクリーニング等が
ある。また、コンタクトホールが形成される部分には、
容量素子を形成するシリコン窒化膜が除去されているた
め、コンタクトホール内でのアルミニウム配線の断線が
防止できる。

【００４４】＜実施例７＞本実施例はポリサイド構造の
ローカル配線に関するものである。図１４は実施例１の
図１のＹ−Ｙ’線におけるＳＲＡＭセルの断面図を示し
ている。同図において、ｎ型のシリコン基板３５には深
さが夫々２μｍのｐウエル３６、ｎウエル３７、ならび
に厚さが４００ｎｍのフィールド酸化膜３８、厚さが１
０ｎｍのゲート酸化膜３９が形成されている。転送用Ｍ
ＯＳトランジスタのゲート電極１１、１２、駆動ＭＯＳ
トランジスタのゲート電極１３、負荷用ＭＯＳトランジ
スタのゲート電極１４はいずれも厚さ２００ｎｍの多結
晶シリコン膜からなる。また、高濃度ｎ型不純物領域２
は駆動用ＭＯＳトランジスタと転送ＭＯＳトランジスタ
の共通のドレイン（またはソース）であり、高濃度ｎ型
不純物領域３は転送用ＭＯＳトランジスタの共通のドレ
イン（またはソース）であり、高濃度ｐ型不純物領域１
０は負荷用ＭＯＳトランジスタのドレインである。

【００４５】上記転送用ＭＯＳトランジスタのゲート電
極１１、１２の表面ならびに上記駆動用ＭＯＳトランジ
スタのゲート電極１４上の一部、ならびに上記高濃度ｎ
型不純物領域２、３と上記高濃度ｐ型不純物領域１０上
の全面もしくは一部にいわゆるサリサイド技術により厚
さ５０ｎｍのチタンシリサイド膜４２が形成され低抵抗
化されている。さらにローカル配線は多結晶シリコン膜
６２とその上部に上記サリサイド工程で形成されたチタ
ンシリサイド膜４２との複合膜（ポリサイド膜）からな
り、高濃度ｎ型不純物領域２ならびに高濃度ｐ型不純物
領域１０上のチタンシリサイド膜４２は、上記多結晶シ
リコン膜６２上に形成されたチタンシリサイド膜４２で
それぞれが自動的に接続されている。なお、ローカル配
線とシリコン基板やゲート電極との接続方法に関して
は、実施例２から実施例４の方法が適用できる。さらに
本実施例は実施例５の容量素子を形成する構造にも適用
できる。また、その際には上記多結晶シリコン膜６２に
は不純物を添加することが好ましいが、特にボロンはチ
タンシリサイド中では拡散速度がヒ素やリンなどに比べ
て小さいために、シリコン基板内の高濃度不純物領域と
ローカル配線との間の接触抵抗の増加を抑制することが
できる。この場合、不純物導入方法としては例えば多結
晶シリコン膜６２堆積直後にイオン打ち込み法により２
５ｋｅＶの加速エネルギー、５×１０¹⁵／ｃｍ²の打ち
込み量でＢＦ₂のイオン打ち込みを行なう。なお、不純
物の活性化はシリサイド層の形成時の熱工程と兼ねるこ
とができる。

【００４６】さらに、多結晶シリコン膜６２内をｎ型の
不純物が添加される領域と、ｐ型の不純物が添加される
領域に分けてもよい。この方法はホトレジストをマスク
にイオン打ち込みを行なえばよい。なお、この場合、シ
リコン基板内の高濃度ｎ型不純物領域にはｎ型の不純物
が添加された多結晶シリコン膜６２が接続され、シリコ
ン基板内の高濃度ｐ型不純物領域にはｐ型の不純物が添
加された多結晶シリコン膜６２が接続されることが望ま
しい。

【００４７】上記ローカル配線の製造方法としては、実
施例１の図５（ａ）に示した非晶質シリコン膜４５形成
の際に非晶質シリコン膜４１の代わりに厚さ１５０ｎｍ
程度の多結晶シリコン膜を用いればよい。また、本実施
例ではサリサイド反応の材料としてチタンを用いている
がコバルトシリサイドや、プラチナシリサイド、ニッケ
ルシリサイド、タングステンシリサイド、タンタルシリ
サイドなど公知の高融点金属とシリコンの化合物も用い
ることができる。また、上記高融点金属と多結晶シリコ
ン膜の複合膜を用いることもできる。

【００４８】本実施例によれば、ローカル配線のチタン
シリサイドを形成する際に下地のシリコン酸化膜４１に
加わる機械的な応力が上記多結晶シリコン膜６２により
緩和でき、シリコン酸化膜４１の絶縁破壊や酸化膜のリ
ーク電流増加を防止することができる。特に、実施例５
の容量素子の形成に適用した場合には信頼性の高いＳＲ
ＡＭを提供することができる。

【００４９】＜実施例８＞本実施例はローカル配線の形
成方法に関するものである。図１５は本実施例の平面図
である。同図において、ローカル配線１９、２０の一部
に高濃度の酸素が添加された領域６３が形成されてい
る。酸素の添加方法としてはイオン打ち込み法など公知
の方法を用いることができる。高濃度の酸素が添加され
た領域は、ローカル配線内でｎ型の不純物とｐ型不純物
の相互拡散を抑制するように作用する。なお、図１５に
おいてローカル配線以外の部分の構造に関しては実施例
１の図１と同様であるのでここではその説明を省略す
る。

【００５０】本実施例によれば、シリコン基板内の高濃
度不純物領域とローカル配線との間の接触抵抗の増加
や、駆動用ＭＯＳトランジスタのしきい値電圧やドレイ
ン電流などの特性の変動、ばらつきを抑制することがで
きる。

【００５１】＜実施例９＞本実施例は実施例１における
ＳＲＡＭメモリセルでアルミニウム配線に関するもので
ある。図１６は本実施例によるＳＲＡＭセルの平面図で
アルミニウム配線の部分を示したものである。ＭＯＳト
ランジスタの部分については実施例１と全く同様であ
る。図１６において、接地配線の第１層目のアルミニウ
ム電極２９と電源配線の第１層目のアルミニウム電極３
０の間に第１層目のアルミニウム電極６４が形成されて
いる。このアルミニウム電極６４は、メモリマット毎に
分割されたワード線を短絡している。

【００５２】本実施例によれば、ワード線の抵抗を実質
的に低抵抗化できるため、高速のＳＲＡＭを提供するこ
とができる。

【００５３】＜実施例１０＞本実施例は実施例１のＣＭ
ＯＳトランジスタを用いたＳＲＡＭとバイポーラトラン
ジスタを同一の半導体基板上に形成する半導体集積回路
装置に関する。図１７（ａ）から図１８（ｃ）は本実施
例の製造工程の断面図をバイポーラ素子とＣＭＯＳトラ
ンジスタの部分について示したものであり、ＳＲＡＭの
メモリセルの部分は省略している。以下、図１７（ａ）
から図１８（ｃ）を用いて本実施例を製造工程順に説明
する。

【００５４】まず、公知の自己整合技術を用いてｐ型シ
リコン基板６５にアンチモンの拡散によるｎ型の埋め込
み層６６と、ボロンのイオン打ち込みとアニールにより
ｐ型の埋め込み層６７をそれぞれ形成する。アンチモン
の拡散条件としては例えば１１７５℃で３０分程度、ボ
ロンのイオン打ち込み条件としては５０ｋｅＶの加速エ
ネルギー、７×１０¹²／ｃｍ²のドーズ量が適当であ
る。次いで、エピタキシャル成長により形成した厚さ１
μｍのシリコン層内にｎウエル３６とｐウエル３７を形
成し、さらにに厚さ４００ｎｍのフィールド酸化膜３８
を形成する。なお、ｎウエル３６はｎ型の埋め込み層６
６上に、ｐウエル３７はｐ型の埋め込み層６７上に実施
例１と同様な方法により形成する。〔図１７（ａ）〕 次いで実施例１と同様に厚さ１０ｎｍのゲート酸化膜３
９を形成した後、厚さ２００ｎｍの多結晶シリコン膜を
ＬＰＣＶＤ法により堆積し、ゲート電極７２をパターニ
ングする。次いでホトレジストをマスクにしてリンのイ
オン打ち込みを行いバイポーラのコレクタ引き出し部６
８を形成する。同様にしてヒ素のイオン打ち込みにより
ｎチャネルＭＯＳトランジスタのソース・ドレインとバ
イポーラトランジスタのコレクタ部に高濃度ｎ型不純物
領域７０を同時に形成する。さらに同様にしてＢＦ２の
イオン打ち込みによりｐチャネルＭＯＳトランジスタの
ソース・ドレイン部の高濃度ｐ型不純物量域７１とバイ
ポーラトランジスタのベース引き出し部の高濃度ｐ型不
純物領域６９を同時に形成する。これらのイオン打ち込
みの条件は実施例１と同じでよい。〔図１７（ｂ）〕 次いで、バイポーラトランジスタのベースとなる部分に
ホトレジストをマスクにボロンのイオン打ち込みと所定
のアニールによりｐ型不純物領域７３を形成する。イオ
ン打ち込みの条件としては、ＢＦ２のイオン打ち込み
で、加速エネルギー５０ｋｅＶ、打ち込み量２×１０¹⁴
／ｃｍ²程度を用いる。続いて、厚さ５０ｎｍのシリコ
ン酸化膜４１をＬＰＣＶＤ法により堆積した後、バイポ
ーラトランジスタのエミッタとなる部分のシリコン酸化
膜４１をホトレジストマスクのドライエッチングにより
除去する。〔図１７（ｃ）〕 次いで、厚さ２００ｎｍの多結晶シリコン膜６２をＬＰ
ＣＶＤ法により堆積し、ヒ素のイオン打ち込みと所定の
アニールによりにより低抵抗化し、エミッタ層の高濃度
ｎ型不純物領域７４を形成する。イオン打ち込みの条件
としては例えば８０ｋｅＶの打ち込みエネルギー、１×
１０¹⁶／ｃｍ²の打ち込み量がよい。さらに、ホトリソ
グラフィにより多結晶シリコン膜６２をエミッタ電極の
形状にパターニングした後、ホトレジスト４６をマスク
にしてサリサイデーションを行い部分のシリコン酸化膜
４６をエッチングし、シリコン基板とゲート電極を露出
する。〔図１８（ａ）〕 次いで、上記露出したシリコン基板上とゲート電極上、
ならびにエミッタ電極上にサリサイド化により実施例１
と同様にしてチタンシリサイド膜４２を形成する〔図１
８（ｂ）〕。

【００５５】以降の配線工程については実施例１と同様
にすることができる〔図１８（ｃ）〕。なお、本実施例
はチタンシリサイドを用いたローカル配線を前提に説明
したが、低抵抗材料としてはチタンシリサイド以外にコ
バルトやタンタル、ニッケル、タングステン、プラチナ
などの高融点金属や、高融点金属とシリコンの化合物
（シリサイド）等も用いることができる。

【００５６】本実施例によれば、サリサイデーションを
用いた積層構造のコーカル配線を有する高集積のＳＲＡ
Ｍメモリセルとバーポーラ素子ならびにＣＭＯＳトラン
ジスタが同時に形成でき、高速動作が可能なＳＲＡＭを
提供することができる。

【００５７】＜実施例１１＞本実施例は実施例１０のＣ
ＭＯＳトランジスタを用いたＳＲＡＭとバイポーラトラ
ンジスタを同一の半導体基板上に形成する半導体集積回
路装置に関し、エミッタ電極上にシリサイド層を形成し
ない方法に関する。図１９は本実施例の断面図をバイポ
ーラ素子とＣＭＯＳトランジスタの部分について示した
ものであり、ＳＲＡＭのメモリセルの部分は省略してい
る。同図において、エミッタ電極の多結晶シリコン膜６
２上にはシリコン酸化膜７６が形成されており、シリサ
イド膜４２は形成されない。

【００５８】次に実施例１０で説明したの製造工程をを
参考に上記バイポーラトランジスタの製造工程を説明す
る。まず、エミッタの多結晶シリコン膜６２をパターニ
ングする際〔実施例１０の図１８（ａ）に示した工程に
対応する〕、多結晶シリコン膜６２上に厚さ８０ｎｍの
シリコン酸化膜７６を堆積し、該シリコン酸化膜７６を
エミッタ電極の形状にパターニングした後、該シリコン
酸化膜７６をドライエッチングのマスクにして多結晶シ
リコン膜６２をパターニングする。次いで、シリサイド
化の際に行うシリコン基板やゲート電極上を露出する工
程で、上記エミッタ電極を覆うようなホトレジストパタ
ーン〔図１８（ａ）に対応〕でシリコン酸化膜４１をド
ライエッチングする。以降のサリサイド化の工程やアル
ミニウム配線の形成工程については実施例１０と同様で
ある。

【００５９】なお、本実施例の多結晶シリコン膜６２は
エミッタ電極であるが、エミッタ以外の部分で多結晶シ
リコン膜６２を用いることにより抵抗素子を形成するこ
ともできる。

【００６０】本実施例によれば、バイポーラトランジス
タのエミッタ電極の多結晶シリコン膜はシリサイド化さ
れないため、不純物のシリサイド膜への拡散の影響がな
くシリコン基板内へのエミッタの高濃度ｎ型不純物領域
の不純物分布の制御が容易になる。したがって、電流利
得の高い高性能なバイポーラドランジスタを提供するこ
とができる。

【００６１】＜実施例１２＞本実施例は実施例１０のＣ
ＭＯＳトランジスタを用いたＳＲＡＭとバイポーラトラ
ンジスタを同一の半導体基板上に形成する半導体集積回
路装置に関し、ベースの引き出し電極にローカル配線を
用いたものに関する。図２０は本実施例の断面図をバイ
ポーラ素子とＣＭＯＳトランジスタの部分について示し
たものであり、ＳＲＡＭのメモリセルの部分は省略して
いる。図２０において、バイポーラトランジスタのベー
ス領域の高濃度ｐ型不純物領域６９とエミッタ電極と共
通のローカル配線を形成する多結晶シリコン膜６２、な
らびにＭＯＳトランジスタの高濃度ｎ型不純物領域７０
は、チタンシリサイド膜４２でそれぞれが接続されてお
り、また上記多結晶シリコン膜６２上にもチタンシリサ
イド膜４２が形成されている。さらに、図２０に示して
あるように上記多結晶シリコン膜６２上のチタンシリサ
イド膜４２上に開口部を設け、アルミニウム配線７５を
接続することもできる。なお、本実施例はｎチャネルの
ソース・ドレインにローカル配線を接続しているが、ｐ
チャネルのソース・ドレインに接続することもできる。
また、本実施例は実施例１１に適用してエミッタ電極の
シリサイド化を省略することもできる。

【００６２】本実施例によれば、バイポーラトランジス
タのベースとＭＯＳトランジスタのソース・ドレインを
接するための所要面積を通常のより小さくできるため、
高集積のＳＲＡＭセルならびに高速のＳＲＡＭを提供す
ることができる。

【００６３】＜実施例１３＞本実施例はローカル配線に
チタンナイトライド膜を用いたものに関する。図２１
（ａ）から図２２（ｂ）は本実施例の製造工程の断面を
示している。以下、図を用いて本実施例の製造工程につ
いて説明する。まず、シリコン基板上にＭＯＳトランジ
スタを形成し、上部にシリコン酸化膜４１を堆積するま
での工程は実施例１の図４（ｃ）と同様である。次い
で、ホトレジスト４６をマスクにして上記シリコン酸化
膜４１に開口部を形成し、シリコン基板とゲート電極を
露出する〔図２１（ａ）〕。次いで、スパッタリングに
より厚さ５０ｎｍのチタン膜７７を全面に堆積する〔図
２１（ｂ）〕。次いで、６７５℃の窒素雰囲気中で３０
分間のアニールを施し、上記チタン膜７７表面をチタン
ナイトライド膜７８に変換し、シリコン基板上の高濃度
ｎ型不純物領域２、３ならびに高濃度ｐ型不純物領域１
０、ならびにゲート電極１１、１２、１３、１４上にチ
タンシリサイド膜７９を形成する。次いで、ホトレジス
ト４６をマスクに上記チタンナイトライド膜７８の不要
部分ならびに未反応のチタン膜をドライエッチングと過
酸化水素水を含んだウエットエッチングで除去する。な
お、上記アニールの温度や時間はチタンシリサイド膜と
チタンナイトライド膜の膜厚が所望の値になるように調
整する。次いで、８００℃の窒素雰囲気中でアニール
し、上記チタンナイトライド膜７８とチタンシリサイド
膜７９を低抵抗化する。〔図２２（ａ）〕 以降のアルミニウム配線の形成に関しては実施例１と同
様である。〔図２２（ｂ）〕 本実施例によれば、ＳＲＡＭメモリセルのローカル配線
を不純物の拡散に対してバリアとなるチタンナイトライ
ド膜で形成することができるので、ｎチャネルＭＯＳト
ランジスタとｐチャネルＭＯＳトランジスタの高濃度不
純物領域の不純物がシリサイド中を拡散し、シリコン基
板の界面で接触抵抗を増加させるような問題は生じな
い。

【００６４】＜実施例１４＞本実施例はメモリセル以外
の部分の周辺のＣＭＩＳトランジスタを用いた回路素子
群に形成した容量素子に関するものである。図２６は本
実施例の断面構造を示している。同図でｎ型シリコン基
板３５にｎ型のウエル３７とフィールド酸化膜３８、お
よびゲート酸化膜３９とゲート電極１２４が形成されて
おり、上記ゲート電極１２４をイオン打ち込みのマスク
にして高濃度のｎ型の不純物領域１２５がＭＩＳトラン
ジスタのソース・ドレイン領域と同時に形成されてい
る。なお、これらの工程は実施例１で説明した通常のＣ
ＭＩＳプロセスで形成されるものである。さらに、上記
ゲート電極１２４上にシリコン酸化膜１２６を介してロ
ーカル配線のチタンシリサイド膜１２７が形成されてお
り、チタンシリサイド膜１２７の一端は高濃度ｎ型不純
物領域１２５に接続されており、上記ゲート電極はアル
ミニウム配線１２８に接続されている。

【００６５】上記構造によりゲート電極１２４とｎ型ウ
エル３７の間にＭＩＳ容量が形成され、さらにゲート電
極１２４とローカル配線のチタンシリサイド膜１２７の
間にも容量素子が形成される。なお、本実施例ではロー
カル配線としてチタンシリサイド膜を用いているが、実
施例７を適用してポリサイド構造にすることもできる。
また、本実施例はｎ型ウエルのＭＩＳ容量について説明
しているが、ｐ型ウエルのＭＩＳ容量に関しても不純物
の導電型を反対にすればよい。なお、本実施例で形成し
た容量素子は、例えば電源電圧の降圧回路や昇圧回路に
用いることができる。

【００６６】本実施例によれば、本発明によるメモリセ
ルの製造工程以外に追加の工程がなく、しかもシリコン
基板上の所要面積を増加させないで２つの容量素子を形
成することができるため、所要面積の小さな容量素子を
形成することができる。

【００６７】＜実施例１５＞本実施例はメモリセル以外
の部分の周辺のＣＭＩＳトランジスタを用いた回路素子
群に形成した抵抗素子に関するものである。図２７は本
実施例の断面構造を示している。同図でｎ型シリコン基
板３５にｐ型のウエル３６とフィールド酸化膜３８が形
成されており、さらに高濃度のｎ型の不純物領域１２５
がＭＩＳトランジスタのソース・ドレイン領域と同時に
形成されており上部にはシリコン酸化膜１２６が形成さ
れている。なお、これらの工程は実施例１で説明した通
常のＣＭＩＳプロセスで形成されるものである。さら
に、アルミニウム配線１２８が接続される部分にはシリ
コン酸化膜１２６が選択的にエッチングされサリサイド
化の工程で高濃度不純物領域１２５上の一部にチタンシ
リサイド膜１２７が形成されている。

【００６８】上記構造によりｎ型の高濃度不純物領域１
２５は抵抗素子となる。なお、本実施例で形成した抵抗
素子は、例えば入力保護回路に用いることができる。

【００６９】本実施例によれば、本発明によるメモリセ
ルの製造工程以外に追加の工程がなく、しかもシリコン
基板上の所要面積を増加させないで抵抗素子を形成する
ことができる。

【００７０】＜実施例１６＞本実施例はローカル配線と
シリコン基板の接続方法に関する。図２８は本実施例に
よるＳＲＡＭメモリセルの断面構造で、図６（ａ）に示
したＡ−Ａ’線の断面図におけるローカル配線の部分を
拡大して示したものである。シリコン基板上にＭＩＳト
ランジスタを形成するまでの工程は実施例１の図５
（ｃ）までの工程と同じである。図５（ｃ）において、
多結晶シリコン膜４５をシリサイド化する際に同時に形
成されるチタンナイトライド膜７８を実施例１３で説明
した方法と同様な方法でホトリソグラフィを用いてパタ
ーニングし所望の部分を残し、このチタンナイトライド
膜７８を介して高濃度ｎ型不純物領域２とチタンシリサ
イド膜４１を接続する（図２８）。以降の工程に関して
は実施例１の図６（ｂ）と同様にすればよい。

【００７１】本実施例によれば、シリコン基板およびゲ
ート電極とローカル配線を容易に接続することができ
る。

【００７２】

【発明の効果】本発明によれば、サリサイドプロセスに
よりＭＩＳトランジスタのソース・ドレインとゲート電
極のそれぞれの表面に低抵抗材料が形成され、しかもゲ
ート電極上に積層してローカル配線を形成することがで
きるため、高集積で、ソフトエラー耐性があり、かつロ
ジックプロセスとの整合性の良い完全ＣＭＯＳ型のＳＲ
ＡＭセルを有する半導体集積回路装置が提供できる。

【００７３】

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体集積回路装置の
平面図である。

【図２】本発明の第１の実施例の半導体集積回路装置の
平面図である。

【図３】本発明の第１の実施例の半導体集積回路装置の
断面図である。

【図４】本発明の第１の実施例の半導体集積回路装置の
製造工程を説明するための断面図である。

【図５】本発明の第１の実施例の半導体集積回路装置の
製造工程を説明するための断面図である。

【図６】本発明の第１の実施例の半導体集積回路装置の
製造工程を説明するための断面図である。

【図７】本発明の第２の実施例の半導体集積回路装置の
断面図である。

【図８】本発明の第３の実施例の半導体集積回路装置の
断面図である。

【図９】本発明の第４の実施例の半導体集積回路装置の
断面図である。

【図１０】本発明の第５の実施例の半導体集積回路装置
の断面図である。

【図１１】本発明の第６の実施例の半導体集積回路装置
の平面図である。

【図１２】本発明の第６の実施例の半導体集積回路装置
の等価回路図である。

【図１３】本発明の第６の実施例の半導体集積回路装置
の平面図である。

【図１４】本発明の第７の実施例の半導体集積回路装置
の断面図である。

【図１５】本発明の第８の実施例の半導体集積回路装置
の平面図である。

【図１６】本発明の第９の実施例の半導体集積回路装置
の平面図である。

【図１７】本発明の第１０の実施例の半導体集積回路装
置の製造工程を説明するための断面図である。

【図１８】本発明の第１０の実施例の半導体集積回路装
置の製造工程を説明するための断面図である。

【図１９】本発明の第１１の実施例の半導体集積回路装
置の断面図である。

【図２０】本発明の第１２の実施例の半導体集積回路装
置の断面図である。

【図２１】本発明の第１３の実施例の半導体集積回路装
置の製造工程の断面図である。

【図２２】本発明の第１３の実施例の半導体集積回路装
置の製造工程の断面図である。

【図２３】スタティック型ランダムアクセスメモリセル
の等価回路図である。

【図２４】従来のスタティック型ランダムアクセスメモ
リセルの平面図である。

【図２５】従来のスタティック型ランダムアクセスメモ
リセルの製造工程を説明するための断面図である。

【図２６】本発明の第１４の実施例の半導体集積回路装
置の断面図である。

【図２７】本発明の第１５の実施例の半導体集積回路装
置の断面図である。

【図２８】本発明の第１６の実施例の半導体集積回路装
置の断面図である。

【符号の説明】 １、２、３、４、５、６…高濃度ｎ型不純物領域（ＭＯ
Ｓトランジスタのソース・ドレイン）、７、８、９、１
０…高濃度ｐ型不純物領域（ｐチャネルＭＯＳトランジ
スタのソース・ドレイン）、１１、１２、１３、１４…
ゲート電極、１５、１６、１７、１８…開口部、１９、
２０…ローカル配線、２１、２２、２３、２４、２５、
２６…開口部２７、２８、２９、３０…第１層目のアル
ミニウム配線、３１、３２…開口部、３３、３４…第２
層目アルミニウム配線、３５…ｎ型シリコン基板、３６
…ｐ型ウエル、３７…ｎ型ウエル、３８…フィールド酸
化膜、３９…ゲート酸化膜、４０…スペーサ絶縁膜、４
１…シリコン酸化膜、４２…チタンシリサイド膜、４
３、４４…シリコン酸化膜、４５…非晶質シリコン膜、
４６…ホトレジスト、４７…チタン膜、４８…選択多結
晶シリコン膜、４９…非晶質シリコンのサイドウォー
ル、５０…シリコン窒化膜、５１、５２…ゲート電極、
５３、５４…ローカル配線、５５…ワード線、５６、５
７…データ線、５８、５９、６０、６１…開口部、６２
…多結晶シリコン膜、６３…シリコン注入領域、６４…
第１層目アルミニウム配線、６５…ｐ型シリコン基板、
６６…ｎ型埋め込層、６７…ｐ型埋め込み層、６８…ｎ
型不純物領域（コレクタ引き出し）、６９…ｐ型不純物
領域（ベース）、７０…高濃度ｎ型不純物領域（ｎチャ
ネルＭＯＳトランジスタのソース・ドレイン）、７１…
高濃度ｐ型不純物領域（ｐチャネルＭＯＳトランジスタ
のソース・ドレイン）、７２…ゲート電極、７３…ｐ型
不純物領域（真性ベース）、７４…高濃度ｎ型不純物領
域（エミッタ）、７５…第１層目アルミニウム配線、７
６…シリコン酸化膜、７７…チタン膜、７８…チタンナ
イトライド膜、７９…チタンシリサイド膜、８０、８
１、８２、８３、８４、８５、８６…高濃度ｎ型不純物
領域、８７、８８、８９、９０…高濃度ｐ型不純物領
域、９１、９２、９３、９４…ゲート電極、９５、９
５、９７、９８、９９…ローカル配線、１００、１０
１、１０２、１０３、１０４、１０５…開口部、１０
６、１０７、１０８、１０９…第１層目アルミニウム配
線、１１０、１１１…開口部、１１２、１１３…第２層
目アルミニウム配線、１１４…ｐ型ウエル、１１５…フ
ィールド酸化膜、１１６…ゲート酸化膜、１１７…ゲー
ト電極、１１８…高濃度ｎ型不純物領域、１１９…スペ
ーサ絶縁膜、１２０…チタン膜、１２１…ホトレジス
ト、１２２…非晶質シリコン膜、１２３…チタンシリサ
イド膜、１２４…多結晶シリコン膜（ゲート電極）、１
２５…高濃度ｎ型不純物領域、１２６…シリコン酸化
膜、１２７…チタンシリサイド膜、１２８…アルミニウ
ム電極、１２９…ｎ型ウエルとｐ型ウエルの境界。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三谷 真一郎 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 佐藤 和重 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 深見 彰 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 飯田 雅也 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 清水 昭博 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 平７−263577（ＪＰ，Ａ) 特開 昭62−31155（ＪＰ，Ａ) 特開 平５−90540（ＪＰ，Ａ) 特開 平５−167038（ＪＰ，Ａ) 特開 平５−167039（ＪＰ，Ａ) 特開 平５−235304（ＪＰ，Ａ) 特開 平６−77401（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 21/336 H01L 27/10 H01L 27/11 H01L 29/78

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１ｐチャネルＭＩＳトランジスタと、第
   ２ｐチャネルＭＩＳトランジスタと、第１ｎチャネルＭ
   ＩＳトランジスタと、第２ｎチャネルＭＩＳトランジス
   タと、第３ｎチャネルＭＩＳトランジスタと、第４ｎチ
   ャネルＭＩＳトランジスタとを具備し、 上記第１ｐチャネルＭＩＳトランジスタのドレインと上
   記第１ｎチャネルＭＩＳトランジスタのドレインと上記
   第２ｎチャネルＭＩＳトランジスタのゲートは第１記憶
   ノードで接続され、 上記第２ｐチャネルＭＩＳトランジスタのドレインと上
   記第２ｎチャネルＭＩＳトランジスタのドレインと上記
   第１ｎチャネルＭＩＳトランジスタのゲートは第２記憶
   ノードで接続され、 上記第１ｐチャネルＭＩＳトランジスタと、上記第２ｐ
   チャネルＭＩＳトランジスタと、上記第１ｎチャネルＭ
   ＩＳトランジスタと、上記第２ｎチャネルＭＩＳトラン
   ジスタと、上記第３ｎチャネルＭＩＳトランジスタと、
   上記第４ｎチャネルＭＩＳトランジスタのソース及びド
   レインを形成する不純物領域が基板内に形成されたＳＲ
   ＡＭメモリセルを有する半導体集積回路装置において、 上記第１記憶ノードと上記第２記憶ノード間に容量素子
   が設けられ、上記第１ｎチャネルＭＩＳトランジスタの
   ドレインと上記第１ｐチャネルＭＩＳトランジスタのド
   レインを接続する層はシリサイド膜により形成されてい
   ることを特徴とする半導体集積回路装置。
2. 【請求項２】上記容量素子の絶縁膜はシリコン窒化膜に
   より形成されていることを特徴とする請求項１に記載の
   半導体集積回路装置。
3. 【請求項３】上記容量素子は上記第１ｎチャネルＭＩＳ
   トランジスタのゲート電極を形成する層と、上記第１ｎ
   チャネルＭＩＳトランジスタのドレインと上記第１ｐチ
   ャネルＭＩＳトランジスタのドレインを接続する層との
   間に形成されることを特徴とする請求項１乃至請求項２
   のいずれかに記載の半導体集積回路装置。