JPH05259407A - 数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割ｃｍｏｓ工程 - Google Patents
数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割ｃｍｏｓ工程Info
- Publication number
- JPH05259407A JPH05259407A JP4334962A JP33496292A JPH05259407A JP H05259407 A JPH05259407 A JP H05259407A JP 4334962 A JP4334962 A JP 4334962A JP 33496292 A JP33496292 A JP 33496292A JP H05259407 A JPH05259407 A JP H05259407A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- channel
- followed
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 33
- 230000008569 process Effects 0.000 title claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 80
- 229920005591 polysilicon Polymers 0.000 title claims description 7
- 230000003247 decreasing effect Effects 0.000 title 1
- 238000003860 storage Methods 0.000 claims abstract description 28
- 125000001475 halogen functional group Chemical group 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 175
- 239000007943 implant Substances 0.000 claims description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 125000006850 spacer group Chemical group 0.000 claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000000151 deposition Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 235000012239 silicon dioxide Nutrition 0.000 claims description 19
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000059 patterning Methods 0.000 claims description 17
- 230000008021 deposition Effects 0.000 claims description 15
- 230000000873 masking effect Effects 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 14
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 229910052785 arsenic Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000003870 refractory metal Substances 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 11
- 150000003377 silicon compounds Chemical class 0.000 claims description 11
- 230000015654 memory Effects 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000007740 vapor deposition Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 239000011241 protective layer Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 5
- 238000005470 impregnation Methods 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 238000009766 low-temperature sintering Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005538 encapsulation Methods 0.000 claims 3
- 238000005192 partition Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 18
- 229910052796 boron Inorganic materials 0.000 abstract description 16
- 238000002513 implantation Methods 0.000 abstract description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 14
- 239000011574 phosphorus Substances 0.000 description 14
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 9
- 238000000576 coating method Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 239000002245 particle Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000002860 competitive effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000005843 halogen group Chemical group 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 241001206158 Blepsias cirrhosus Species 0.000 description 1
- 238000003723 Smelting Methods 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- LBDSXVIYZYSRII-IGMARMGPSA-N alpha-particle Chemical compound [4He+2] LBDSXVIYZYSRII-IGMARMGPSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 積層セル型コンデンサ設計のＣＭＯＳダイナ
ミック・ランダム・アクセス・メモリー製造のために少
ない数のマスクセットを使用するようにした低コスト処
理工程を提供する。 【構成】 多結晶シリコン分割技術によるＮ＋およびＰ
＋ソース／ドレインマスキング層の排除多結晶シリコン
分割法により剰余Ｐチャネルマスキング段階を追加する
ことなく自己整列の打ち抜きおよび軽く拡散したドレイ
ン（ＬＤＤ）のインプラントによるＮチャネル装置の最
適化、底部セル極板で隔離された接点とアクセス・ゲー
ト多結晶シリコンの間の緊密な間隔設定を可能にするよ
うにアクセス・ゲート拡散部へ底部セル極板の半自己整
列接点の使用、スペーサー酸化物のエッチング，アクセ
ス・トランジスタ・ゲートのストレージ・ノード側から
高濃度拡散Ｎチャネルソース／ドレインのインプランテ
ーション排除、剰余マスキング段階の追加なしに実行さ
れた自己整列「ハイＣ」インプラントの使用等の処理を
行う。
ミック・ランダム・アクセス・メモリー製造のために少
ない数のマスクセットを使用するようにした低コスト処
理工程を提供する。 【構成】 多結晶シリコン分割技術によるＮ＋およびＰ
＋ソース／ドレインマスキング層の排除多結晶シリコン
分割法により剰余Ｐチャネルマスキング段階を追加する
ことなく自己整列の打ち抜きおよび軽く拡散したドレイ
ン（ＬＤＤ）のインプラントによるＮチャネル装置の最
適化、底部セル極板で隔離された接点とアクセス・ゲー
ト多結晶シリコンの間の緊密な間隔設定を可能にするよ
うにアクセス・ゲート拡散部へ底部セル極板の半自己整
列接点の使用、スペーサー酸化物のエッチング，アクセ
ス・トランジスタ・ゲートのストレージ・ノード側から
高濃度拡散Ｎチャネルソース／ドレインのインプランテ
ーション排除、剰余マスキング段階の追加なしに実行さ
れた自己整列「ハイＣ」インプラントの使用等の処理を
行う。
Description
【０００１】
【産業上の利用分野】本発明は集積回路製造技術に関
し、より特定すれば、積層セル型コンデンサ設計のＣＭ
ＯＳダイナミック・ランダム・アクセス・メモリー製造
のために少ない数のマスクセットを使用するようにした
低コスト処理工程に関する。
し、より特定すれば、積層セル型コンデンサ設計のＣＭ
ＯＳダイナミック・ランダム・アクセス・メモリー製造
のために少ない数のマスクセットを使用するようにした
低コスト処理工程に関する。
【０００２】
【技術的背景】現行世代のダイナミック・ランダム・ア
クセス・メモリー(ＤＲＡＭ)の大半はＣＭＯＳ技術を使
用している。術語「ＣＭＯＳ」は「相補型金属酸化膜半
導体（Complementary Metal Oxide Semiconductor ）の
略称であるが、術語ＣＭＯＳは現在ではＮチャネルおよ
びＰチャネル双方の電界効果型トランジスタを相補型の
方式で使用している全ての集積回路についてもっと緩や
かに適用されている。ＣＭＯＳ集積回路装置はしばしば
「半導体」装置と呼称されることがあるが、このような
装置は導電体、絶縁体、または半導体いずれかの各種材
料から構成されるものである。最も一般的に使用される
半導体材料のシリコンは、シリコンより１つ少ない電荷
を有するボロンなどの元素や、シリコンより１つ多い電
荷を有するリンやヒ素などの元素を用いて拡散（不純物
をシリコン結晶構造体内に導入させること）することで
導電体となすことが出来る。ボロンの拡散の例では、
「正孔」が電荷を担う粒子となり、拡散したシリコンは
正のまたはＰ型のシリコンと呼ばれる。リンまたはヒ素
の拡散の例では、剰余電子が電荷を担う粒子となり、拡
散シリコンは負のまたはＮ型シリコンと呼ばれる。反対
の導電性形式を有する拡散不純物の混合物が使用される
場合、競合拡散が起こりまた最も多量の不純物の導電性
形式が優勢になる。シリコンは単結晶または多結晶いず
れかの形状で使用される。本明細書において、多結晶型
シリコンは以降「多結晶シリコン」または単に「多結
晶」と称する。多結晶シリコンはＭＯＳ型装置ゲートに
おいて金属に広く置き換わったが、本質的な金属の持つ
高い導電性により、多くの半導体製造メーカーが装置の
速度を向上させる目的でトランジスタ・ゲート上に難溶
性金属珪素化合物層を生成するようになった。
クセス・メモリー(ＤＲＡＭ)の大半はＣＭＯＳ技術を使
用している。術語「ＣＭＯＳ」は「相補型金属酸化膜半
導体（Complementary Metal Oxide Semiconductor ）の
略称であるが、術語ＣＭＯＳは現在ではＮチャネルおよ
びＰチャネル双方の電界効果型トランジスタを相補型の
方式で使用している全ての集積回路についてもっと緩や
かに適用されている。ＣＭＯＳ集積回路装置はしばしば
「半導体」装置と呼称されることがあるが、このような
装置は導電体、絶縁体、または半導体いずれかの各種材
料から構成されるものである。最も一般的に使用される
半導体材料のシリコンは、シリコンより１つ少ない電荷
を有するボロンなどの元素や、シリコンより１つ多い電
荷を有するリンやヒ素などの元素を用いて拡散（不純物
をシリコン結晶構造体内に導入させること）することで
導電体となすことが出来る。ボロンの拡散の例では、
「正孔」が電荷を担う粒子となり、拡散したシリコンは
正のまたはＰ型のシリコンと呼ばれる。リンまたはヒ素
の拡散の例では、剰余電子が電荷を担う粒子となり、拡
散シリコンは負のまたはＮ型シリコンと呼ばれる。反対
の導電性形式を有する拡散不純物の混合物が使用される
場合、競合拡散が起こりまた最も多量の不純物の導電性
形式が優勢になる。シリコンは単結晶または多結晶いず
れかの形状で使用される。本明細書において、多結晶型
シリコンは以降「多結晶シリコン」または単に「多結
晶」と称する。多結晶シリコンはＭＯＳ型装置ゲートに
おいて金属に広く置き換わったが、本質的な金属の持つ
高い導電性により、多くの半導体製造メーカーが装置の
速度を向上させる目的でトランジスタ・ゲート上に難溶
性金属珪素化合物層を生成するようになった。
【０００３】ＣＭＯＳ処理工程は軽く拡散を行なったＰ
型またはＮ型シリコン基板または強く拡散を行なった基
板上の軽く拡散を行なったエピタキシャル・シリコンか
ら開始する。簡略化する目的で、従来技術のＣＭＯＳ工
程は開始時の材料にＰ型シリコンを使用するものとして
記述する。Ｎ型シリコンを使用する場合、処理段階は実
質的に同一で、幾つかの場合で拡散不純物の極性が逆転
する点が異なる。
型またはＮ型シリコン基板または強く拡散を行なった基
板上の軽く拡散を行なったエピタキシャル・シリコンか
ら開始する。簡略化する目的で、従来技術のＣＭＯＳ工
程は開始時の材料にＰ型シリコンを使用するものとして
記述する。Ｎ型シリコンを使用する場合、処理段階は実
質的に同一で、幾つかの場合で拡散不純物の極性が逆転
する点が異なる。
【０００４】１９８２年に、日本国特許公開番号「特開
昭５７−１７１６４号」がマサヒデ・オガワ（Masahide
Ogawa）の発明に付与された。この特許ではＣＭＯＳ集
積回路において、ＮチャネルおよびＰチャネル装置を個
別に処理することによる製造を教唆している。在来のＣ
ＭＯＳ工程と同様に、単一の多結晶シリコン層を用いて
ＮチャネルおよびＰチャネルゲート双方を形成してい
る。しかし、Ｎチャネル装置が第一に形成され、Ｎチャ
ネル工程が完了するまでエッチングされていない多結晶
シリコンが将来のＰチャネル領域に残存するようになし
ている。続けてＰチャネル装置のパターンを構成するた
めに使用されるマスクもすでに形成されているＮチャネ
ル装置を被覆しまた保護するために使用される。この処
理はここでは多結晶シリコン分割ＣＭＯＳ工程と称する
ことにする。多結晶シリコン分割ＣＭＯＳ工程は、米国
および米国外の半導体製造メーカーには広汎に無視され
ているが、アイダホ州ボイーズ（Boise, Idaho）のマイ
クロン・テクノロジー社ではマスクセットを、また、そ
れによりダイナミック・ランダム・アクセス・メモリー
の製造にかかるコストを減じるための手段として広範囲
に使用されてきた。
昭５７−１７１６４号」がマサヒデ・オガワ（Masahide
Ogawa）の発明に付与された。この特許ではＣＭＯＳ集
積回路において、ＮチャネルおよびＰチャネル装置を個
別に処理することによる製造を教唆している。在来のＣ
ＭＯＳ工程と同様に、単一の多結晶シリコン層を用いて
ＮチャネルおよびＰチャネルゲート双方を形成してい
る。しかし、Ｎチャネル装置が第一に形成され、Ｎチャ
ネル工程が完了するまでエッチングされていない多結晶
シリコンが将来のＰチャネル領域に残存するようになし
ている。続けてＰチャネル装置のパターンを構成するた
めに使用されるマスクもすでに形成されているＮチャネ
ル装置を被覆しまた保護するために使用される。この処
理はここでは多結晶シリコン分割ＣＭＯＳ工程と称する
ことにする。多結晶シリコン分割ＣＭＯＳ工程は、米国
および米国外の半導体製造メーカーには広汎に無視され
ているが、アイダホ州ボイーズ（Boise, Idaho）のマイ
クロン・テクノロジー社ではマスクセットを、また、そ
れによりダイナミック・ランダム・アクセス・メモリー
の製造にかかるコストを減じるための手段として広範囲
に使用されてきた。
【０００５】ダイナミック・ランダム・アクセス・メモ
リーのメモリーセルは二つの主要素子から構成されてい
る。電界効果型トランジスタとコンデンサである。従来
型のプレーナ・コンデンサを使用するＤＲＡＭセルにお
いて、チップ表面領域は電界効果型トランジスタ（ＦＥ
Ｔ）よりプレーナ型コンデンサに広く占有される。ワー
ド線は一般に多結晶シリコン１層からエッチングされ
る。シリコン基板の拡散領域は低位側（ストレージ端末
側）コンデンサ極板として機能し、一方拡散した多結晶
シリコン２層は一般に上位側コンデンサ極板（セル・プ
レート）として機能する。プレーナ型コンデンサは一般
に、１メガビットのレベルまでのＤＲＡＭチップに使用
するためには充分であることが立証されたが、より先進
的なＤＲＡＭ世代においては使用不能であると考えられ
ている。メモリーチップ内の素子密度が上昇するにつ
れ、セル・コンデンサ寸法の縮小によって多数の問題が
生じてきた。第一に、通常の背景放射のα粒子成分がシ
リコン基板内に正孔−電子対を生成し、これが低位側コ
ンデンサ極板に捕集されることがあり得る。この減少は
影響されたセル・コンデンサ内に蓄えられた電荷を急速
に散逸させる原因となり、「ソフト」エラーを招く。第
２に、検出・増幅器差動信号が減少する。これは雑音感
受性を悪化させ、適切な信号選択特性を有するコラム型
検出・増幅器の設計を一層困難なものとなす。第３に、
セル・コンデンサの寸法が減少することによって、セル
内に蓄えられた小さな電荷が早いうちに利用不可能なレ
ベルまでリークし、リフレッシュのオーバーヘッドのた
めに一層頻繁な割り込みが必要となる。しかるにＤＲＡ
Ｍ技術者の困難な目標は、製品歩留りを悪化させるよう
なまたはマスキング、拡散、エッチング、インプラン
ト、スパッタ、およびその他の製造工程における段階の
工程数を大幅に増大させるような処理を援用することな
く、セル寸法が縮小されても、セル容量を増大させまた
は、少なくとも維持することである。
リーのメモリーセルは二つの主要素子から構成されてい
る。電界効果型トランジスタとコンデンサである。従来
型のプレーナ・コンデンサを使用するＤＲＡＭセルにお
いて、チップ表面領域は電界効果型トランジスタ（ＦＥ
Ｔ）よりプレーナ型コンデンサに広く占有される。ワー
ド線は一般に多結晶シリコン１層からエッチングされ
る。シリコン基板の拡散領域は低位側（ストレージ端末
側）コンデンサ極板として機能し、一方拡散した多結晶
シリコン２層は一般に上位側コンデンサ極板（セル・プ
レート）として機能する。プレーナ型コンデンサは一般
に、１メガビットのレベルまでのＤＲＡＭチップに使用
するためには充分であることが立証されたが、より先進
的なＤＲＡＭ世代においては使用不能であると考えられ
ている。メモリーチップ内の素子密度が上昇するにつ
れ、セル・コンデンサ寸法の縮小によって多数の問題が
生じてきた。第一に、通常の背景放射のα粒子成分がシ
リコン基板内に正孔−電子対を生成し、これが低位側コ
ンデンサ極板に捕集されることがあり得る。この減少は
影響されたセル・コンデンサ内に蓄えられた電荷を急速
に散逸させる原因となり、「ソフト」エラーを招く。第
２に、検出・増幅器差動信号が減少する。これは雑音感
受性を悪化させ、適切な信号選択特性を有するコラム型
検出・増幅器の設計を一層困難なものとなす。第３に、
セル・コンデンサの寸法が減少することによって、セル
内に蓄えられた小さな電荷が早いうちに利用不可能なレ
ベルまでリークし、リフレッシュのオーバーヘッドのた
めに一層頻繁な割り込みが必要となる。しかるにＤＲＡ
Ｍ技術者の困難な目標は、製品歩留りを悪化させるよう
なまたはマスキング、拡散、エッチング、インプラン
ト、スパッタ、およびその他の製造工程における段階の
工程数を大幅に増大させるような処理を援用することな
く、セル寸法が縮小されても、セル容量を増大させまた
は、少なくとも維持することである。
【０００６】高密度ＤＲＡＭメモリーにプレーナ型コン
デンサを使用することに伴う問題の結果として、４メガ
ビットＤＲＡＭの全ての製造メーカーは非プレーナ型コ
ンデンサに基づいたセル設計を行なっている。現在２種
類の非プレーナ型コンデンサの設計が使用されている。
トレンチ（塹壕）型コンデンサとスタック（積層）型コ
ンデンサである。非プレーナ型コンデンサのどちらの形
式もプレーナ・コンデンサ製造におけるより大幅に多く
のマスキング、配置およびエッチング段階を通常必要と
する。
デンサを使用することに伴う問題の結果として、４メガ
ビットＤＲＡＭの全ての製造メーカーは非プレーナ型コ
ンデンサに基づいたセル設計を行なっている。現在２種
類の非プレーナ型コンデンサの設計が使用されている。
トレンチ（塹壕）型コンデンサとスタック（積層）型コ
ンデンサである。非プレーナ型コンデンサのどちらの形
式もプレーナ・コンデンサ製造におけるより大幅に多く
のマスキング、配置およびエッチング段階を通常必要と
する。
【０００７】トレンチ型コンデンサにおいて、電荷はプ
レーナ型コンデンサにおける横方向に対抗して、第１に
垂直方向に保持される。トレンチ型コンデンサは基板内
にエッチングされた溝（トレンチ）内部に製造されるこ
とから、ある種のトレンチ型コンデンサの構造はソフト
エラーに敏感なことがある。さらに、トレンチ型設計に
継承されるほかの問題も幾つか存在する。問題の一つ
は、隣接するトレンチ間における寄生トランジスタ効果
に起因するトレンチ間での電荷の漏洩である。もう一つ
の問題は、トレンチ構造に由来するストレスによって引
き起こされる単一結晶の欠陥の原因となり得るセルのス
トレージ端末側から基板への漏洩である。さらに別の問
題は製造工程中にトレンチを完全に清掃することの困難
さである。一つのトレンチの完全な清掃に失敗すること
が一般に不良セルを生み出すことになる。
レーナ型コンデンサにおける横方向に対抗して、第１に
垂直方向に保持される。トレンチ型コンデンサは基板内
にエッチングされた溝（トレンチ）内部に製造されるこ
とから、ある種のトレンチ型コンデンサの構造はソフト
エラーに敏感なことがある。さらに、トレンチ型設計に
継承されるほかの問題も幾つか存在する。問題の一つ
は、隣接するトレンチ間における寄生トランジスタ効果
に起因するトレンチ間での電荷の漏洩である。もう一つ
の問題は、トレンチ構造に由来するストレスによって引
き起こされる単一結晶の欠陥の原因となり得るセルのス
トレージ端末側から基板への漏洩である。さらに別の問
題は製造工程中にトレンチを完全に清掃することの困難
さである。一つのトレンチの完全な清掃に失敗すること
が一般に不良セルを生み出すことになる。
【０００８】他方スタック型コンデンサ設計は幾らか信
頼性が高くトレンチ型設計より製造が簡単であると立証
された。その結果、大半の４メガビットＤＲＡＭ製造メ
ーカーはスタック型コンデンサ設計を使用している。典
型的なスタック型コンデンサの下側および上側極板の双
方が個別の導電層から形成されることから、スタック型
コンデンサは一般にプレーナ型またはトレンチ型いずれ
かのコンデンサよりソフトエラーに対して感受性が大幅
に低い。ワード線と、ある種の設計においてはビット線
もコンデンサ層の直下に配置することにより、また下側
層を埋め込み接点を用いて基板と接触させることによ
り、幾つかの製造メーカーはコンデンサの縦型部分が全
電荷蓄電容量に大幅に貢献するようになしたスタック型
コンデンサ設計を作り出した。スタック型コンデンサは
一般にセルの全域（セルのアクセス用ＦＥＴを含む）を
被覆するだけではなく、隣接する電界酸化領域も被覆す
るので、容量はプレーナ型セルから得られる容量に対し
大幅に拡大されている。
頼性が高くトレンチ型設計より製造が簡単であると立証
された。その結果、大半の４メガビットＤＲＡＭ製造メ
ーカーはスタック型コンデンサ設計を使用している。典
型的なスタック型コンデンサの下側および上側極板の双
方が個別の導電層から形成されることから、スタック型
コンデンサは一般にプレーナ型またはトレンチ型いずれ
かのコンデンサよりソフトエラーに対して感受性が大幅
に低い。ワード線と、ある種の設計においてはビット線
もコンデンサ層の直下に配置することにより、また下側
層を埋め込み接点を用いて基板と接触させることによ
り、幾つかの製造メーカーはコンデンサの縦型部分が全
電荷蓄電容量に大幅に貢献するようになしたスタック型
コンデンサ設計を作り出した。スタック型コンデンサは
一般にセルの全域（セルのアクセス用ＦＥＴを含む）を
被覆するだけではなく、隣接する電界酸化領域も被覆す
るので、容量はプレーナ型セルから得られる容量に対し
大幅に拡大されている。
【０００９】ＣＭＯＳ半導体装置を製造するビジネスは
極めて競争が激しい大量生産業種である。工程の効率と
製造効率、ならびに製品の品質、信頼性、および性能が
こうしたベンチャー業種の経済的成功を決定する重要な
要因である。ＣＭＯＳ装置のそれぞれの新しい世代はこ
れに置き換えられる世代の集積レベルの４倍の集積レベ
ルを有している。こうしたチップ当たり素子数の４倍増
は素子の占有面積の減少によって達成されるのが通例で
ある。素子の占有面積が縮小されることで、それぞれの
写真リソグラフ段階は一層高価なものとなる。コストの
増加は多くの要因に帰属するもので、これには次のよう
なものが含まれる。 ａ）精密な「最新式」写真リソグラフ装置での高い資本
コスト、ｂ）製造工程の速度を低下させさらに高価な機
材を必要とするそれぞれのマスクレベルについての処理
工程数の増加、ｃ）建設費用が高く運転費用も高い超高
清浄度の製造工場の必要性、ｄ）不良装置を破棄する経
費を増加させる製造中のウエハ当たりの投資の増大、
ｅ）インプラントまたはエッチングいずれであろうとも
マスキング段階に続いて必要な段階に関連する費用。
極めて競争が激しい大量生産業種である。工程の効率と
製造効率、ならびに製品の品質、信頼性、および性能が
こうしたベンチャー業種の経済的成功を決定する重要な
要因である。ＣＭＯＳ装置のそれぞれの新しい世代はこ
れに置き換えられる世代の集積レベルの４倍の集積レベ
ルを有している。こうしたチップ当たり素子数の４倍増
は素子の占有面積の減少によって達成されるのが通例で
ある。素子の占有面積が縮小されることで、それぞれの
写真リソグラフ段階は一層高価なものとなる。コストの
増加は多くの要因に帰属するもので、これには次のよう
なものが含まれる。 ａ）精密な「最新式」写真リソグラフ装置での高い資本
コスト、ｂ）製造工程の速度を低下させさらに高価な機
材を必要とするそれぞれのマスクレベルについての処理
工程数の増加、ｃ）建設費用が高く運転費用も高い超高
清浄度の製造工場の必要性、ｄ）不良装置を破棄する経
費を増加させる製造中のウエハ当たりの投資の増大、
ｅ）インプラントまたはエッチングいずれであろうとも
マスキング段階に続いて必要な段階に関連する費用。
【００１０】
【発明が解決しようとする課題】現代のスタック型コン
デンサ・ダイナミック・ランダム・アクセス・メモリー
における３重の多結晶シリコン層製造工程はマスキング
で１４ないし１８段階を必要とする。マスキング操作に
関連する経費に関して、マスキング操作の数を劇的に減
少するような製造工程が極めて望ましい。
デンサ・ダイナミック・ランダム・アクセス・メモリー
における３重の多結晶シリコン層製造工程はマスキング
で１４ないし１８段階を必要とする。マスキング操作に
関連する経費に関して、マスキング操作の数を劇的に減
少するような製造工程が極めて望ましい。
【００１１】
【課題を解決するための手段】本発明は１メガビットお
よびそれ以降の世代についてスタック型コンデンサ形式
のダイナミック・ランダム・アクセス・メモリーを製造
するための１０ないし１２マスクの多結晶シリコン分割
工程よりなる。本工程のながれは当業界内で一般に使用
されている工程に対する多数の利点で特徴付けられる。
これらの利点には次のようなものが含まれる。 ａ）Ｎ＋およびＰ＋ソース−ドレインマスキング層を多
結晶シリコン分割技術により排除することによるマスク
数の減少、ｂ）ＬＯＣＯＳストレス解放（パッド）酸化
層が後にトランジスタゲート誘電層として機能し得るこ
とによるウエハ処理をさらに減少させるための選択肢、
ｃ）多結晶シリコン分割法経由で余剰Ｐチャネルマスキ
ング段階を追加することなく自己整列打ち抜きおよび軽
拡散ドレイン（ＬＤＤ）インプラントによるＮチャネル
装置最適化、ｄ）アクセス・ゲート拡散部へ底部セル極
板の半自己整列接点の使用により底部セル極板で隔離さ
れた接点とアクセス・ゲート多結晶シリコンの間の緊密
な間隔設定を可能にすること、ｅ）スペーサー酸化物エ
ッチングによる絶縁酸化物の厚みの減少を回避すること
により達成したリフレッシュ特性の改善、ｆ）ストレー
ジ・ノードの敏感な領域をスペーサー酸化物エッチング
に起因することが多い障害から保護することで達成した
リフレッシュ特性の改善、ｇ）アクセス・トランジスタ
・ゲートのストレージ・ノード側から高濃度拡散Ｎチャ
ネルソース／ドレインのインプランテーション排除によ
り達成したリフレッシュ特性の改善、ｈ）剰余マスキン
グ段階の追加なしに実行された自己整列「ハイＣ」イン
プラントの使用を通じて達成したソフトエラー異常に対
する耐久性の改善。
よびそれ以降の世代についてスタック型コンデンサ形式
のダイナミック・ランダム・アクセス・メモリーを製造
するための１０ないし１２マスクの多結晶シリコン分割
工程よりなる。本工程のながれは当業界内で一般に使用
されている工程に対する多数の利点で特徴付けられる。
これらの利点には次のようなものが含まれる。 ａ）Ｎ＋およびＰ＋ソース−ドレインマスキング層を多
結晶シリコン分割技術により排除することによるマスク
数の減少、ｂ）ＬＯＣＯＳストレス解放（パッド）酸化
層が後にトランジスタゲート誘電層として機能し得るこ
とによるウエハ処理をさらに減少させるための選択肢、
ｃ）多結晶シリコン分割法経由で余剰Ｐチャネルマスキ
ング段階を追加することなく自己整列打ち抜きおよび軽
拡散ドレイン（ＬＤＤ）インプラントによるＮチャネル
装置最適化、ｄ）アクセス・ゲート拡散部へ底部セル極
板の半自己整列接点の使用により底部セル極板で隔離さ
れた接点とアクセス・ゲート多結晶シリコンの間の緊密
な間隔設定を可能にすること、ｅ）スペーサー酸化物エ
ッチングによる絶縁酸化物の厚みの減少を回避すること
により達成したリフレッシュ特性の改善、ｆ）ストレー
ジ・ノードの敏感な領域をスペーサー酸化物エッチング
に起因することが多い障害から保護することで達成した
リフレッシュ特性の改善、ｇ）アクセス・トランジスタ
・ゲートのストレージ・ノード側から高濃度拡散Ｎチャ
ネルソース／ドレインのインプランテーション排除によ
り達成したリフレッシュ特性の改善、ｈ）剰余マスキン
グ段階の追加なしに実行された自己整列「ハイＣ」イン
プラントの使用を通じて達成したソフトエラー異常に対
する耐久性の改善。
【００１２】
【実施例】図１を参照すると、軽く拡散したＰ型単結晶
シリコン基板１１より構成される半導体ウエハは第１の
パッド酸化物層１２を形成する熱間酸化段階、第１の窒
化シリコン層１３を生成する蒸着段階で処理されてい
る。第１のフォトレジスト・マスク（ならびにフォトマ
スク）１４が第１の窒化物層１３上に形成され、上記マ
スク１４はＮ井戸領域に転換されるべき基板の上部領域
である第１の窒化物層１３の領域を露光する。後のＮ井
戸領域上部にある第１の窒化物層１３の部分を除去した
窒化物エッチングに続いて、ウエハはリンのＮ井戸イン
プラントが行なわれ、これでＮ井戸領域が（特にこの図
面の領域では）生成される。図面はＰチャネル周辺トラ
ンジスタと密接して図示してあるＮチャネル・アクセス
・トランジスタを有するメモリー・セルの複合的表現を
なすことは特筆されるべきである。本図は何らかの実際
のＤＲＡＭメモリーの特定部分の現実的断面図をなすこ
とを意図しておらず、主として各種製造段階における工
程をより完全に図示するために使用している便宜的表現
である。
シリコン基板１１より構成される半導体ウエハは第１の
パッド酸化物層１２を形成する熱間酸化段階、第１の窒
化シリコン層１３を生成する蒸着段階で処理されてい
る。第１のフォトレジスト・マスク（ならびにフォトマ
スク）１４が第１の窒化物層１３上に形成され、上記マ
スク１４はＮ井戸領域に転換されるべき基板の上部領域
である第１の窒化物層１３の領域を露光する。後のＮ井
戸領域上部にある第１の窒化物層１３の部分を除去した
窒化物エッチングに続いて、ウエハはリンのＮ井戸イン
プラントが行なわれ、これでＮ井戸領域が（特にこの図
面の領域では）生成される。図面はＰチャネル周辺トラ
ンジスタと密接して図示してあるＮチャネル・アクセス
・トランジスタを有するメモリー・セルの複合的表現を
なすことは特筆されるべきである。本図は何らかの実際
のＤＲＡＭメモリーの特定部分の現実的断面図をなすこ
とを意図しておらず、主として各種製造段階における工
程をより完全に図示するために使用している便宜的表現
である。
【００１３】図２を参照すると、フォトレジスト・マス
ク１４が塗布され、湿式酸化物エッチングで第１の窒化
物層１３の残りにより被覆されていない第１のパッド酸
化物層１２の部分が除去される。ウエハはこの後ヒ素イ
ンプラントが行なわれ、これによってＮ井戸１５内部に
ヒ素インプラント皮膜層２１が形成される。ヒ素分子は
第１の窒化物層１３の残りによってウエハが被覆されて
いる部分の基板への進入が阻止される。
ク１４が塗布され、湿式酸化物エッチングで第１の窒化
物層１３の残りにより被覆されていない第１のパッド酸
化物層１２の部分が除去される。ウエハはこの後ヒ素イ
ンプラントが行なわれ、これによってＮ井戸１５内部に
ヒ素インプラント皮膜層２１が形成される。ヒ素分子は
第１の窒化物層１３の残りによってウエハが被覆されて
いる部分の基板への進入が阻止される。
【００１４】図３を参照すると、ウエハは高温下での第
１のスチーム酸化段階（上記の存在下におけるのが望ま
しい）を行なってＮ井戸領域１５の表面を酸化させ、保
護酸化層３１を生成し、またインプラントしたリンおよ
びヒ素の原子を基板内の深くまで打ち込む。スチーム酸
化段階の後、ウエハは湿式酸化エッチングを行ない、こ
れによって第１の窒化物層１３の表面上のあらゆる酸化
物を除去し、続けて湿式窒化物エッチングで第１の窒化
物層１３の残留分を除去する。ウエハは次にボロン・イ
ンプラントを行ない、これによってＮ井戸保護酸化物層
３１（ただしＮ井戸それ自体にではない）へボロンが含
浸し、Ｐ井戸領域３２を基板１１内部に生成する。
１のスチーム酸化段階（上記の存在下におけるのが望ま
しい）を行なってＮ井戸領域１５の表面を酸化させ、保
護酸化層３１を生成し、またインプラントしたリンおよ
びヒ素の原子を基板内の深くまで打ち込む。スチーム酸
化段階の後、ウエハは湿式酸化エッチングを行ない、こ
れによって第１の窒化物層１３の表面上のあらゆる酸化
物を除去し、続けて湿式窒化物エッチングで第１の窒化
物層１３の残留分を除去する。ウエハは次にボロン・イ
ンプラントを行ない、これによってＮ井戸保護酸化物層
３１（ただしＮ井戸それ自体にではない）へボロンが含
浸し、Ｐ井戸領域３２を基板１１内部に生成する。
【００１５】図４を参照すると、ウエハは第２の酸化段
階（ここでも上記の存在下が望ましい）でブランケット
酸化物層４１をＰ井戸領域上部に生成し、これがインプ
ラントしたボロン原子のＰ井戸領域３２内部の基板内へ
の拡散を助ける。
階（ここでも上記の存在下が望ましい）でブランケット
酸化物層４１をＰ井戸領域上部に生成し、これがインプ
ラントしたボロン原子のＰ井戸領域３２内部の基板内へ
の拡散を助ける。
【００１６】図５を参照すると、続いて湿式酸化エッチ
ングで保護酸化物層３１およびブランケット酸化物層４
１が除去され、第２のパッド酸化物層５１がウエハの基
板上に成長する。ウエハは次に第２の窒化シリコン層５
２を生成するための蒸着段階を行なう。第２のフォトレ
ジスト・マスク５３が第２の窒化物層５２上部に生成さ
れ、将来の活動領域がフォトレジストで被覆され、また
将来のフィールド酸化物領域が露出するようになす。
ングで保護酸化物層３１およびブランケット酸化物層４
１が除去され、第２のパッド酸化物層５１がウエハの基
板上に成長する。ウエハは次に第２の窒化シリコン層５
２を生成するための蒸着段階を行なう。第２のフォトレ
ジスト・マスク５３が第２の窒化物層５２上部に生成さ
れ、将来の活動領域がフォトレジストで被覆され、また
将来のフィールド酸化物領域が露出するようになす。
【００１７】図６を参照すると、乾式窒化物エッチング
で将来の活動領域上部の窒化物層５２の残留分を除去
し、この後第２のフォトレジスト・マスク５３が塗布さ
れて任意の第３のフォトレジスト・マスク６１が生成さ
れ、これがＮ井戸領域１５をマスクする。ボロンのフィ
ールド・インプラント（チャネル・ストップ・インプラ
ントとしても周知である）が実行され、ボロンをインプ
ラントした領域６２をＰ井戸領域３２に隣接する将来の
フィールド酸化物領域に生成し、これが装置の絶縁を向
上させることになる。
で将来の活動領域上部の窒化物層５２の残留分を除去
し、この後第２のフォトレジスト・マスク５３が塗布さ
れて任意の第３のフォトレジスト・マスク６１が生成さ
れ、これがＮ井戸領域１５をマスクする。ボロンのフィ
ールド・インプラント（チャネル・ストップ・インプラ
ントとしても周知である）が実行され、ボロンをインプ
ラントした領域６２をＰ井戸領域３２に隣接する将来の
フィールド酸化物領域に生成し、これが装置の絶縁を向
上させることになる。
【００１８】図７を参照すると、第３のフォトレジスト
・マスク６１が塗布され、ウエハは酸化段階に入り、こ
れによってフィールド酸化物領域（ここでは装置絶縁領
域とも称する）７１を生成し、この後湿式酸化物エッチ
ングで第２の窒化物層５２の残留分の上部表面上にある
全ての二酸化シリコンを除去し、湿式窒化シリコンエッ
チングで窒化物層５２の残留分を完全に除去する。
・マスク６１が塗布され、ウエハは酸化段階に入り、こ
れによってフィールド酸化物領域（ここでは装置絶縁領
域とも称する）７１を生成し、この後湿式酸化物エッチ
ングで第２の窒化物層５２の残留分の上部表面上にある
全ての二酸化シリコンを除去し、湿式窒化シリコンエッ
チングで窒化物層５２の残留分を完全に除去する。
【００１９】図８を参照すると、設計上で多重Ｎチャネ
ルまたはＰチャネル装置の閾値を必要とすれば、第４の
フォトレジスト・マスク（図示していない）を用いて、
中立の装置（例えば閾値電圧の調整から恩恵を受けない
装置など）を製造工程のこの段階でウエハに施す閾値電
圧拡大インプラントから保護する。
ルまたはＰチャネル装置の閾値を必要とすれば、第４の
フォトレジスト・マスク（図示していない）を用いて、
中立の装置（例えば閾値電圧の調整から恩恵を受けない
装置など）を製造工程のこの段階でウエハに施す閾値電
圧拡大インプラントから保護する。
【００２０】図９を参照すると、第４のフォトマスクが
塗布され、また第１の多結晶シリコン層９１がウエハ表
面上にブランケット蒸着される。第１の多結晶シリコン
層９１は次に導電性を与えるためにリンを拡散される。
難溶性金属珪素化合物層９２が第１の多結晶シリコン層
９１上に形成され、これのシート抵抗を減少するように
なす。この重層構造はここでは第１の導電層とも称す
る。これは幾つかの公知の技術の内の一つ、例えば難溶
性金属珪素化合物層を直接蒸着する、または難溶性金属
（例えばタングステン、チタニウム、またはコバルト）
層を第１の多結晶層９１上に蒸着した後、これが下敷の
多結晶シリコンと反応して珪素化合物を形成するように
焼き戻す、などを用いて実現する。高温処理中に難溶性
金属珪素化合物層を第１の多結晶シリコン層９１から分
離しないようになすため、珪素化合物層９２上に任意の
二酸化シリコン封止層９３を蒸着し、この後で酸化物封
止層９３上に任意の窒化シリコン封止層９４を蒸着す
る。Ｎチャネル装置のゲートを決定しまた相互接続する
第５のフォトレジスト・マスク９５が生成される。
塗布され、また第１の多結晶シリコン層９１がウエハ表
面上にブランケット蒸着される。第１の多結晶シリコン
層９１は次に導電性を与えるためにリンを拡散される。
難溶性金属珪素化合物層９２が第１の多結晶シリコン層
９１上に形成され、これのシート抵抗を減少するように
なす。この重層構造はここでは第１の導電層とも称す
る。これは幾つかの公知の技術の内の一つ、例えば難溶
性金属珪素化合物層を直接蒸着する、または難溶性金属
（例えばタングステン、チタニウム、またはコバルト）
層を第１の多結晶層９１上に蒸着した後、これが下敷の
多結晶シリコンと反応して珪素化合物を形成するように
焼き戻す、などを用いて実現する。高温処理中に難溶性
金属珪素化合物層を第１の多結晶シリコン層９１から分
離しないようになすため、珪素化合物層９２上に任意の
二酸化シリコン封止層９３を蒸着し、この後で酸化物封
止層９３上に任意の窒化シリコン封止層９４を蒸着す
る。Ｎチャネル装置のゲートを決定しまた相互接続する
第５のフォトレジスト・マスク９５が生成される。
【００２１】図１０を参照すると、乾式エッチングを用
いてＮチャネル・ゲート１０１および相互接続１０２を
生成し、また後にパターン化されるＰチャネル領域内に
誘電性被覆され珪酸化多結晶シリコンのエッチングされ
ない広がりを残す。その後、第５のフォトマスク９５を
塗布し、任意のマスクされないボロン・ハロ・インプラ
ントを行なってハロ領域１０４を生成する。このインプ
ラントは低電圧打ち抜きを防止することによりチャネル
短絡漏洩特性を改善する。
いてＮチャネル・ゲート１０１および相互接続１０２を
生成し、また後にパターン化されるＰチャネル領域内に
誘電性被覆され珪酸化多結晶シリコンのエッチングされ
ない広がりを残す。その後、第５のフォトマスク９５を
塗布し、任意のマスクされないボロン・ハロ・インプラ
ントを行なってハロ領域１０４を生成する。このインプ
ラントは低電圧打ち抜きを防止することによりチャネル
短絡漏洩特性を改善する。
【００２２】図１１を参照すると、第１の二酸化シリコ
ンスペーサー層１１１がウエハ表面上にブランケット蒸
着される。このあと任意のマスクしないリンのソース／
ドレイン・インプラントを行ない、軽く拡散したソース
／ドレイン領域（ＬＤＤ）１１２を生成する。リンの分
子が第１の二酸化シリコンスペーサー層１１１の水平方
向の部分を通って打ち込まれ、一方第１のスペーサー層
１１１の垂直方向の部分はＮチャネル・ゲートの辺縁か
らリンのソース／ドレイン・インプラントを隔絶する。
これは装置のオーバーラップ・キャパシタンスを減少し
て速度特性を改善するようである。リンのソース／ドレ
イン・インプラントの目的は装置のソース／ドレイン直
列抵抗成分を増大させ、これによって最も重要な電場を
減少させることと、ホットキャリアの注入を減少するこ
とにより装置の信頼性を向上することである。メモリー
が低電圧（例えばＶcc＝３ボルト）で動作するようにな
してある場合、ＬＤＤトランジスタの設計はもはや必須
ではなく、リンの・ソース／ドレイン・インプラントを
省略してもよい。上述のインプラントが一旦完了すれ
ば、熱間錬成段階を実行してＮ型インプラントと多結晶
シリコンゲートの間の充分なオーバーラップを保障す
る。
ンスペーサー層１１１がウエハ表面上にブランケット蒸
着される。このあと任意のマスクしないリンのソース／
ドレイン・インプラントを行ない、軽く拡散したソース
／ドレイン領域（ＬＤＤ）１１２を生成する。リンの分
子が第１の二酸化シリコンスペーサー層１１１の水平方
向の部分を通って打ち込まれ、一方第１のスペーサー層
１１１の垂直方向の部分はＮチャネル・ゲートの辺縁か
らリンのソース／ドレイン・インプラントを隔絶する。
これは装置のオーバーラップ・キャパシタンスを減少し
て速度特性を改善するようである。リンのソース／ドレ
イン・インプラントの目的は装置のソース／ドレイン直
列抵抗成分を増大させ、これによって最も重要な電場を
減少させることと、ホットキャリアの注入を減少するこ
とにより装置の信頼性を向上することである。メモリー
が低電圧（例えばＶcc＝３ボルト）で動作するようにな
してある場合、ＬＤＤトランジスタの設計はもはや必須
ではなく、リンの・ソース／ドレイン・インプラントを
省略してもよい。上述のインプラントが一旦完了すれ
ば、熱間錬成段階を実行してＮ型インプラントと多結晶
シリコンゲートの間の充分なオーバーラップを保障す
る。
【００２３】図１２を参照すると、第２の二酸化シリコ
ンスペーサー層１２１がウエハ表面にブランケット蒸着
される。第１の二酸化シリコンスペーサー層１１１およ
び第２の二酸化シリコンスペーサー層１２１はまた本論
においてそれぞれ第１の誘電スペーサー層および第２の
誘電スペーサー層とも呼ばれることは明記すべきであろ
う。任意の酸化物含浸段階に続き、これは両方の酸化物
スペーサー層（以降の図面において、層１１１と層１２
１は統合して層１３１と表現される）における部材を圧
縮する。さらに統合された酸化物薄膜は後のＮチャネル
・ソース／ドレイン・インプラントのゲート端からのオ
フセットに必要とされるＬＤＤスペーサーを構成するた
めに適切な厚みとなり、信頼性の改善およびオーバーラ
ップ容量の低減が得られることになる。
ンスペーサー層１２１がウエハ表面にブランケット蒸着
される。第１の二酸化シリコンスペーサー層１１１およ
び第２の二酸化シリコンスペーサー層１２１はまた本論
においてそれぞれ第１の誘電スペーサー層および第２の
誘電スペーサー層とも呼ばれることは明記すべきであろ
う。任意の酸化物含浸段階に続き、これは両方の酸化物
スペーサー層（以降の図面において、層１１１と層１２
１は統合して層１３１と表現される）における部材を圧
縮する。さらに統合された酸化物薄膜は後のＮチャネル
・ソース／ドレイン・インプラントのゲート端からのオ
フセットに必要とされるＬＤＤスペーサーを構成するた
めに適切な厚みとなり、信頼性の改善およびオーバーラ
ップ容量の低減が得られることになる。
【００２４】図１３を参照すると、第６のフォトレジス
ト・マスク１３２が生成され、これがアレイ内部でスト
レージ・ノード接点の位置を決める。酸化物スペーサー
層１３１を介しての非等方性プラズマエッチングでスト
レージ・ノード接点位置１３３を露出する。酸化物スペ
ーサー層１３１の厚みは、底部コンデンサ極板（ストレ
ージ・ノード）として機能することになるまだ蒸着され
ていない第２の多結晶シリコン層からの不純物の拡散具
合を自動的に制限する。この制限機能は多結晶シリコン
ゲートについて第６の（接点）フォトマスクの位置のず
れの度合に依存せず２つの酸化物スペーサー薄膜をあわ
せた厚みに直接関係する。「ハイＣ」ボロン・インプラ
ントがすでに作られている第６のフォトマスク１３２を
使って行なわれる。ハイＣインプラントは、第６のフォ
トマスク１３２の接点開口部１３４に自己整列し、セル
の下部に電場を作り出すことによってセル・コンデンサ
のα粒子放射に起因するソフト・エラーへの耐久性を拡
大するために実行されるものである。この電場はα粒子
の衝突により生成された迷走電子を重要なセル領域から
引き離す方向に向けるようである。
ト・マスク１３２が生成され、これがアレイ内部でスト
レージ・ノード接点の位置を決める。酸化物スペーサー
層１３１を介しての非等方性プラズマエッチングでスト
レージ・ノード接点位置１３３を露出する。酸化物スペ
ーサー層１３１の厚みは、底部コンデンサ極板（ストレ
ージ・ノード）として機能することになるまだ蒸着され
ていない第２の多結晶シリコン層からの不純物の拡散具
合を自動的に制限する。この制限機能は多結晶シリコン
ゲートについて第６の（接点）フォトマスクの位置のず
れの度合に依存せず２つの酸化物スペーサー薄膜をあわ
せた厚みに直接関係する。「ハイＣ」ボロン・インプラ
ントがすでに作られている第６のフォトマスク１３２を
使って行なわれる。ハイＣインプラントは、第６のフォ
トマスク１３２の接点開口部１３４に自己整列し、セル
の下部に電場を作り出すことによってセル・コンデンサ
のα粒子放射に起因するソフト・エラーへの耐久性を拡
大するために実行されるものである。この電場はα粒子
の衝突により生成された迷走電子を重要なセル領域から
引き離す方向に向けるようである。
【００２５】図１４を参照すると、第６のフォトマスク
１３２の除去に続けて第２の多結晶シリコン層１４１が
ウエハ表面上にブランケット蒸着される。第２の多結晶
シリコン層１４１はさらに拡散され（リンによるのが望
ましい）これに導電性を付与し、つづいて第７のフォト
レジストマスク１４２を用いてパターン化され、これに
よって個々のストレージ・ノード・コンデンサ極板を決
定する。
１３２の除去に続けて第２の多結晶シリコン層１４１が
ウエハ表面上にブランケット蒸着される。第２の多結晶
シリコン層１４１はさらに拡散され（リンによるのが望
ましい）これに導電性を付与し、つづいて第７のフォト
レジストマスク１４２を用いてパターン化され、これに
よって個々のストレージ・ノード・コンデンサ極板を決
定する。
【００２６】図１５を参照すると、第２の多結晶シリコ
ン層１４１は非等方性にプラズマ反応炉内でエッチング
され、個々のストレージ・ノード・コンデンサ極板を生
成し、さらに第７のフォトマスク１４２が塗布されてい
る。それぞれのストレージ・ノード・コンデンサ極板１
５１は下敷になっている基板に接点領域１３３内で接触
している。セル容量はスタック型コンデンサ設計を生成
することで最大になり（すなわち、それぞれのストレー
ジ・ノード・コンデンサ極板１５１がアクセス・ゲート
１０１とフィールド酸化物領域７１に被さることによ
る）。ストレージ・ノード・コンデンサ極板１５１が先
行する２回の酸化物蒸着により生成された酸化物スペー
サー領域１３１によりゲート１０１とは絶縁されている
ことは注意すべきであろう。ストレージ・ノード極板１
５１が一旦生成されれば、コンデンサの誘電層１５２が
蒸着されまたはこれの上部表面上に成長する。第３の多
結晶シリコン層１５３が蒸着され、拡散を受けてこれに
導電性を付与し、第８のフォトレジスト・マスク１５４
でパターン化される。
ン層１４１は非等方性にプラズマ反応炉内でエッチング
され、個々のストレージ・ノード・コンデンサ極板を生
成し、さらに第７のフォトマスク１４２が塗布されてい
る。それぞれのストレージ・ノード・コンデンサ極板１
５１は下敷になっている基板に接点領域１３３内で接触
している。セル容量はスタック型コンデンサ設計を生成
することで最大になり（すなわち、それぞれのストレー
ジ・ノード・コンデンサ極板１５１がアクセス・ゲート
１０１とフィールド酸化物領域７１に被さることによ
る）。ストレージ・ノード・コンデンサ極板１５１が先
行する２回の酸化物蒸着により生成された酸化物スペー
サー領域１３１によりゲート１０１とは絶縁されている
ことは注意すべきであろう。ストレージ・ノード極板１
５１が一旦生成されれば、コンデンサの誘電層１５２が
蒸着されまたはこれの上部表面上に成長する。第３の多
結晶シリコン層１５３が蒸着され、拡散を受けてこれに
導電性を付与し、第８のフォトレジスト・マスク１５４
でパターン化される。
【００２７】図１６を参照すると、第３の多結晶シリコ
ン層１５３がエッチングされ、これの残留分がそれぞれ
のセルの上部コンデンサ極板１６１を形成する。このセ
ル極板１６１はアレイ内部の全てのセルに共通してお
り、コンデンサ・セルの側面に対抗するアクセス・ゲー
トの側面上で下敷になっているシリコンへ接触するよう
に後にディジット線を生成できるように開口部をなして
いる領域を除き全てのセル領域を完全に被覆するような
方法でパターン化されている。セル極板１６１（すなわ
ち、第３の多結晶シリコン層の残留分）は緩やかな位置
合わせと線幅の制限を有しているのでコストを低減しス
ループットを改善するために湿式エッチングしてもよ
い。
ン層１５３がエッチングされ、これの残留分がそれぞれ
のセルの上部コンデンサ極板１６１を形成する。このセ
ル極板１６１はアレイ内部の全てのセルに共通してお
り、コンデンサ・セルの側面に対抗するアクセス・ゲー
トの側面上で下敷になっているシリコンへ接触するよう
に後にディジット線を生成できるように開口部をなして
いる領域を除き全てのセル領域を完全に被覆するような
方法でパターン化されている。セル極板１６１（すなわ
ち、第３の多結晶シリコン層の残留分）は緩やかな位置
合わせと線幅の制限を有しているのでコストを低減しス
ループットを改善するために湿式エッチングしてもよ
い。
【００２８】図１７を参照すると、ウエハは非等方性酸
化物エッチングがなされ、これにより、チップのセル・
アレイ領域内において、トランジスタ・ゲート１０１の
ビット線の側で広いスペーサーを生成する。セルのアク
セス・トランジスタ・ゲート１０１のトランジスタ側は
セル極板１５３を被覆することで非等方性エッチングか
ら保護されている。装置の周辺部において、スペーサー
はＮチャネル・トランジスタ・ゲート（図示していな
い）の両側面と珪化多結晶シリコン１０３の広がりの辺
縁上に形成されている。一旦スペーサー・エッチングが
完了すれば、第８のフォトレジスト・マスク１５４が塗
布され、ブランケットＮチャネルＮ＋ソース／ドレイン
・インプラント（ヒ素によることが望ましい）は、Ｐチ
ャネル装置はエッチングされていない多結晶シリコン１
０３の広がりによってまだ完全に保護されているためマ
スクの必要なしに実行される。この事実は多結晶シリコ
ン分割工程の主要な利点の一つである。また、本工程は
アクセスゲートのストレージ・ノード側からのＮチャネ
ル・ソース／ドレインのヒ素インプラントを不用とし、
それぞれのセルのストレージ・ノード接点領域における
強いＮチャネルヒ素ソース／ドレインインプラントに起
因する結晶の障害に由来することがある崩壊を防止する
ことによりリフレッシュを改善している。誘電被覆され
た珪化多結晶シリコン１０３の広がりのエッチング特性
を改善する目的で低温焼結段階（およそ６００℃）を処
理工程のこの時点で実行してもよい。軽く拡散したドレ
イン（ＬＤＤ）がリンとヒ素のソース／ドレイン・イン
プラントにおいて使用されたことなるオフセットの結果
としてセル・アクセス・トランジスタ１０１のビット線
側に生成されていることに注意すべきであろう。
化物エッチングがなされ、これにより、チップのセル・
アレイ領域内において、トランジスタ・ゲート１０１の
ビット線の側で広いスペーサーを生成する。セルのアク
セス・トランジスタ・ゲート１０１のトランジスタ側は
セル極板１５３を被覆することで非等方性エッチングか
ら保護されている。装置の周辺部において、スペーサー
はＮチャネル・トランジスタ・ゲート（図示していな
い）の両側面と珪化多結晶シリコン１０３の広がりの辺
縁上に形成されている。一旦スペーサー・エッチングが
完了すれば、第８のフォトレジスト・マスク１５４が塗
布され、ブランケットＮチャネルＮ＋ソース／ドレイン
・インプラント（ヒ素によることが望ましい）は、Ｐチ
ャネル装置はエッチングされていない多結晶シリコン１
０３の広がりによってまだ完全に保護されているためマ
スクの必要なしに実行される。この事実は多結晶シリコ
ン分割工程の主要な利点の一つである。また、本工程は
アクセスゲートのストレージ・ノード側からのＮチャネ
ル・ソース／ドレインのヒ素インプラントを不用とし、
それぞれのセルのストレージ・ノード接点領域における
強いＮチャネルヒ素ソース／ドレインインプラントに起
因する結晶の障害に由来することがある崩壊を防止する
ことによりリフレッシュを改善している。誘電被覆され
た珪化多結晶シリコン１０３の広がりのエッチング特性
を改善する目的で低温焼結段階（およそ６００℃）を処
理工程のこの時点で実行してもよい。軽く拡散したドレ
イン（ＬＤＤ）がリンとヒ素のソース／ドレイン・イン
プラントにおいて使用されたことなるオフセットの結果
としてセル・アクセス・トランジスタ１０１のビット線
側に生成されていることに注意すべきであろう。
【００２９】図１８を参照すると、Ｎチャネル装置の形
成の完了に続いて、Ｐチャネル多結晶ゲート１８１が第
９のフォトレジスト・マスク１８２を使ってパターン化
され、ついでエッチングされる。Ｐチャネル・ソース／
ドレイン・インプラント（２フッ化ボロンまたはボロン
のいずれかがぞのましい）がＰチャネル装置の上に配置
されたフォトレジスト・マスク１８２を用いて実行され
る。特別な座刳りエッチングを用いてＰチャネル多結晶
ゲート１８１とＰチャネル・ソース／ドレイン・拡散領
域１８３の間のオーバーラップ容量の総量を減少する。
Ｐチャネル装置のパターン化は、Ｎチャネル装置領域が
Ｐチャネル・ソース／ドレイン・インプラントの間フォ
トレジストにより完全に被覆され、これによってＰチャ
ネル・ソース／ドレインの埋め込みがこれからＮチャネ
ル装置領域を保護するためにさらなるマスキング段階を
用いる必要なしに行なわれ得るような方法で実行され
る。Ｐチャネル装置をパターン化する為に使用したフォ
トレジストはＰチャネル・インプラントが実行された後
で除去される。
成の完了に続いて、Ｐチャネル多結晶ゲート１８１が第
９のフォトレジスト・マスク１８２を使ってパターン化
され、ついでエッチングされる。Ｐチャネル・ソース／
ドレイン・インプラント（２フッ化ボロンまたはボロン
のいずれかがぞのましい）がＰチャネル装置の上に配置
されたフォトレジスト・マスク１８２を用いて実行され
る。特別な座刳りエッチングを用いてＰチャネル多結晶
ゲート１８１とＰチャネル・ソース／ドレイン・拡散領
域１８３の間のオーバーラップ容量の総量を減少する。
Ｐチャネル装置のパターン化は、Ｎチャネル装置領域が
Ｐチャネル・ソース／ドレイン・インプラントの間フォ
トレジストにより完全に被覆され、これによってＰチャ
ネル・ソース／ドレインの埋め込みがこれからＮチャネ
ル装置領域を保護するためにさらなるマスキング段階を
用いる必要なしに行なわれ得るような方法で実行され
る。Ｐチャネル装置をパターン化する為に使用したフォ
トレジストはＰチャネル・インプラントが実行された後
で除去される。
【００３０】図１９を参照すると、フォトレジストの塗
布でフォトマスク１８２を除去し、これに続けて同一形
状のＴＥＯＳ二酸化シリコン層とプレーナ化ボロン・リ
ン・珪酸ガラス（ＢＰＳＧ）層からなる層間誘電層１９
２がウエハ表面上にブランケット蒸着される。ビット線
接点を決定する第１０のフォトマスク１９３がＢＰＳＧ
層１９２の上部に生成される。続けて非等方性エッチン
グがビット線接点１９３を露出する。
布でフォトマスク１８２を除去し、これに続けて同一形
状のＴＥＯＳ二酸化シリコン層とプレーナ化ボロン・リ
ン・珪酸ガラス（ＢＰＳＧ）層からなる層間誘電層１９
２がウエハ表面上にブランケット蒸着される。ビット線
接点を決定する第１０のフォトマスク１９３がＢＰＳＧ
層１９２の上部に生成される。続けて非等方性エッチン
グがビット線接点１９３を露出する。
【００３１】図２０を参照すると、フォトマスク１９２
を除去するフォトレジスト塗布に続けて、タングステン
など例外的に良好な形態的蒸着特性を有するプラグ・フ
ィラー材がウエハ表面上にブランケット蒸着される。フ
ィラー材層は幾つかの技術のうちの一つを用いて（例え
ば、プレーナ化エッチバックなど）フィラー・プラグ２
０１を生成するためにプレーナ化される。抵抗の低い金
属、例えばアルミニウムの層が、ビット線を決定するよ
うに第１１のフォトマスク（図示していない）を用いて
蒸着され、パターン化される。ビット線２０２およびそ
の他のチップ相互接続線（図示していない）を生成する
非等方性エッチングに続け、二酸化シリコン保護膜層２
０３が蒸着される。これの後に窒化シリコン保護膜層２
０４が蒸着される。第１２のフォトマスク（これも図示
していない）を用いて、保護膜層２０３および２０４を
通してボンディング・パッド（これも図示していない）
を露出させ、チップへの電気的接続を行なえるようにな
す。
を除去するフォトレジスト塗布に続けて、タングステン
など例外的に良好な形態的蒸着特性を有するプラグ・フ
ィラー材がウエハ表面上にブランケット蒸着される。フ
ィラー材層は幾つかの技術のうちの一つを用いて（例え
ば、プレーナ化エッチバックなど）フィラー・プラグ２
０１を生成するためにプレーナ化される。抵抗の低い金
属、例えばアルミニウムの層が、ビット線を決定するよ
うに第１１のフォトマスク（図示していない）を用いて
蒸着され、パターン化される。ビット線２０２およびそ
の他のチップ相互接続線（図示していない）を生成する
非等方性エッチングに続け、二酸化シリコン保護膜層２
０３が蒸着される。これの後に窒化シリコン保護膜層２
０４が蒸着される。第１２のフォトマスク（これも図示
していない）を用いて、保護膜層２０３および２０４を
通してボンディング・パッド（これも図示していない）
を露出させ、チップへの電気的接続を行なえるようにな
す。
【００３２】スタック型コンデンサ・セルを有するダイ
ナミック・ランダム・アクセス・メモリーを製造するた
めの１２個のマスクによるＣＭＯＳ工程の好適実施例を
一つだけ示したが、半導体製造分野の当業者には、本発
明の請求項の工程の趣旨と範囲を逸脱することなくこれ
に変更および変化が加え得るものであることは容易に理
解されよう。
ナミック・ランダム・アクセス・メモリーを製造するた
めの１２個のマスクによるＣＭＯＳ工程の好適実施例を
一つだけ示したが、半導体製造分野の当業者には、本発
明の請求項の工程の趣旨と範囲を逸脱することなくこれ
に変更および変化が加え得るものであることは容易に理
解されよう。
【図１】酸化段階、シリコン窒化物蒸着段階、第１の写
真マスキング段階、およびそれに続く窒化物エッチング
段階とリンＮ井戸インプラントの対象とされた軽い拡散
のＰ型単結晶シリコン基板よりなる半導体ウエハの一部
の断面図である。
真マスキング段階、およびそれに続く窒化物エッチング
段階とリンＮ井戸インプラントの対象とされた軽い拡散
のＰ型単結晶シリコン基板よりなる半導体ウエハの一部
の断面図である。
【図２】図１に続けてフォトレジスト塗布、湿式酸化物
エッチング、および任意のヒ素Ｎ井戸インプラントを行
なったウエハ部分の断面図である。
エッチング、および任意のヒ素Ｎ井戸インプラントを行
なったウエハ部分の断面図である。
【図３】図２に続けて高温下での酸化段階、酸化物エッ
チング、窒化物エッチング、およびボロンＰ井戸インプ
ラントを行なったウエハ部分の断面図である。
チング、窒化物エッチング、およびボロンＰ井戸インプ
ラントを行なったウエハ部分の断面図である。
【図４】図３に続けて第２の酸化段階を施行したウエハ
部分の断面図である。
部分の断面図である。
【図５】図４に続けて酸化物エッチング、酸化物の熱成
長、シリコン窒化物堆積段階および第２の写真マスキン
グ段階を施行したウエハ部分の断面図である。
長、シリコン窒化物堆積段階および第２の写真マスキン
グ段階を施行したウエハ部分の断面図である。
【図６】図５に続けて乾式窒化物エッチング、フォトレ
ジスト塗布、任意の第３の写真マスキング段階、および
ボロン領域インプラントを行なったウエハ部分の断面図
である。
ジスト塗布、任意の第３の写真マスキング段階、および
ボロン領域インプラントを行なったウエハ部分の断面図
である。
【図７】図６に続けてフォトレジスト塗布、領域酸化段
階、酸化物塗布、およびそれに続くシリコン窒化物エッ
チングを行なったウエハ領域の断面図である。
階、酸化物塗布、およびそれに続くシリコン窒化物エッ
チングを行なったウエハ領域の断面図である。
【図８】図７に続けて任意の第４の写真マスキング段階
とボロン閾値電圧拡張インプラントを行なったウエハ部
分の断面図である。
とボロン閾値電圧拡張インプラントを行なったウエハ部
分の断面図である。
【図９】図８に続けてフォトレジスト塗布、第１の多結
晶シリコン層のブランケット蒸着、第１の多結晶層の拡
散、第１の多結晶層上部への難溶性金属珪素化合物層生
成、珪素化合物層上部への二酸化シリコン封止層の蒸
着、酸化封止層９３上部への窒化シリコン封止層蒸着、
および第５の写真マスキング段階を行なったウエハ部分
の断面図である。
晶シリコン層のブランケット蒸着、第１の多結晶層の拡
散、第１の多結晶層上部への難溶性金属珪素化合物層生
成、珪素化合物層上部への二酸化シリコン封止層の蒸
着、酸化封止層９３上部への窒化シリコン封止層蒸着、
および第５の写真マスキング段階を行なったウエハ部分
の断面図である。
【図１０】図９に続けて乾式エッチング、フォトレジス
ト塗布、およびマスクなしボロン・ハロのインプラント
を行なったウエハ部分の断面図である。
ト塗布、およびマスクなしボロン・ハロのインプラント
を行なったウエハ部分の断面図である。
【図１１】図１０に続けて第１の二酸化シリコンスペー
サー層の蒸着、マスクなしのリンのソース／ドレインの
インプラント、および任意の熱処理段階を行なったウエ
ハ部分の断面図である。
サー層の蒸着、マスクなしのリンのソース／ドレインの
インプラント、および任意の熱処理段階を行なったウエ
ハ部分の断面図である。
【図１２】図１１に続けて第２の二酸化シリコンスペー
サー層の蒸着と任意の酸化物含浸段階を行なったウエハ
部分の断面図である。
サー層の蒸着と任意の酸化物含浸段階を行なったウエハ
部分の断面図である。
【図１３】図１２に続けて第６の写真マスキング段階
と、ストレージ・ノード接点位置を開放するための非等
方性プラズマエッチングと、第６の写真マスクを配置し
ての任意の「ハイＣ」ボロン・インプラントを行なった
ウエハ部分の断面図である。
と、ストレージ・ノード接点位置を開放するための非等
方性プラズマエッチングと、第６の写真マスクを配置し
ての任意の「ハイＣ」ボロン・インプラントを行なった
ウエハ部分の断面図である。
【図１４】図１３に続けてフォトレジスト塗布、第２の
多結晶層のブランケット蒸着、第２の多結晶層の拡散、
および第７の写真マスキング段階を行なったウエハ部分
の断面図である。
多結晶層のブランケット蒸着、第２の多結晶層の拡散、
および第７の写真マスキング段階を行なったウエハ部分
の断面図である。
【図１５】図１４に続けて非等方性プラズマ・エッチン
グ、フォトレジスト塗布、コンデンサの誘電層の蒸着、
第３の多結晶層のブランケット蒸着、および第８の写真
マスキング段階を行なったウエハ部分の断面図である。
グ、フォトレジスト塗布、コンデンサの誘電層の蒸着、
第３の多結晶層のブランケット蒸着、および第８の写真
マスキング段階を行なったウエハ部分の断面図である。
【図１６】図１５に続いて第３の多結晶シリコン層のエ
ッチングを行なったウエハ部分の断面図である。
ッチングを行なったウエハ部分の断面図である。
【図１７】図１６に続けて非等方性酸化物スペーサーエ
ッチング、フォトレジスト塗布、マスクなしのＮチャネ
ルのヒ素ソース／ドレインのインプラント、および任意
の低温焼結段階を行なったウエハ部分の断面図である。
ッチング、フォトレジスト塗布、マスクなしのＮチャネ
ルのヒ素ソース／ドレインのインプラント、および任意
の低温焼結段階を行なったウエハ部分の断面図である。
【図１８】図１７に続けて第９の写真マスキング段階、
座刳りエッチング段階、およびＰチャネルのソース／ド
レインのインプラント（望ましくは２フッ化ボロンまた
はボロンのいずれか）を行なったウエハ部分の断面図で
ある。
座刳りエッチング段階、およびＰチャネルのソース／ド
レインのインプラント（望ましくは２フッ化ボロンまた
はボロンのいずれか）を行なったウエハ部分の断面図で
ある。
【図１９】図１８に続いてフォトレジスト塗布、ＢＰＳ
Ｇ層の蒸着、ビット線の端子を決定する第１０の写真マ
スク、および非等方性エッチングを行なったウエハ部分
の断面図である。
Ｇ層の蒸着、ビット線の端子を決定する第１０の写真マ
スク、および非等方性エッチングを行なったウエハ部分
の断面図である。
【図２０】図１９に続いてフォトレジスト塗布、適切な
プラグフィラー材料の任意の蒸着およびプレーナ化、金
属層の蒸着、ビット線作成のための金属層のパターン作
成、および多重保護層の蒸着を行なったウエハ部分の断
面図である。
プラグフィラー材料の任意の蒸着およびプレーナ化、金
属層の蒸着、ビット線作成のための金属層のパターン作
成、および多重保護層の蒸着を行なったウエハ部分の断
面図である。
１５ Ｎ井戸領域 ３２ Ｐ井戸領域 ５１ ゲート誘電層 ６２ チャネル停止領域 ７１ フィールド酸化領域 ９１ 第１の多結晶シリコン層 １０１ ＮチャネルＦＥＴゲート １０２ Ｎチャネル相互接続 １０３ エッチングされていない広がり １０４ マスクなしハロ・インプラント １１１ 第１の誘電性スペーサー層 １１２ 軽拡散ソース／ドレイン部インプラント １２１ 第２の誘電性スペーサー層 １３１ 第１および第２のスペーサー層 １３３ ストレージ・ノード接点領域 １４１ 第２の多結晶シリコン層 １５１ ストレージ・ノード極板 １５２ コンデンサ誘電層 １５３ 第３の多結晶シリコン層 １５４ フォトレジストによるマスク １６１ セル極板 １７１ スペーサー １８１ Ｐチャネル・トランジスタ １８２ マスク １８３ Ｐチャネル・ソース／ドレインのインプラント １９２ 層間誘電層 ２０１ プラグ ２０２ 低抵抗金属層 ２０３ 二酸化シリコン保護層 ２０４ 窒化シリコン保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・ジェイ・カーニウィッツ アメリカ合衆国、83706 アイダホ州、ボ イーズ、イースト・シルバースポット・レ ーン 1663 (72)発明者 マーク・エイ・マックイーン アメリカ合衆国、83702 アイダホ州、ボ イーズ、ノース 21 2002 (72)発明者 タイラー・エイ・ロウリー アメリカ合衆国、83712 アイダホ州、ボ イーズ、イースト・プラトー 2599
Claims (26)
- 【請求項１】 スタック型コンデンサ・セルを含む多結
晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程であって、
上記工程はシリコンウエハを用いて開始し、 （ａ）Ｎ井戸領域（１５）を上記ウエハの幾つかの部分
に生成する段階と、 （ｂ）Ｐ井戸領域（３２）を上記ウエハの別の部分に生
成する段階と、 （ｃ）フィールド酸化領域（７１）およびこれに下接す
るチャネル停止領域（６２）を生成する段階と、 （ｄ）露出したシリコン領域上にゲート誘電層（５１）
を生成する段階と、 （ｅ）段階（ａ）、（ｂ）、（ｃ）、（ｄ）に続けて上
記ウエハ表面に第１の多結晶シリコン層（９１）を蒸着
する段階と、 （ｆ）上記第１の多結晶シリコン層（９１）に導電性を
与える目的でこれに拡散を行なう段階と、 （ｇ）上記第１の多結晶シリコン層からＮチャネルＦＥ
Ｔゲート（１０１）およびＮチャネル相互接続（１０
２）をパターン化しまたＰチャネル領域内に上記第１の
多結晶シリコン層の一部のエッチングされない領域を生
成する段階と、 （ｈ）段階（ｇ）に続けて第１の誘電性スペーサー層
（１１１）を蒸着する段階と、 （ｉ）段階（ｈ）に続けて軽く拡散したソース／ドレイ
ンのインプラント（１１２）を実行する段階と、 （ｊ）段階（ｉ）に続けて第２の誘電性スペーサー層
（１２１）を蒸着する段階と、 （ｋ）段階（ｊ）に続けてマスキング段階を実行し、こ
れによりストレージ・ノード接点領域（１３３）の上に
接する第２のスペーサー層を露出させる段階と、 （ｌ）段階（ｋ）に続けて上記第１と第２のスペーサー
層（１３１）をエッチングして上記ストレージ・ノード
接点領域を露出させる段階と、 （ｍ）段階（ｌ）に続けて上記ウエハの表面上に第２の
多結晶シリコン層（１４１）を蒸着する段階と、 （ｎ）上記第２の多結晶シリコン層（１４１）に導電性
を付与する目的でこれに拡散を行なう段階と、 （ｏ）段階（ｎ）に続けて上記第２の多結晶シリコン層
から個々のストレージ・ノード極板（１５１）をパター
ン化する段階と、 （ｐ）段階（ｏ）に続けてコンデンサ誘電層（１５２）
を蒸着する段階と、 （ｑ）段階（ｐ）に続けて第３の多結晶シリコン層（１
５３）を蒸着する段階と、 （ｒ）上記第３の多結晶シリコン層（１５３）に導電性
を付与する目的でこれに拡散を行なう段階と、 （ｓ）段階（ｒ）に続けて上記第３の多結晶シリコン層
（１５３）をパターン化してセル極板（１６１）を生成
する段階と、 （ｔ）段階（ｓ）に続けてエッチングを実行し、上記第
３の多結晶シリコン層によって被覆されない全てのトラ
ンジスタ側壁の辺縁上にスペーサー（１７１）を生成し
またビットライン接点領域で基板を清掃する段階と、 （ｕ）段階（ｔ）に続けてＮ＋ソース／ドレインのイン
プラントを実行する段階と、 （ｖ）段階（ｕ）に続けて上記第１の多結晶シリコン層
のエッチングされていない広がり（１０３）からＰチャ
ネルのゲートおよび相互接続を決定し上記Ｎチャネル領
域をブランケット蒸着するようになしたマスク（１８
２）を用いてＰチャネル・トランジスタ（１８１）とＰ
チャネル相互接続をパターン化する段階と、 （ｗ）Ｐチャネル・ゲートおよび相互接続のパターン化
に使用した上記マスクの除去より先にＰチャネル・ソー
ス／ドレインのインプラント（１８３）を実行する段階
と、 （ｘ）段階（ｗ）に続けて層間誘電層（１９２）を蒸着
する段階と、 （ｙ）段階（ｘ）に続けてマスキング段階を実行してビ
ット線接点領域の上に接する上記層間誘電層（１９２）
の部分を露出する段階と、 （ｚ）段階（ｙ）に続けてビット線接点の開口部をエッ
チングする段階と、 （ａａ）段階（ｚ）に続けてビット線（２０１および２
０２）の生成の段階と、 （ｂｂ）段階（ａａ）に続けて少なくとも一つの保護層
（２０３および２０４）を蒸着する段階を含むことを特
徴とする工程。 - 【請求項２】 段階（ｅ）の前に任意の閾値電圧拡大イ
ンプラント段階を実行することを特徴とする請求項１に
記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工
程。 - 【請求項３】 段階（ｇ）および（ｈ）の間で任意のマ
スクなしハロ・インプラント（１０４）を実行すること
を特徴とする請求項１に記載の多結晶シリコン分割ＣＭ
ＯＳ型ＤＲＡＭ製造工程。 - 【請求項４】 段階（ｊ）および（ｋ）の間で任意の二
酸化シリコン含浸段階を実行することを特徴とする請求
項１に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製
造工程。 - 【請求項５】 段階（ｌ）および（ｍ）の間で任意の
「ハイＣ」インプラントを実行することを特徴とする請
求項１に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ
製造工程。 - 【請求項６】 上記ＮチャネルＮ＋ソース／ドレインイ
ンプラントがヒ素を用いて実行されることを特徴とする
請求項１に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡ
Ｍ製造工程。 - 【請求項７】 段階（ｓ）における上記第３の多結晶シ
リコン層（１５３）のパターン化がフォトレジストによ
るマスキング段階（１５４）により実行され、エッチン
グ段階へ続くことを特徴とする請求項１に記載の多結晶
シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項８】 段階（ｔ）のスペーサーのエッチングが
段階（ｓ）で用いたマスク（１５４）を使って実行され
ることを特徴とする請求項１に記載の多結晶シリコン分
割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項９】 スタック型コンデンサ・セルを含む多結
晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程であって、
上記工程はシリコンウエハを用いて開始し、 （ａ）Ｎ井戸領域（１５）を上記ウエハの幾つかの部分
に生成する段階と、 （ｂ）Ｐ井戸領域（３２）を上記ウエハの別の部分に生
成する段階と、 （ｃ）フィールド酸化領域（７１）およびこれに下接す
るチャネル停止領域（６２）を生成する段階と、 （ｄ）露出したシリコン領域上にゲート誘電層（５１）
を生成する段階と、 （ｅ）段階（ａ）、（ｂ）、（ｃ）、（ｄ）に続けて上
記ウエハ表面に第１の導電層（９１）をブランケット蒸
着する段階と、 （ｆ）上記第１の導電層からＮチャネルＦＥＴゲート
（１０１）およびＮチャネル相互接続（１０２）をパタ
ーン化しまたＰチャネル領域内にエッチングされない上
記第１の導電層材料の領域を生成する段階と、 （ｇ）段階（ｆ）に続けてウエハの表面にブランケット
蒸着されるように少なくとも一つの誘電スペーサー層
（１３１）を蒸着する段階と、 （ｈ）上記少なくとも一つの誘電スペーサー層のいずれ
か一つに続けて軽く拡散したソース／ドレインのインプ
ラントを実行する段階と、 （ｉ）段階（ｈ）に続けてマスキング段階を実行し、こ
れによりストレージ・ノード接点領域（１３３）に上部
で接する上記スペーサー層の部分を露出させる段階と、 （ｊ）段階（ｉ）に続けて上記スペーサー層（１３１）
をエッチングし、上記ストレージ・ノード接点領域を露
出させる段階と、 （ｋ）段階（ｊ）に続けて上記ウエハ表面にブランケッ
ト蒸着されるように第２の導電層（１４１）を生成する
段階と、 （ｌ）段階（ｋ）に続いて上記第２の導電層から個々の
ストレージ・ノード極板をパターン化する段階と、 （ｍ）段階（ｌ）に続けてコンデンサ誘電層（１５２）
を蒸着する段階と、 （ｎ）段階（ｍ）に続けて第３の導電層（１５３）を蒸
着する段階と、 （ｏ）段階（ｎ）に続けて上記第３の誘電層（１５３）
をパターン化してセル極板（１６１）を生成する段階
と、 （ｐ）段階（ｏ）に続けてエッチングを実行し、上記第
３の導電層によって被覆されない全てのトランジスタ側
壁の辺縁上にスペーサー（１７１）を生成しまたビット
ライン接点領域で基板を清掃する段階と、 （ｑ）段階（ｐ）に続けてＮ＋ソース／ドレインのイン
プラントを実行する段階と、 （ｒ）段階（ｑ）に続けて上記第１の導電層のエッチン
グされていない広がり（１０３）からＰチャネルのゲー
トおよび相互接続を決定する上記Ｎチャネル領域をブラ
ンケット蒸着するようになしたマスク（１８２）を用い
てＰチャネル・トランジスタ（１８１）とＰチャネル相
互接続をパターン化する段階と、 （ｓ）Ｐチャネル・ゲートおよび相互接続のパターン化
に使用した上記フォトレジスト・マスクの除去より先に
Ｐチャネル・ソース／ドレインのインプラント（１８
３）を実行する段階と、 （ｔ）段階（ｓ）に続けて層間誘電層（１９２）を蒸着
する段階と、 （ｕ）マスキング段階を実行してビット線接点領域の上
に接する層間誘電層（１９２）の部分を露出する段階
と、 （ｖ）段階（ｕ）に続けてビット線接点の開口部をエッ
チングする段階と、 （ｗ）段階（ｖ）に続けてビット線（２０１および２０
２）の生成の段階と、 （ｘ）段階（ｗ）に続けて少なくとも一つの保護層（２
０３および２０４）を蒸着する段階よりなる一連の段階
を含むことを特徴とする工程。 - 【請求項１０】 段階（ｅ）の前に任意の閾値電圧拡大
インプラント段階を実行することを特徴とする請求項９
に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工
程。 - 【請求項１１】 上記第１の導電層が拡散した多結晶シ
リコンの下側の層と難溶性金属珪素化合物の上側の層よ
りなることを特徴とする請求項９に記載の多結晶シリコ
ン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項１２】 上記難溶性金属珪素化合物層の上部に
二酸化シリコンの封止層を蒸着しついで上記第１の導電
層、上記難溶性金属珪素化合物層、および上記二酸化シ
リコン封止層をＮチャネルトランジスタおよび相互接続
のパターン化の間に１段階でパターン化する段階をさら
に含むことを特徴とする請求項１１に記載の多結晶シリ
コン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項１３】 上記難溶性金属珪素化合物層の上部に
二酸化シリコンの封止層を蒸着し、また上記二酸化シリ
コン封止層の上部に窒化シリコン封止層を蒸着した後、
上記第１の導電層、上記難溶性金属珪素化合物層、およ
び上記両方の封止層をＮチャネルトランジスタおよび相
互接続のパターン化の間に１段階でパターン化する段階
をさらに含むことを特徴とする請求項１１に記載の多結
晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項１４】 誘電性封止層または複数の層を上記難
溶性金属珪素化合物層の上部に蒸着し、ついで上記第１
の導電層、上記難溶性金属珪素化合物層、および上記誘
電性封止層または複数の層をＮチャネルトランジスタお
よび相互接続のパターン化の間に１段階でパターン化す
る段階をさらに含むことを特徴とする請求項１１に記載
の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項１５】 段階（ｇ）および（ｈ）の間で任意の
マスクなしハロ・インプラント（１０４）を実行するこ
とを特徴とする請求項９に記載の多結晶シリコン分割Ｃ
ＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項１６】 上記軽く拡散したソース／ドレインの
インプラントが上記少なくとも一つの誘電性スペーサー
層の第１の層の蒸着に続けて行なわれることを特徴とす
る請求項９に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲ
ＡＭ製造工程。 - 【請求項１７】 上記スペーサー層の蒸着の直後に任意
の酸化物含浸段階が実行されることを特徴とする請求項
１３に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製
造工程。 - 【請求項１８】 段階（ｊ）および（ｋ）の間で任意の
「ハイＣ」インプラントを実行することを特徴とする請
求項９に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ
製造工程。 - 【請求項１９】 段階（ｑ）に続けて任意の低温焼結段
階が実行されることを特徴とする請求項９に記載の多結
晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項２０】 ａ）上記ビット線接点開口部を埋める
範囲において上記ウエハ表面上に形状を一致させて難溶
性金属層を蒸着する段階と、 ｂ）上記ビット線接点開口部内部に難溶性金属のプラグ
（２０１）を残すように上記ウエハをプレーナ化する段
階と、 ｃ）上記ウエハ表面にブランケット蒸着されるように低
抵抗の金属層（２０２）を蒸着する段階と、 ｄ）上記低抵抗の金属層をパターン化してビット線を生
成する段階からなる一連の段階によって上記ビット線が
生成されることを特徴とする請求項９に記載の多結晶シ
リコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項２１】 上記第２および第３の導電層が多結晶
シリコンに拡散されることを特徴とする請求項９に記載
の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項２２】 段階（ｗ）が二酸化シリコン保護層
（２０３）の蒸着段階とそれに続いて窒化シリコン保護
層（２０４）の蒸着段階を含むことを特徴とする請求項
９に記載の多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造
工程。 - 【請求項２３】 Ｐチャネル・トランジスタ・ゲートお
よび相互接続が等方性部材を有する非等方性エッチング
によってこれらをパターン化するために使用したマスク
の下で座刳りされることを特徴とする請求項９に記載の
多結晶シリコン分割ＣＭＯＳ型ＤＲＡＭ製造工程。 - 【請求項２４】 ダイナミック・ランダム・アクセス・
メモリーセル用の電界効果型アクセス・トランジスタで
あって、 ゲート電極と、 第１の不純物濃度を有するアクセス・ノード接合部と、 上記第１の不純物濃度より低い第２の不純物濃度を有す
るストレージ・ノード接合部と、 上記ゲート電極へ上記トランジスタの閾値電圧を超過す
る電圧が印加された場合、上記ゲート電極の下で上記ア
クセス・ノード接合部を上記ストレージ・ノード接合部
へ結合するようになしたチャネル領域を含むことを特徴
とするトランジスタ。 - 【請求項２５】 非対称的な拡散接合部を有することを
特徴とするダイナミック・ランダム・アクセス・メモリ
ーセル用の電界効果型アクセス・トランジスタ。 - 【請求項２６】 アクセス・ノード接合部およびストレ
ージ・ノード接合部を有し、後者の接合部が前者より多
く拡散されているようになしてあるダイナミック・ラン
ダム・アクセス・メモリーセル用の電界効果型アクセス
・トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/796,099 US5134085A (en) | 1991-11-21 | 1991-11-21 | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| US796099 | 1991-11-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259407A true JPH05259407A (ja) | 1993-10-08 |
Family
ID=25167293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334962A Pending JPH05259407A (ja) | 1991-11-21 | 1992-11-24 | 数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割ｃｍｏｓ工程 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5134085A (ja) |
| JP (1) | JPH05259407A (ja) |
| DE (1) | DE4239142A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157708A (ja) * | 2008-12-29 | 2010-07-15 | Marcello Mariani | 相変化メモリのｆｅｏｌプロセスフローにおける回路及びメモリアレイの相対的高さの制御 |
Families Citing this family (156)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| JPH0758701B2 (ja) * | 1989-06-08 | 1995-06-21 | 株式会社東芝 | 半導体装置の製造方法 |
| US5573967A (en) * | 1991-12-20 | 1996-11-12 | Industrial Technology Research Institute | Method for making dynamic random access memory with fin-type stacked capacitor |
| KR950005464B1 (ko) * | 1992-02-25 | 1995-05-24 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| US5258096A (en) * | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| US5420061A (en) | 1993-08-13 | 1995-05-30 | Micron Semiconductor, Inc. | Method for improving latchup immunity in a dual-polysilicon gate process |
| US5494841A (en) * | 1993-10-15 | 1996-02-27 | Micron Semiconductor, Inc. | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
| JP3181773B2 (ja) * | 1993-10-29 | 2001-07-03 | シャープ株式会社 | 半導体装置の製造方法 |
| US5482878A (en) * | 1994-04-04 | 1996-01-09 | Motorola, Inc. | Method for fabricating insulated gate field effect transistor having subthreshold swing |
| EP0797842A1 (en) * | 1994-12-16 | 1997-10-01 | Advanced Micro Devices, Inc. | A method of fabricating ldd mos transistors utilizing high energy ion implant through an oxide layer |
| US5622882A (en) * | 1994-12-30 | 1997-04-22 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| US5648290A (en) * | 1994-12-30 | 1997-07-15 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| JP2658959B2 (ja) * | 1995-03-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5489546A (en) * | 1995-05-24 | 1996-02-06 | Micron Technology, Inc. | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process |
| US5747852A (en) * | 1995-05-26 | 1998-05-05 | Advanced Micro Devices, Inc. | LDD MOS transistor with improved uniformity and controllability of alignment |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
| US5550078A (en) * | 1995-06-28 | 1996-08-27 | Vanguard International Semiconductor Corp. | Reduced mask DRAM process |
| US5654212A (en) * | 1995-06-30 | 1997-08-05 | Winbond Electronics Corp. | Method for making a variable length LDD spacer structure |
| JP2790084B2 (ja) * | 1995-08-16 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
| US5573962A (en) * | 1995-12-15 | 1996-11-12 | Vanguard International Semiconductor Corporation | Low cycle time CMOS process |
| US5990021A (en) * | 1997-12-19 | 1999-11-23 | Micron Technology, Inc. | Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture |
| US6686288B1 (en) | 1996-02-21 | 2004-02-03 | Micron Technology, Inc. | Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture |
| US5786249A (en) * | 1996-03-07 | 1998-07-28 | Micron Technology, Inc. | Method of forming dram circuitry on a semiconductor substrate |
| US6941124B1 (en) | 1996-05-13 | 2005-09-06 | Micron Technology, Inc. | Method of speeding power-up of an amplifier, and amplifier |
| US6130602A (en) | 1996-05-13 | 2000-10-10 | Micron Technology, Inc. | Radio frequency data communications device |
| US6696879B1 (en) | 1996-05-13 | 2004-02-24 | Micron Technology, Inc. | Radio frequency data communications device |
| US6774685B2 (en) | 1996-05-13 | 2004-08-10 | Micron Technology, Inc. | Radio frequency data communications device |
| US6836468B1 (en) | 1996-05-13 | 2004-12-28 | Micron Technology, Inc. | Radio frequency data communications device |
| US6087264A (en) * | 1996-05-15 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods for patterning microelectronic structures using chlorine and oxygen |
| US6159811A (en) * | 1996-05-15 | 2000-12-12 | Samsung Electronics Co., Ltd. | Methods for patterning microelectronic structures using chlorine, oxygen, and fluorine |
| US5712201A (en) * | 1996-06-07 | 1998-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication method for integrating logic and single level polysilicon DRAM devices on the same semiconductor chip |
| US5808335A (en) * | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
| US6660610B2 (en) | 1996-07-08 | 2003-12-09 | Micron Technology, Inc. | Devices having improved capacitance and methods of their fabrication |
| US5970398A (en) | 1996-07-30 | 1999-10-19 | Micron Communications, Inc. | Radio frequency antenna with current controlled sensitivity |
| US6466131B1 (en) | 1996-07-30 | 2002-10-15 | Micron Technology, Inc. | Radio frequency data communications device with adjustable receiver sensitivity and method |
| US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
| US5774022A (en) * | 1996-08-29 | 1998-06-30 | Micron Communications, Inc. | Digital clock recovery loop |
| US6100765A (en) | 1998-01-09 | 2000-08-08 | Micron Technology, Inc. | Digital clock recovery loop |
| US6417550B1 (en) * | 1996-08-30 | 2002-07-09 | Altera Corporation | High voltage MOS devices with high gated-diode breakdown voltage and punch-through voltage |
| US5705438A (en) * | 1996-10-18 | 1998-01-06 | Vanguard International Semiconductor Corporation | Method for manufacturing stacked dynamic random access memories using reduced photoresist masking steps |
| JPH10178107A (ja) * | 1996-12-09 | 1998-06-30 | Texas Instr Inc <Ti> | 接点ゲート構造と方法 |
| US6104333A (en) | 1996-12-19 | 2000-08-15 | Micron Technology, Inc. | Methods of processing wireless communication, methods of processing radio frequency communication, and related systems |
| KR100244967B1 (ko) * | 1996-12-26 | 2000-02-15 | 김영환 | 듀얼 게이트(dual-gate)의 반도체 장치 제조방법 |
| KR100243741B1 (ko) * | 1996-12-27 | 2000-02-01 | 김영환 | 반도체 소자의 제조방법 |
| JP3403312B2 (ja) * | 1997-03-26 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US6258671B1 (en) * | 1997-05-13 | 2001-07-10 | Micron Technology, Inc. | Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines |
| JP3331910B2 (ja) * | 1997-06-20 | 2002-10-07 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6077762A (en) * | 1997-12-22 | 2000-06-20 | Vlsi Technology, Inc. | Method and apparatus for rapidly discharging plasma etched interconnect structures |
| US5928968A (en) | 1997-12-22 | 1999-07-27 | Vlsi Technology, Inc. | Semiconductor pressure transducer structures and methods for making the same |
| US6143642A (en) * | 1997-12-22 | 2000-11-07 | Vlsi Technology, Inc. | Programmable semiconductor structures and methods for making the same |
| US6093658A (en) * | 1997-12-22 | 2000-07-25 | Philips Electronics North America Corporation | Method for making reliable interconnect structures |
| US6153531A (en) * | 1997-12-22 | 2000-11-28 | Philips Electronics North America Corporation | Method for preventing electrochemical erosion of interconnect structures |
| KR100289749B1 (ko) * | 1998-05-12 | 2001-05-15 | 윤종용 | 도전패드형성방법 |
| KR100263909B1 (ko) * | 1998-06-15 | 2000-09-01 | 윤종용 | 반도체 집적회로의 다중 웰 형성방법 |
| US6001681A (en) * | 1999-01-19 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to reduce the depth of a buried contact trench by using a thin split polysilicon thickness |
| JP2000223670A (ja) * | 1999-02-01 | 2000-08-11 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| EP1039533A3 (en) * | 1999-03-22 | 2001-04-04 | Infineon Technologies North America Corp. | High performance dram and method of manufacture |
| US6117723A (en) * | 1999-06-10 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Salicide integration process for embedded DRAM devices |
| KR100364798B1 (ko) * | 2000-04-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 제조 방법 |
| US6806812B1 (en) * | 2000-04-26 | 2004-10-19 | Micron Technology, Inc. | Automated antenna trim for transmitting and receiving semiconductor devices |
| US7259464B1 (en) | 2000-05-09 | 2007-08-21 | Micron Technology, Inc. | Vertical twist scheme for high-density DRAMs |
| KR100380278B1 (ko) * | 2000-09-29 | 2003-04-16 | 주식회사 하이닉스반도체 | 반도체장치 및 그 제조방법 |
| US6498088B1 (en) | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
| US6790724B1 (en) * | 2001-02-20 | 2004-09-14 | Taiwan Semiconductor Manufacturing Company | Low leakage one transistor static random access memory |
| US6586296B1 (en) | 2001-04-30 | 2003-07-01 | Cypress Semiconductor Corp. | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks |
| DE10137678A1 (de) * | 2001-08-01 | 2003-02-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleiterprodukts mit einem Speicher- und einem Logikbereich |
| US6645806B2 (en) * | 2001-08-07 | 2003-11-11 | Micron Technology, Inc. | Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions |
| JP4804666B2 (ja) * | 2001-08-10 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| US6566214B1 (en) * | 2002-01-17 | 2003-05-20 | Advanced Micro Devices, Inc. | Method of making a semiconductor device by annealing a metal layer to form metal silicide and using the metal silicide as a hard mask to pattern a polysilicon layer |
| TW557500B (en) * | 2002-01-23 | 2003-10-11 | Promos Technologies Inc | Method for producing semiconductor component |
| US7388259B2 (en) * | 2002-11-25 | 2008-06-17 | International Business Machines Corporation | Strained finFET CMOS device structures |
| US6887798B2 (en) * | 2003-05-30 | 2005-05-03 | International Business Machines Corporation | STI stress modification by nitrogen plasma treatment for improving performance in small width devices |
| US7329923B2 (en) * | 2003-06-17 | 2008-02-12 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US7279746B2 (en) * | 2003-06-30 | 2007-10-09 | International Business Machines Corporation | High performance CMOS device structures and method of manufacture |
| US7410846B2 (en) * | 2003-09-09 | 2008-08-12 | International Business Machines Corporation | Method for reduced N+ diffusion in strained Si on SiGe substrate |
| US6890808B2 (en) * | 2003-09-10 | 2005-05-10 | International Business Machines Corporation | Method and structure for improved MOSFETs using poly/silicide gate height control |
| US6887751B2 (en) | 2003-09-12 | 2005-05-03 | International Business Machines Corporation | MOSFET performance improvement using deformation in SOI structure |
| US7170126B2 (en) * | 2003-09-16 | 2007-01-30 | International Business Machines Corporation | Structure of vertical strained silicon devices |
| US6869866B1 (en) | 2003-09-22 | 2005-03-22 | International Business Machines Corporation | Silicide proximity structures for CMOS device performance improvements |
| US7259053B2 (en) * | 2003-09-22 | 2007-08-21 | Dongbu Electronics Co., Ltd. | Methods for forming a device isolation structure in a semiconductor device |
| US7144767B2 (en) * | 2003-09-23 | 2006-12-05 | International Business Machines Corporation | NFETs using gate induced stress modulation |
| US6872641B1 (en) * | 2003-09-23 | 2005-03-29 | International Business Machines Corporation | Strained silicon on relaxed sige film with uniform misfit dislocation density |
| US7119403B2 (en) * | 2003-10-16 | 2006-10-10 | International Business Machines Corporation | High performance strained CMOS devices |
| US7303949B2 (en) * | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| US7037770B2 (en) * | 2003-10-20 | 2006-05-02 | International Business Machines Corporation | Method of manufacturing strained dislocation-free channels for CMOS |
| US7129126B2 (en) * | 2003-11-05 | 2006-10-31 | International Business Machines Corporation | Method and structure for forming strained Si for CMOS devices |
| US7015082B2 (en) * | 2003-11-06 | 2006-03-21 | International Business Machines Corporation | High mobility CMOS circuits |
| US7029964B2 (en) * | 2003-11-13 | 2006-04-18 | International Business Machines Corporation | Method of manufacturing a strained silicon on a SiGe on SOI substrate |
| US7122849B2 (en) * | 2003-11-14 | 2006-10-17 | International Business Machines Corporation | Stressed semiconductor device structures having granular semiconductor material |
| US7247534B2 (en) | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
| US7198995B2 (en) * | 2003-12-12 | 2007-04-03 | International Business Machines Corporation | Strained finFETs and method of manufacture |
| US7247912B2 (en) * | 2004-01-05 | 2007-07-24 | International Business Machines Corporation | Structures and methods for making strained MOSFETs |
| US7118999B2 (en) * | 2004-01-16 | 2006-10-10 | International Business Machines Corporation | Method and apparatus to increase strain effect in a transistor channel |
| US7381609B2 (en) | 2004-01-16 | 2008-06-03 | International Business Machines Corporation | Method and structure for controlling stress in a transistor channel |
| US7202132B2 (en) | 2004-01-16 | 2007-04-10 | International Business Machines Corporation | Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs |
| US7923782B2 (en) | 2004-02-27 | 2011-04-12 | International Business Machines Corporation | Hybrid SOI/bulk semiconductor transistors |
| US7205206B2 (en) * | 2004-03-03 | 2007-04-17 | International Business Machines Corporation | Method of fabricating mobility enhanced CMOS devices |
| US7504693B2 (en) * | 2004-04-23 | 2009-03-17 | International Business Machines Corporation | Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering |
| US7223994B2 (en) * | 2004-06-03 | 2007-05-29 | International Business Machines Corporation | Strained Si on multiple materials for bulk or SOI substrates |
| US7037794B2 (en) * | 2004-06-09 | 2006-05-02 | International Business Machines Corporation | Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain |
| TWI463526B (zh) * | 2004-06-24 | 2014-12-01 | Ibm | 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件 |
| US7227205B2 (en) * | 2004-06-24 | 2007-06-05 | International Business Machines Corporation | Strained-silicon CMOS device and method |
| US7288443B2 (en) * | 2004-06-29 | 2007-10-30 | International Business Machines Corporation | Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension |
| US7217949B2 (en) * | 2004-07-01 | 2007-05-15 | International Business Machines Corporation | Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI) |
| US6991998B2 (en) * | 2004-07-02 | 2006-01-31 | International Business Machines Corporation | Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer |
| US7384829B2 (en) | 2004-07-23 | 2008-06-10 | International Business Machines Corporation | Patterned strained semiconductor substrate and device |
| US7193254B2 (en) * | 2004-11-30 | 2007-03-20 | International Business Machines Corporation | Structure and method of applying stresses to PFET and NFET transistor channels for improved performance |
| US7238565B2 (en) * | 2004-12-08 | 2007-07-03 | International Business Machines Corporation | Methodology for recovery of hot carrier induced degradation in bipolar devices |
| US7262087B2 (en) * | 2004-12-14 | 2007-08-28 | International Business Machines Corporation | Dual stressed SOI substrates |
| US7173312B2 (en) * | 2004-12-15 | 2007-02-06 | International Business Machines Corporation | Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification |
| WO2006075444A1 (ja) * | 2005-01-12 | 2006-07-20 | Sharp Kabushiki Kaisha | 半導体装置の製造方法、及び半導体装置 |
| US7274084B2 (en) * | 2005-01-12 | 2007-09-25 | International Business Machines Corporation | Enhanced PFET using shear stress |
| US20060160317A1 (en) * | 2005-01-18 | 2006-07-20 | International Business Machines Corporation | Structure and method to enhance stress in a channel of cmos devices using a thin gate |
| US7432553B2 (en) * | 2005-01-19 | 2008-10-07 | International Business Machines Corporation | Structure and method to optimize strain in CMOSFETs |
| US7220626B2 (en) * | 2005-01-28 | 2007-05-22 | International Business Machines Corporation | Structure and method for manufacturing planar strained Si/SiGe substrate with multiple orientations and different stress levels |
| US7256081B2 (en) * | 2005-02-01 | 2007-08-14 | International Business Machines Corporation | Structure and method to induce strain in a semiconductor device channel with stressed film under the gate |
| US7224033B2 (en) * | 2005-02-15 | 2007-05-29 | International Business Machines Corporation | Structure and method for manufacturing strained FINFET |
| US7545004B2 (en) * | 2005-04-12 | 2009-06-09 | International Business Machines Corporation | Method and structure for forming strained devices |
| US7544577B2 (en) * | 2005-08-26 | 2009-06-09 | International Business Machines Corporation | Mobility enhancement in SiGe heterojunction bipolar transistors |
| US7202513B1 (en) * | 2005-09-29 | 2007-04-10 | International Business Machines Corporation | Stress engineering using dual pad nitride with selective SOI device architecture |
| US20070096170A1 (en) * | 2005-11-02 | 2007-05-03 | International Business Machines Corporation | Low modulus spacers for channel stress enhancement |
| US7655511B2 (en) * | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
| US20070099360A1 (en) * | 2005-11-03 | 2007-05-03 | International Business Machines Corporation | Integrated circuits having strained channel field effect transistors and methods of making |
| US7785950B2 (en) * | 2005-11-10 | 2010-08-31 | International Business Machines Corporation | Dual stress memory technique method and related structure |
| US7348638B2 (en) * | 2005-11-14 | 2008-03-25 | International Business Machines Corporation | Rotational shear stress for charge carrier mobility modification |
| US7709317B2 (en) * | 2005-11-14 | 2010-05-04 | International Business Machines Corporation | Method to increase strain enhancement with spacerless FET and dual liner process |
| US7564081B2 (en) * | 2005-11-30 | 2009-07-21 | International Business Machines Corporation | finFET structure with multiply stressed gate electrode |
| US20070124897A1 (en) * | 2005-12-01 | 2007-06-07 | Wilson Eric J | Clamp for circular objects |
| US7863197B2 (en) * | 2006-01-09 | 2011-01-04 | International Business Machines Corporation | Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification |
| US7776695B2 (en) * | 2006-01-09 | 2010-08-17 | International Business Machines Corporation | Semiconductor device structure having low and high performance devices of same conductive type on same substrate |
| US7635620B2 (en) * | 2006-01-10 | 2009-12-22 | International Business Machines Corporation | Semiconductor device structure having enhanced performance FET device |
| US20070158743A1 (en) * | 2006-01-11 | 2007-07-12 | International Business Machines Corporation | Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners |
| US7691698B2 (en) * | 2006-02-21 | 2010-04-06 | International Business Machines Corporation | Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain |
| US8461009B2 (en) * | 2006-02-28 | 2013-06-11 | International Business Machines Corporation | Spacer and process to enhance the strain in the channel with stress liner |
| US7749877B2 (en) * | 2006-03-07 | 2010-07-06 | Siliconix Technology C. V. | Process for forming Schottky rectifier with PtNi silicide Schottky barrier |
| US7615418B2 (en) * | 2006-04-28 | 2009-11-10 | International Business Machines Corporation | High performance stress-enhance MOSFET and method of manufacture |
| US7608489B2 (en) * | 2006-04-28 | 2009-10-27 | International Business Machines Corporation | High performance stress-enhance MOSFET and method of manufacture |
| US7521307B2 (en) * | 2006-04-28 | 2009-04-21 | International Business Machines Corporation | CMOS structures and methods using self-aligned dual stressed layers |
| US8853746B2 (en) | 2006-06-29 | 2014-10-07 | International Business Machines Corporation | CMOS devices with stressed channel regions, and methods for fabricating the same |
| US7790540B2 (en) | 2006-08-25 | 2010-09-07 | International Business Machines Corporation | Structure and method to use low k stress liner to reduce parasitic capacitance |
| US8754446B2 (en) * | 2006-08-30 | 2014-06-17 | International Business Machines Corporation | Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material |
| US7482215B2 (en) | 2006-08-30 | 2009-01-27 | International Business Machines Corporation | Self-aligned dual segment liner and method of manufacturing the same |
| US7462522B2 (en) * | 2006-08-30 | 2008-12-09 | International Business Machines Corporation | Method and structure for improving device performance variation in dual stress liner technology |
| US7595262B2 (en) * | 2006-10-27 | 2009-09-29 | Qimonda Ag | Manufacturing method for an integrated semiconductor structure |
| US7825867B2 (en) * | 2007-04-26 | 2010-11-02 | Round Rock Research, Llc | Methods and systems of changing antenna polarization |
| US7936268B2 (en) * | 2007-08-31 | 2011-05-03 | Round Rock Research, Llc | Selectively coupling to feed points of an antenna system |
| US8115254B2 (en) | 2007-09-25 | 2012-02-14 | International Business Machines Corporation | Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same |
| US8492846B2 (en) * | 2007-11-15 | 2013-07-23 | International Business Machines Corporation | Stress-generating shallow trench isolation structure having dual composition |
| US8211786B2 (en) | 2008-02-28 | 2012-07-03 | International Business Machines Corporation | CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication |
| US8115637B2 (en) | 2008-06-03 | 2012-02-14 | Micron Technology, Inc. | Systems and methods to selectively connect antennas to receive and backscatter radio frequency signals |
| US7999300B2 (en) * | 2009-01-28 | 2011-08-16 | Globalfoundries Singapore Pte. Ltd. | Memory cell structure and method for fabrication thereof |
| US8598006B2 (en) * | 2010-03-16 | 2013-12-03 | International Business Machines Corporation | Strain preserving ion implantation methods |
| US8461034B2 (en) * | 2010-10-20 | 2013-06-11 | International Business Machines Corporation | Localized implant into active region for enhanced stress |
| US8871596B2 (en) * | 2012-07-23 | 2014-10-28 | International Business Machines Corporation | Method of multiple patterning to form semiconductor devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104656A (ja) * | 1984-10-29 | 1986-05-22 | Oki Electric Ind Co Ltd | ＨｉＣ型メモリセル半導体装置の製造方法 |
| JPS6246557A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717164A (en) * | 1980-07-04 | 1982-01-28 | Matsushita Electronics Corp | Manufacture of complementary mos semiconductor device |
| US4855801A (en) * | 1986-08-22 | 1989-08-08 | Siemens Aktiengesellschaft | Transistor varactor for dynamics semiconductor storage means |
| US5071783A (en) * | 1987-06-17 | 1991-12-10 | Fujitsu Limited | Method of producing a dynamic random access memory device |
| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| DE4034169C2 (de) * | 1989-10-26 | 1994-05-19 | Mitsubishi Electric Corp | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| US5021353A (en) * | 1990-02-26 | 1991-06-04 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
| US4987089A (en) * | 1990-07-23 | 1991-01-22 | Micron Technology, Inc. | BiCMOS process and process for forming bipolar transistors on wafers also containing FETs |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
-
1991
- 1991-11-21 US US07/796,099 patent/US5134085A/en not_active Expired - Lifetime
-
1992
- 1992-11-20 DE DE4239142A patent/DE4239142A1/de not_active Ceased
- 1992-11-24 JP JP4334962A patent/JPH05259407A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104656A (ja) * | 1984-10-29 | 1986-05-22 | Oki Electric Ind Co Ltd | ＨｉＣ型メモリセル半導体装置の製造方法 |
| JPS6246557A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157708A (ja) * | 2008-12-29 | 2010-07-15 | Marcello Mariani | 相変化メモリのｆｅｏｌプロセスフローにおける回路及びメモリアレイの相対的高さの制御 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4239142A1 (ja) | 1993-06-09 |
| US5134085A (en) | 1992-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05259407A (ja) | 数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割ｃｍｏｓ工程 | |
| US5547893A (en) | method for fabricating an embedded vertical bipolar transistor and a memory cell | |
| US6635526B1 (en) | Structure and method for dual work function logic devices in vertical DRAM process | |
| KR100579365B1 (ko) | 메모리 어레이 및 지지 트랜지스터의 형성 방법, 및 이중일함수 지지 트랜지스터 및 매립형 ｄｒａｍ 어레이를포함하는 반도체 장치 | |
| US6653174B1 (en) | Thyristor-based device over substrate surface | |
| US6022781A (en) | Method for fabricating a MOSFET with raised STI isolation self-aligned to the gate stack | |
| US5100817A (en) | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom | |
| EP0563879B1 (en) | Semiconductor memory device and method of fabricating the same | |
| US6235574B1 (en) | High performance DRAM and method of manufacture | |
| USRE46890E1 (en) | Method of forming semiconductor device having contact pad on source/drain region in peripheral circuit area | |
| US5073510A (en) | Fabrication method of contact window in semiconductor device | |
| US6303432B1 (en) | Method of manufacturing a semiconductor device | |
| US6352891B1 (en) | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability | |
| JPH03171663A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0821694B2 (ja) | 超高集積半導体メモリ装置の製造方法 | |
| US6787857B2 (en) | Contact structure a semiconductor device and manufacturing method thereof | |
| US7015552B2 (en) | Dual work function semiconductor structure with borderless contact and method of fabricating the same | |
| US5234853A (en) | Method of producing a high voltage MOS transistor | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| US6146981A (en) | Method of manufacturing buried contact in SRAM | |
| US5593922A (en) | Method for buried contact isolation in SRAM devices | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JP3258095B2 (ja) | 相補型ｎ−チャンネル及びｐ−チャンネル・デバイスを備えた集積回路の製造方法及び形成方法 | |
| KR100260688B1 (ko) | 융기된 분리 구조체를 구비하는 모스 전계 효과 트랜지스터 및그 형성방법 | |
| US5979784A (en) | Method of forming local interconnection of a static random access memory |