JP2010157708A - 相変化メモリのfeolプロセスフローにおける回路及びメモリアレイの相対的高さの制御 - Google Patents
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Abstract
【解決手段】PCM部分が埋設されたCMOS論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造体の高さだけリセス加工されて、CMOS論理部分とPCM部分との平坦性を与える。
【選択図】図1
Description
12:アナログフロントエンドトランシーバ
14:アンテナ構造体
16、18:プロセッサコア
20:システムメモリ
22:不揮発性メモリ
210:回路部分
212:メモリアレイ部分
214:保護層
216:酸化シリコン
410:段
510、520:窒化物層
902:CMOSウェル
904:CMOSゲート酸化物
906:CMOSゲートポリシリコン層
Claims (18)
- 接合装置を含むメモリ記憶のためのアレイ部分と、
前記アレイ部分との実質的な平坦性を与えるために製造中にリセス加工されるCMOS組み合わせ論理装置のための回路部分と、
を備えた相変化メモリ(PCM)装置。 - 前記回路部分は、前記回路部分が製造中にリセス加工される量に実質的に一致する厚みをもつゲート酸化物及びポリシリコンゲートを含む、請求項1に記載のPCM装置。
- 前記アレイ部分をリセス加工から保護するために製造中に堆積されるが、リセス加工を許すために前記回路部分は覆わない保護層を更に備えた、請求項1に記載のPCM装置。
- 前記アレイ部分を覆う前記保護層は、窒化物層である、請求項3に記載のPCM装置。
- 前記回路部分が前記アレイ部分の表面より下にリセス加工される高さは、金属層及びコンタクトがアクティブなコンポーネントを相互接続するのを更に許すに充分な平坦性を与える、請求項1に記載のPCM装置。
- 前記接合装置は、フロントエンドプロセスフローの終わりにCMOS回路の頂部とほぼ同じレベルに頂部を有するバイポーラ接合トランジスタ(BJT)アレイである、請求項1に記載のPCM装置。
- 相変化メモリ(PCM)の相変化材料に結合されたセレクタ接合装置と、
ゲート酸化物及びポリシリコンゲートの高さに実質的に一致する高さで前記PCMがリセス加工されて埋設されるCMOS区分であって、このCMOS区分と前記PCMとの平坦性を与えるようにしたCMOS区分と、
を備えた装置。 - 前記CMOS区分がリセス加工されるときにアレイ部分を保護するために窒化物層が前記PCMを覆う、請求項7に記載の装置。
- 前記PCMは、エッチング除去される前記CMOS区分の酸化シリコンの量だけ成長する選択的酸化によりリセス加工される、請求項7に記載の装置。
- 前記CMOS区分は、前記CMOS区分と前記PCMとの間の金属層に対して平坦性を与えるために、前記装置の製造中にゲート酸化物及びポリシリコンゲートの厚みだけ前記PCMの表面より下にリセス加工されるマルチコアプロセッサ区分を含む、請求項7に記載の装置。
- 前記セレクタ接合装置は、前記相変化材料にエミッタが結合されたバイポーラ接合トランジスタ(BJT)である、請求項7に記載の装置。
- 前記BJT及び相変化材料を含む記憶アレイの頂部、及び前記CMOS区分の頂部は、フロントエンドプロセスフローの終わりにほぼ同じレベルに製造されて、バックエンドオブライン(BEOL)一体化のための平坦性を与える、請求項11に記載の装置。
- 相変化メモリ(PCM)部分にCMOS論理部分を埋設する方法において、
前記CMOS論理部分においてコアプロセッサ区分をリセス加工し、
前記PCM部分を窒化物層で酸化から保護し、
ゲート酸化物及びポリシリコンゲートの合成厚みだけ前記PCM部分の表面より下でリセス加工酸化を除去する、
ことを含む方法。 - 前記CMOS論理部分及びPCM部分においてパッド酸化物上に第1の窒化物層を堆積し、
前記CMOS論理部分及びPCM部分の両方においてバッファ酸化物を堆積し、
ゲート酸化物及びポリシリコンゲートの合成厚みに実質的に一致するように前記バッファ酸化物上に第2の窒化物層を堆積する、
ことを更に含む請求項13に記載の方法。 - 前記PCM部分から前記第2の窒化物層を除去し、そして前記PCM部分上の前記第1の窒化物層を、化学的機械的平坦化(CMP)プロセスに対する停止層として使用することを更に含む、請求項14に記載の方法。
- 前記CMOS論理部分にフィールド酸化物を堆積し、
前記CMOS論理部分において前記第1及び第2の窒化物層を、そして前記PCM部分において前記第1の窒化物層を除去し、前記CMOS論理部分の表面は、ゲート酸化物及びポリシリコンゲートの計画厚みだけ前記PCM部分の表面より下である、請求項15に記載の方法。 - 変調された信号を受信するためのトランシーバと、
セレクタバイポーラ接合トランジスタ(BJT)装置が相変化材料に結合されたメモリセルを有する相変化メモリ(PCM)部分と、
前記PCM部分が埋設された複数のプロセッサコアを有し、前記変調された信号を受信するように前記トランシーバに結合されたCMOS論理部分と、
を備え、前記CMOS論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造物の高さだけリセス処理されて、前記CMOS論理部分の低下した表面と前記PCM部分の表面との平坦性を与える、ワイヤレス通信装置。 - ゲート酸化物及びポリシリコンゲートの厚みに実質的に一致する高さだけ前記CMOS論理部分をリセス加工することで、前記CMOS論理部分と前記PCM部分との平坦性を与える、請求項17に記載のワイヤレス通信装置。
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