KR20080078972A - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
개시된 상변화 메모리 장치의 제조 방법은 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 개구의 입구를 기준으로 개구의 입구와 다른 높이를 갖도록 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 매립 구조물과 절연막 패턴이 접하는 영역에 금속으로 이루어진 스페이서를 형성한다. 이어서, 매립 구조물 상에 선택적 에피택시얼 성장을 통해 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 다이오드 상에 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상변화 물질층 패턴 상에 제2 전극을 형성한다. 따라서, 매립 구조물과 절연막 패턴이 접하는 영역에 액티브 저항이 낮은 스페이서를 형성하고, 전류는 스페이서를 통하여 상변화 물질층 패턴에 전달된다. 이에 상변화 메모리 장치는 별도의 전류 전달 수단을 구비하지 않고 전류를 효과적으로 전달함으로써, 상변화 메모리 장치의 전체적인 크기가 감소된다.
Description
도 1은 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 상변화 메모리 장치 200 : 반도체 기판
300, 400, 500 : 절연막 패턴 310, 410, 510 : 매립 구조물
320 : 홈 330, 420 : 스페이서
520 : 메탈막 530 : 패턴
600 : 제2 절연막 패턴 605 : 콘택홀
610 : 다이오드 615 : 다이오드 스페이서
620 : 도전성 패드 630 : 제3 절연막 패턴
640 : 제1 전극 650 : 전극 스페이서
660 : 제1 층간 절연막 670 : 상변화 물질층 패턴
680 : 제2 전극 690 : 제2 층간 절연막
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 상변화 메모리 장치의 크기를 감소시키기 위한 상변화 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치의 예로서는 DRAM 장치, SRAM 장치 또는 Flash 메모리 장치 등을 들 수 있다. 이러한 반도체 장치들은 전원 공급이 중단 되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나누어 질수 있다. 디지털 카메라, MP3 플레이어 및 휴대 전화기 등에 데이터 저장용으로 사용되는 기억 소자는 전원 공급이 없는 상태에서도 데이터가 보관되기 위하여 비휘발성 메모리 장치 특히 플래시 메모리가 주로 사용되고 있다. 그러나 플래시 메모리는 데이터를 읽거나 쓰는데 많은 시간이 필요해서 새로운 반도체 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 장치로서는 FRAM(Ferro-Electric RAM) 장치, MRAM(Magentic RAM) 장치, PRAM(Phase-change RAM)) 장치 등이 제안되어 왔다.
특히, PRAM 장치는 열에 의하여 그 결정 상태가 변하여 저항이 크게 달라지 는 상변화 물질층을 포함한다. 일반적으로, 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 이루어진 칼코겐 화합물(chalcogenide)을 사용하여 형성된다. 상기 상변화 물질층에 상전이에 요구되는 열을 제공하기 위해서 전극을 통해 전류가 인가되며, 상변화 물질층의 결정 상태는 주로 공급되는 전류의 크기 및 공급 시간에 의존하여 변하게 된다. 상기 상변화 물질층은 결정 상태에 따라서 그 저항의 크기가 다르고, 상기 저항 차이를 감지하여 논리 정보를 결정할 수 있다.
종래의 상변화 메모리 장치는 미국등록특허 제6,987,467호, 한국등록특허 제546406호, 한국 공개특허 제2006-001105호 등에 개시되어 있다.
도 1은 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 상변화 메모리 장치(10)는 예를 들어, 매립 구조물을 포함하는 반도체 기판(20) 상에 차례로 형성된 다이오드(30), 제1 전극(40), 상변화 물질층 패턴(50) 및 제2 전극(60)을 포함한다. 예를 들어, 다이오드(30)는 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 통하여 형성된다. 따라서, 다이오드(30)의 하부에 형성된 액티브 영역에 코발트 실리사이드(CoSi2) 등의 메탈 실리사이드가 사용될 수 없다. 이에 따라, 액티브 영역은 비메탈인 불순물로 도핑되어 형성되므로, 액티브 시트 저항이 높다. 따라서, 상기 액티브 영역을 통하여 전류를 효율적으로 전달하는데 어려움이 발생한다.
따라서, 상변화 메모리 장치(10)는 전류를 공급하기 위한 직류 스트래핑 컨택(DC strapping contact)(70) 및 메탈 라인(80)을 더 포함한다. 예를 들어, 액티 브 시트 저항이 높은 경우, 상변화 물질층 패턴에 전류를 충분하게 공급하기 위하여 복수 개의 다이오드마다 하나의 직류 스트래핑 컨택(70)을 형성한다. 따라서, 높은 액티브 저항을 갖는 액티브 영역은 직류 스트랭핑 컨택(70)으로부터 전류를 전달받아 상변화 물질층 패턴에 전달한다. 그러나, 직류 스트래핑 컨택(70)은 메탈 재질로 이루어져 공정 난이도가 높으며, 부피, 비용 및 무게 등이 증가하는 문제점이 발생한다. 따라서, 직류 스트래핑 컨택(70)에 의하여 상변화 메모리 장치(10)의 전체적인 크기가 증가하는 문제점이 발생한다.
이에 따라, 본 발명의 목적은 액티브 시트 저항을 감소시켜 상변화 메모리 장치의 크기를 감소시킬 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 스페이서를 형성한다. 이어서, 상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 상기 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 발명의 실시예들에 따르면, 상기 매립 구조물을 형성하는 단계는 상기 절연막 패턴을 마스크로 이용하는 이온 주입 공정을 통해 상기 제1 불순물을 주입한다.
본 발명의 일 실시예에 따르면, 상기 매립 구조물 및 스페이서를 형성하는 단계는 상기 매립 구조물을 상기 절연막 패턴과 동일한 높이로 형성한 후, 상기 매립 구조물과 접하는 상기 절연막 패턴의 영역에 상기 매립 구조물의 측벽의 상부를 부분적으로 노출시키는 홈을 형성하고, 상기 홈에 의해 노출된 상기 매립 구조물의 측벽에 상기 스페이서를 형성한다.
본 발명의 다른 실시예에 따르면, 상기 매립 구조물 및 상기 스페이서를 형성하는 단계는 상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연막 패턴보다 낮게 형성하는 단계 및 상기 노출된 절연막 패턴의 측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 상기 스페이서는 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다.
본 발명의 실시예들에 따르면, 상기 다이오드와 상기 제1 전극의 사이에 상기 다이오드와 상기 제1 전극을 전기적으로 연결시키기 위한 도전성 패드를 형성하는 단계를 더 포함한다.
본 발명의 실시예들에 따르면, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단계를 더 포함한다.
이에 따라, 상기한 상변화 메모리 장치의 제조 방법은 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어진 스페이서를 형성함으로써, 액티브 시트 저항을 감소시켜 전체적인 상변화 메모리 장치의 크기를 감소시킬 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 패턴을 형성한다. 이어서, 상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 상기 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 패턴은 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다.
본 발명의 일 실시예에 따르면, 상기 매립 구조물 및 상기 패턴을 형성하는 단계는 상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연막 패턴보다 낮게 형성하는 단계, 상기 매립 구조물 및 상기 절연막 패턴 상에 메 탈막을 형성하는 단계 및 상기 절연막 패턴의 상부면이 노출되도록 상기 절연막 패턴의 상부면에 형성된 상기 메탈막을 제거하여 상기 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 다이오드를 형성하는 단계는 상부면이 노출된 상기 절연막 패턴 및 상기 패턴 상에 절연막을 형성하는 단계, 상기 절연막 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 매립 구조물이 부분적으로 노출되도록 상기 절연막 및 상기 패턴을 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계 및 상기 선택적 에피택시얼 성장을 통해 상기 콘택홀을 채우면서 상기 다이오드를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 스페이서는 실리콘 산화물 또는 실리콘 질화물을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단계를 더 포함한다.
이러한 상변화 메모리 장치의 제조 방법에 따르면, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 패턴을 형성함으로써, 액티브 시트 저항을 감소시켜 전체적인 상변화 메모리 장치의 크기를 감소시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막, 패턴 및 영역들의 두께와 크기 등은 그 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어 지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 개구를 갖는 제1 절연막 패턴(300)이 반도체 기판(200) 상에 형성된다. 반도체 기판(200)은 예를 들어, 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 또한, 제1 절연막 패턴(300)은 액티브 영역과 필드 영역을 구분한다. 예를 들어, 제1 절연막 패턴(300)이 위치하는 부분이 상기 필드 영역에 해당되며, 상기 필드 영역에 의해 한정되는 부분이 상기 액티브 영역에 해당된다.
본 발명의 일 실시예에 따르면, 절연막(도시되지 않음)이 반도체 기판(200) 상에 형성되고, 상기 절연막이 사진 식각 공정을 통하여 반도체 기판(200)을 부분적으로 노출시키도록 식각되어 제1 절연막 패턴(300)이 형성된다. 따라서, 제1 절연막 패턴(300)은 개구(도시되지 않음)를 갖는다. 이와 달리, 제1 절연막 패 턴(300)은 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(200)에 형성될 수 있다.
이어서, 매립 구조물(310)이 상기 개구를 채우도록 불순물로 도핑되어 형성된다. 예를 들어, 실리콘 막(도시되지 않음)이 상기 개구를 채우면서 반도체 기판(200) 및 제1 절연막 패턴(300) 상에 형성된다. 그리고, 평탄화 공정을 통하여 제1 절연막 패턴(300)의 상부면이 노출되도록 상기 실리콘 막이 제거된다. 이에 따라, 실리콘 패턴(도시되지 않음)이 제1 절연막 패턴(300)과 동일한 높이를 갖도록 상기 개구를 채우면서 형성된다.
매립 구조물(310)은 상기 실리콘 패턴에 이온을 주입하여 형성된다. 예를 들어, 매립 구조물(310)은 제1 절연막 패턴(300)을 마스크로 이용하는 이온 주입 공정을 통하여 이온이 주입되어 형성된다. 예를 들어, 상기 불순물은 3족 불순물 또는 5족 불순물을 포함한다. 본 발명의 일 실시예에 따르면, 매립 구조물(310)에 도핑된 상기 불순물은 3족 불순물을 포함한다. 한편, 매립 구조물(310)에 도핑된 불순물은 상대적으로 고농도로 도핑된다. 따라서, 메탈 라인(도시되지 않음)등을 통하여 전달된 전류는 매립 구조물(310)을 경유하여 후술할 다이오드에 전달된다. 예를 들어, 매립 구조물(310)은 3족 불순물로 도핑되므로, 매립 구조물(310)의 액티브 저항은 상대적으로 높다.
도 2b를 참조하면, 매립 구조물(310)과 접하는 제1 절연막 패턴(300)의 영역에 홈(320)이 형성된다. 홈(320)이 제1 절연막 패턴(300)의 상부의 가장 자리에 형성됨으로써, 제1 절연막 패턴(300)과 동일한 높이로 형성된 매립 구조물(310)의 측 벽 상부가 노출된다. 따라서, 제1 절연막 패턴(300)의 상부면 가장 자리에 홈(320)이 형성되므로, 제1 절연막 패턴(300)의 상부면은 예를 들어, 가운데가 가장 자리보다 돌출된 형상을 갖는다.
도 2c를 참조하면, 스페이서(330)가 매립 구조물(310)의 측벽에 형성된다. 예를 들어, 스페이서(330)는 홈(320)에 의해 노출된 매립 구조물(310)의 측벽에 형성된다. 스페이서(330)는 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 스페이서(330)는 다양한 금속 또는 금속 질화물을 포함할 수 있다.
따라서, 매립 구조물(310)의 측벽에 메탈 재질의 스페이서(330)가 형성됨으로써, 매립 구조물(310)의 액티브 저항을 전체적으로 감소시킬 수 있다. 특히, 상기 메탈 라인을 통하여 전달된 전류가 상대적으로 저항이 낮은 스페이서(330)를 통하여 다이오드로 전달될 수 있다. 따라서, 전류를 효율적으로 전달하기 위하여 형성된 직류 스트래핑 컨택이 없어도, 전류가 스페이서(330)를 통하여 효율적으로 전달될 수 있다. 따라서, 동일한 공간을 활용하여 전류를 효율적으로 전달함으로써, 상변화 메모리 장치의 전체적인 크기를 감소시킬 수 있다.
도 2d를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(300), 매립 구조물(310), 홈(320) 및 스페이서(330) 상에 형성된다. 제2 절연막은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행하여 형성된다. 예를 들어, 제2 절연막은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성된다. 예를 들어, 제2 절연막은 제1 절연막 패턴(300)과 실질적으로 동일한 산화물을 사용하여 형성된다. 이와 달리, 제2 절연막은 제1 절연막 패턴(300)과 서로 상이한 산화물을 사용하여 형성될 수 있다.
제2 절연막 패턴(600)은 제2 절연막을 사진 식각 공정을 통하여 식각함으로써 형성된다. 예를 들어, 매립 구조물(310)의 상부면이 노출되도록 매립 구조물(310)에 대응하는 제2 절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 절연막을 부분적으로 식각함으로써 제2 절연막 패턴(600)이 형성된다. 제2 절연막 패턴(600)이 형성된 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제2 절연막 패턴(600)으로부터 상기 포토레지스트 패턴을 제거한다.
도 2e를 참조하면, 다이오드(610)가 매립 구조물(310) 상에 형성된다. 예를 들어, 다이오드(610)는 제2 절연막 패턴(600) 사이의 매립 구조물(310)의 상부에 형성된 개구를 채우면서 형성된다. 예를 들면, 다이오드(610)는 선택적 에피택시얼 성장(SEG) 공정을 통하여 형성된다. 본 발명의 일 실시예에 따르면, 다이오드(610)는 매립 구조물(310)을 씨드막(seed layer)으로 이용하여 성장된 폴리실리콘으로 이루어진다. 본 발명의 일 실시예에 따르면, 다이오드(610)는 제2 절연막 패턴(600)과 동일한 높이를 갖도록 형성된다. 다른 실시예에 따르면, 다이오드(610)은 제2 절연막 패턴(600)과 상이한 높이를 갖도록 형성될 수 있다.
예를 들면, 다이오드(610)는 매립 구조물(310)에 인하는 깊은 영역에는 상대적으로 저농도의 3족 불순물로 도핑된다. 또한, 다이오드(610)는 표면에 인접하는 얇은 영역에는 상대적으로 고농도의 5족 불순물로 도핑된다. 따라서, 매립 구조물(310)을 통과한 전류가 스위칭 역할을 하는 다이오드(610)를 통하여 후술할 제1 전극으로 전달된다.
또한, 도전성 막(도시되지 않음)이 다이오드(610) 및 제2 절연막 패턴(600) 상에 형성된다. 예를 들면, 도전성 막은 사진 식각 공정을 통하여 제2 절연막 패턴(600) 상에 형성된 부분이 제거된다. 따라서, 도전성 패드(620)가 다이오드(610) 상에 형성된다. 도전성 패드(620)는 다이오드(610)와 제1 전극간의 전기적 접촉을 향상시킨다.
한편, 제3 절연막(도시되지 않음)이 도전성 패드(620) 및 제2 절연막 패턴(600) 상에 형성된다. 제3 절연막은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행하여 형성된다. 예를 들어, 제3 절연막은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성된다. 예를 들어, 제3 절연막은 제2 절연막 패턴(600)과 실질적으로 동일한 산화물을 사용하여 형성된다. 이와 달리, 제3 절연막은 제2 절연막 패턴(600)과 서로 상이한 산화물을 사용하여 형성될 수 있다.
제3 절연막 패턴(630)은 제3 절연막에 대하여 평탄화 공정 및/또는 사진 식각 공정을 수행하여 형성된다. 예를 들어, 도전성 패드(620)의 상부면이 노출되도록 도전성 패드(620)에 대응하는 제3 절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 절연막을 부분적으로 식각함으로써 제3 절연막 패턴(630)이 형성된다. 제3 절연막 패턴(630) 이 형성된 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제3 절연막 패턴(630)으로부터 상기 포토레지스트 패턴을 제거한다.
도 2f를 참조하면, 예비 제1 전극(도시되지 않음)이 제3 절연막 패턴(630) 사이의 개구를 채우면서 형성된다. 예비 제1 전극은 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성된다.
이어서, 제3 절연막 패턴(630)을 제거함으로써, 제2 절연막 패턴(600) 및 도전성 패드(620) 상으로 예비 제1 전극이 돌출된다. 즉, 제3 절연막 패턴(630)이 제거됨으로써, 예비 제1 전극이 제2 절연막 패턴(600)으로부터 필라(pillar) 형상으로 돌출된다.
또한, 예비 제1 전극이 등방성 식각 공정을 통하여 부분적으로 제거됨으로써, 상대적으로 얇은 폭을 가지는 제1 전극(640)이 형성된다. 본 발명의 일 실시예에 따르면, 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수를 포함하는 용액을 사용하는 식각 공정을 통하여 예비 제1 전극의 양측부를 부분적으로 식각함으로써, 예비 제1 전극의 폭에 비하여 감소된 폭을 가지는 제1 전극(640)이 형성된다. 따라서, 상대적으로 얇은 폭을 가지는 제1 전극(640)에 전류가 전달되는 경우에는 후술할 상변화 물질층 패턴을 효율적으로 가열시킬 수 있다.
따라서, 제1 전극(640)의 폭을 감소시키기 위한 전극 스페이서(650)가 제1 전극(640)의 측벽에 형성된다. 예를 들어, 전극 스페이서(650)가 제1 전극(640)의 측벽에 형성됨으로써, 제1 전극(640)이 후속되는 화학 기계적 연마 공정에 의하여 높이가 감소되는 것이 방지된다. 또한, 전극 스페이서(650)는 제1 전극(640)의 폭을 감소시키는 역할을 한다.
예비 제1 층간 절연막(도시되지 않음)이 제1 전극(640) 및 전극 스페이서(650)를 덮으면서 제2 절연막 패턴(600) 상에 형성된다. 상기 예비 제1 층간 절연막은 제1 전극(640) 및 전극 스페이서(650)을 완전히 덮도록 제2 절연막 패턴(600)의 상면으로부터 충분한 두께로 형성된다. 상기 예비 제1 층간 절연막은 USG, SOG, FOX, PSG, BPSG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다.
상기 예비 제1 층간 절연막이 제1 전극(640) 및 전극 스페이서(650)가 노출될 때까지 연마됨으로써, 제2 절연막 패턴(600) 상에 제1 전극(640) 및 전극 스페이서(650)를 매립시키면서 평탄한 상면을 가지는 제1 층간 절연막(660)이 형성된다. 제1 층간 절연막(660)은 산화물을 연마하기 위한 슬러리를 사용하는 화학 기계적 연마 공정을 이용하여 형성된다. 이러한 화학 기계적 연마 공정 동안, 전극 스페이서(650)가 제1 전극(640)을 보호하기 때문에 상기 화학 기계적 연마 공정으로 인하여 다이오드(610) 상에 위치하는 제1 전극(640)의 높이가 감소되는 것이 방지된다.
도 2g를 참조하면, 상변화 물질층(도시되지 않음) 및 제2 전극층(도시되지 않음)이 제1 전극(640), 전극 스페이서(650) 및 제1 층간 절연막(660) 상에 순차적으로 형성되고, 상기 제2 전극층 및 상기 상변화 물질층을 패터닝함으로서 상기 제1 전극(640) 상에 상변화 물질층 패턴(670) 및 제2 전극(680)이 형성된다. 본 발명 의 일 실시예에 있어서, 상변화 물질층 패턴(670)은 칼코겐 화합물을 사용하여 형성된다. 예를 들면, 상변화 물질층 패턴(670)은 게르마늄-안티몬-텔루르(Ge-Sb-Te), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(Vd) 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함하는 칼코겐 화합물을 사용하여 형성된다. 또한, 상변화 물질층 패턴(670)은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 통하여 형성된다.
또한, 제2 전극(680)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 제2 전극(680)은 도핑된 폴리실리콘, 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 예를 들면, 제2 전극(680)은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 구리, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 사용하여 형성된다.
제2 층간 절연막(690)이 상변화 물질층 패턴(670) 및 제2 전극(680)을 매립시키면서 제1 층간 절연막(660) 상에 형성된다. 제2 층간 절연막(690)은 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX 또는 HDP-CVD 산화물 등의 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증 착 공정으로 증착하여 형성된다.
도시되지는 않았지만, 제2 전극(680) 및 제2 층간 절연막(690) 상에 상부 패드, 제3 층간 절연막 및 상부 배선을 형성하여 반도체 기판(200) 상에 상변화 메모리 장치(100)를 완성한다. 예를 들어, 상부 배선은 상부 패드를 통하여 제2 전극에 전기적으로 연결된다.
전술한 상변화 메모리 장치(100)에 따르면, 일정량의 전류가 제1 전극(640)을 통하여 상변화 물질층 패턴(670)에 전달되어 가열되고, 이러한 전류에 의하여 상변화 물질층 패턴(670)의 가열 상태의 차이에 의하여 상변화 물질층 패턴(670)의 일부가 결정 상태로 변하거나 비정질 상태로 변한다. 이 때, 상변화 물질층 패턴(670)에 충분한 전류를 전달하기 위하여, 상변화 메모리 장치(100)는 액티브 저항이 상대적으로 큰 매립 구조물(310)의 측벽에 형성된 스페이서(330)를 포함한다. 따라서, 전류는 상대적으로 저항이 낮은 스페이서(330)를 통하여 상부에 배치된 다이오드(610), 도전성 패드(620), 제1 전극(640) 및 상변화 물질층 패턴(670)으로 흐른다. 따라서, 상변화 메모리 장치(100)는 액티브 저항이 높은 매립 구조물(310)을 통하여 전류를 전달하기 위하여 별도의 전류 스트래핑 컨택 등의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 한편, 도 3의 상변화 메모리 장치는 상술한 도 2의 상변화 메모리 장치와 비교하여 절연막 패턴, 매립 구조물 및 스페이서 를 제외하고 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다.
도 3a를 참조하면, 개구를 갖는 제1 절연막 패턴(400)이 반도체 기판(200) 상에 형성된다. 이어서, 상기 개구를 부분적으로 채우면서 매립 구조물(410)이 형성된다. 매립 구조물(410)은 예를 들어, 상대적으로 고농도의 3족 불순물로 도핑된다. 본 발명의 실시예에 따르면, 매립 구조물(410)은 제1 절연막 패턴(400)보다 낮은 높이를 갖는다. 따라서, 제1 절연막 패턴(400)이 매립 구조물(410)보다 돌출된 형상을 가지므로, 제1 절연막 패턴(400)의 측벽 상부가 노출된다.
도 3b를 참조하면, 스페이서(420)가 제1 절연막 패턴(400)의 측벽에 형성된다. 스페이서(420)는 제1 절연막 패턴(400)의 노출된 측벽에 형성된다. 스페이서(420)는 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 스페이서(420)는 다양한 금속 또는 금속 질화물을 포함할 수 있다.
따라서, 스페이서(420)가 매립 구조물(410)의 측벽에 형성됨으로써, 매립 구조물(410)으로 전달된 전류는 상대적으로 낮은 액티브 저항을 갖는 스페이서(420)를 통하여 흐른다. 따라서, 액티브 저항이 낮은 매립 구조물(410)을 통하여 전류를 전달하기 위하여 형성된 전류 스트래핑 컨택 등이 없어도, 전류는 스페이서(420)를 통하여 효율적으로 흐른다. 따라서, 상변화 메모리 장치(100)는 기존의 공간을 효율적으로 활용하여 전류를 전달함으로써, 상변화 메모리 장치(100)의 전체적인 크기가 감소된다.
도 3c를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(400), 매립 구조물(410) 및 스페이서(420) 상에 형성된다. 그리고, 제2 절연막이 사진 식각 공정 등을 통하여 매립 구조물(410)의 상부면이 노출되도록 식각됨으로써 제2 절연막 패턴(600)이 형성된다. 예를 들어, 제2 절연막 패턴(600)은 제1 절연막 패턴(400) 및 스페이서(420) 상에 형성된다.
도 3d를 참조하면, 다이오드(610), 도전성 패드(620), 제1 전극(640), 상변화 물질층 패턴(670) 및 제2 전극(680)이 제2 절연막 패턴(600) 및 매립 구조물(410) 상에 순차적으로 형성된다.
따라서, 외부로부터 전달된 전류가 액티브 저항이 상대적으로 낮은 스페이서(420)를 통하여 전달된다. 이에, 상변화 메모리 장치(100)는 별도의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 한편, 도 4의 상변화 메모리 장치는 상술한 도 2의 상변화 메모리 장치와 비교하여 절연막 패턴, 매립 구조물 및 스페이서를 제외하고 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다.
도 4a를 참조하면, 개구를 갖는 제1 절연막 패턴(500)이 반도체 기판(200) 상에 형성된다. 이어서, 상기 개구를 부분적으로 채우면서 매립 구조물(510)이 형성된다. 본 발명의 실시예에 따르면, 매립 구조물(510)은 제1 절연막 패턴(400)보 다 낮은 높이를 갖는다. 따라서, 제1 절연막 패턴(500)이 매립 구조물(510)보다 돌출된 형상을 가지므로, 제1 절연막 패턴(500)의 측벽 상부가 노출된다.
도 4b 및 도 4c를 참조하면, 메탈막(520)이 제1 절연막 패턴(500) 및 매립 구조물(510) 상에 형성된다. 메탈막(520)은 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 메탈막(520)은 다양한 금속 또는 금속 질화물을 포함할 수 있다.
이어서, 사진 식각 공정을 통하여 제1 절연막 패턴(500) 상에 형성된 메탈막(520)이 제거되어 패턴(530)이 형성된다. 따라서, 패턴(530)은 매립 구조물(510) 및 제1 절연막 패턴(500)의 측벽 상에만 형성된다.
도 4d를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(500), 매립 구조물(510) 및 패턴(530) 상에 형성된다. 그리고, 제2 절연막이 사진 식각 공정 등을 통하여 매립 구조물(510)의 상부면이 노출되도록 식각됨으로써 제2 절연막 패턴(600)이 형성된다. 예를 들어, 제2 절연막 패턴(600)은 제1 절연막 패턴(500) 및 패턴(530) 상에 형성된다. 따라서, 패턴(530) 상의 제2 절연막 패턴(600) 사이에 콘택홀(605)이 형성된다. 이에 콘택홀(605)이 형성되어 매립 구조물(510), 즉 액티브 영역이 상부로 노출된다.
도 4e를 참조하면, 제2 절연막 패턴(600)의 측벽에 다이오드 스페이서(615)가 형성된다. 즉, 다이오드 스페이서(615)는 콘택홀(605)의 측벽에 형성된다. 다이오드 스페이서(615)는 선택적 에피택시얼 성장(SEG) 공정을 통하여 다이오드(610)가 균일하게 형성되도록 형성된다. 예를 들면, 다이오드 스페이서(615)는 실리콘 산화물 또는 실리콘 질화물을 포함한다. 이와 달리, 다이오드 스페이서(615)는 다양한 재질을 포함할 수 있다.
이어서, 다이오드(610)가 선택적 에피택시얼 성장 공정을 통하여 콘택홀(605)을 채우면서 형성된다. 본 발명의 실시예에 따르면, 다이오드(610)는 매립 구조물(510)을 씨드막으로 이용하여 성장된 폴리실리콘으로 이루어진다. 예를 들어, 다이오드(610)는 콘택홀(605)을 채우면서 형성되어 제2 절연막 패턴(600)과 동일한 높이를 갖는다. 이와 달리, 다이오드(610)는 콘택홀(605)을 부분적으로 채우면서 형성되어 제2 절연막 패턴(600)과 상이한 높이를 가질 수 있다.
따라서, 다이오드(610)가 선택적 에피택시얼 성장 공정을 통하여 콘택홀(605)을 채우면서 형성되는 경우에, 다이오드 스페이서(615)가 콘택홀(605)의 측벽에 형성되어 있으므로, 다이오드(610)는 상하로 균일한 폭을 갖도록 형성될 수 있다.
도 4f를 참조하면, 도전성 패드(620), 제1 전극(640), 상변화 물질층 패턴(670) 및 제2 전극(680)이 제2 절연막 패턴(600), 다이오드(610) 및 다이오드 스페이서(615) 상에 순차적으로 형성된다.
따라서, 외부로부터 전달된 전류가 액티브 저항이 상대적으로 낮은 패턴(530)을 통하여 전달된다. 이에, 상변화 메모리 장치(100)는 별도의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다.
이와 같은 상변화 메모리 장치의 제조 방법에 따르면, 상변화 메모리 장치는 매립 구조물에 인접하게 형성된 스페이서 또는 패턴을 포함한다. 이에 외부로부터 전달받은 전류는 액티브 저항이 상대적으로 낮은 스페이서 또는 패턴을 통하여 상변화 물질층 패턴으로 전달된다. 따라서, 별도의 전류 전달 수단을 구비하지 않아도 전류를 효율적으로 전달할 수 있으므로, 상변화 메모리 장치의 전체적인 크기가 감소된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (13)
- 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성하는 단계;상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성하는 단계;상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 스페이서를 형성하는 단계;상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성하는 단계;상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성하는 단계;상기 제1 전극 상에 상변화 물질층 패턴을 형성하는 단계; 및상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 매립 구조물을 형성하는 단계는상기 절연막 패턴을 마스크로 이용하는 이온 주입 공정을 통해 상기 제1 불순물을 주입하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 매립 구조물 및 상기 스페이서를 형성하는 단계는상기 매립 구조물을 상기 절연막 패턴과 동일한 높이로 형성하는 단계;상기 매립 구조물과 접하는 상기 절연막 패턴의 영역에 상기 매립 구조물의 측벽의 상부를 부분적으로 노출시키는 홈을 형성하는 단계; 및상기 홈에 의해 노출된 상기 매립 구조물의 측벽에 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 매립 구조물 및 상기 스페이서를 형성하는 단계는상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연막 패턴보다 낮게 형성하는 단계; 및상기 노출된 절연막 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 스페이서는 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 다이오드와 상기 제1 전극의 사이에 상기 다이오드와 상기 제1 전극을 전기적으로 연결시키기 위한 도전성 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단 계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성하는 단계;상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성하는 단계;상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 패턴을 형성하는 단계;상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성하는 단계;상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성하는 단계;상기 제1 전극 상에 상변화 물질층 패턴을 형성하는 단계; 및상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제8 항에 있어서, 상기 패턴은 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제8 항에 있어서, 상기 매립 구조물 및 상기 패턴을 형성하는 단계는상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연 막 패턴보다 낮게 형성하는 단계;상기 매립 구조물 및 상기 절연막 패턴 상에 메탈막을 형성하는 단계; 및상기 절연막 패턴의 상부면이 노출되도록 상기 절연막 패턴의 상부면에 형성된 상기 메탈막을 제거하여 상기 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제10 항에 있어서, 상기 다이오드를 형성하는 단계는상부면이 노출된 상기 절연막 패턴 및 상기 패턴 상에 절연막을 형성하는 단계;상기 절연막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 매립 구조물이 부분적으로 노출되도록 상기 패턴을 제거하여 콘택홀을 형성하는 단계;상기 콘택홀의 측벽에 스페이서를 형성하는 단계; 및상기 선택적 에피택시얼 성장을 통해 상기 콘택홀을 채우면서 상기 다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제11 항에 있어서, 상기 스페이서는 실리콘 산화물 또는 실리콘 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제8 항에 있어서, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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