KR100625170B1 - 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

향상된 구조적 안정성 및 전기적 특성을 갖는 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법이 개시된다. 전극 구조체는 패드, 제1 절연막 패턴, 제2 절연막 패턴 및 전극을 포함한다. 제1 절연막 패턴은 패드 상에 형성되며 패드를 부분적으로 노출시키는 제1 개구를 구비한다. 제2 절연막 패턴은 제1 절연막 패턴 상에 형성되며, 제1 개구에 연통되는 제2 개구를 구비한다. 전극은 상기 제1 및 제2 개구를 채우며 상기 패드 상에 형성된다. 제1 및 제2 절연막 패턴들이 전극을 감싸며 지지하기 때문에 전극 구조체의 안정성을 크게 개선할 수 있으며, 전극에 대하여 우수한 식각 선택비를 갖는 제2 절연막 패턴을 이용하여 화학 기계적 연마 공정을 수행함으로써, 제2 절연막 패턴의 두께에 편차가 발생하는 것을 방지하는 동시에 전극의 평탄도를 현저하게 향상시킬 수 있다.

Description

전극 구조체, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법{ELECTRODE STRUCTURE, METHOD OF MANUFACTURING THE ELECTRODE STRUCTURE, PHASE CHANGEABLE MEMORY DEVICE HAVING THE ELECTRODE STRUCTURE AND METHOD OF MANUFACTURING THE PHASE CHANGEABLE MEMORY DEVICE}
도 1a 내지 도 1d는 종래의 상변화 메모리 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 전극 구조체의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전극 구조체의 제조 방법을 설명하기 위한 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 전극 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200：기판 120, 250：패드
127, 257：제1 절연막 패턴 137, 272：제2 절연막 패턴
150, 285：절연 구조물 155, 290：제1 개구
160, 295：제2 개구 163, 298：제3 개구
165：예비 전극 175：전극
310：제1 전극 315 : 상변화 물질층 패턴
320：제2 전극
본 발명은 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 개선된 구조를 통하여 향상된 특성을 갖는 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
최근에 널리 사용되는 반도체 메모리 소자의 예로서는 DRAM, SRAM, Flash 메모리 등을 들 수 있다. 이러한 반도체 소자들은 전원 공급이 중단 되었을 때, 데이터의 유지 여부에 따라 크게 휘발성 메모리 소자 및 불휘발성 메모리 소자로 나누어질 수 있다. 디지털 카메라, MP 3 플레이어 및 휴대 전화기 등에 있어서, 데이터 저장용으로 사용되는 메모리 소자로는 전원 공급이 없는 상태에서도 데이터를 보존하기 위하여 불휘발성 메모리 소자인 플래시 메모리 소자가 주로 사용되고 있다. 그러나, 플래시 메모리 소자는 데이터를 읽거나 쓰는데 비교적 많은 시간이 요구되기 때문에 이를 대체할 수 있는 새로운 반도체 소자가 요구되어 왔다. 이러한 새로 운 반도체 소자로서 FRAM(Ferro Electric RAM) 소자, MRAM(Magnetic RAM) 소자 및 PRAM(Phase-changeable RAM)) 소자 등이 개발되었다.
상기 PRAM 소자는 열에 의하여 그 결정 상태가 변하여 저항이 크게 달라지는 상변화 물질층을 포함한다. 통상적으로 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 이루어진 칼코겐 화합물(chalcogenides)을 사용하여 형성된다. 상기 상변화 물질층에 상전이에 요구되는 열을 제공하기 위해서 전극을 통해 전류가 인가되며, 상변화 물질층의 결정 상태는 주로 공급되는 전류의 크기 및 공급 시간에 의존하여 변하게 된다. 상기 상변화 물질층은 결정 상태에 따라서 그 저항의 크기가 다르기 때문에(결정 상태는 저항이 낮고 비정질 상태는 저항이 높음) 이러한 저항 차이를 감지하여 논리 정보를 결정할 수 있다. 이 때, 전극의 균일한 저항 특성을 유지하기 위하여 전극이 작은 단면적을 가져야 하는 한편 전극의 표면 평탄도가 일정하게 유지되어야 한다.
종래의 상변화 메모리 장치의 제조 방법은 대한민국 특허 제437458호, 미합중국 특허 제6,545,287호, 미합중국 특허 제6,545,903호 및 미합중국 특허 제6,861,267호 등에 개시되어 있다.
도 1a 내지 도 1d는 종래의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(도시되지 않음) 상에 산화물을 사용하여 제1 층간 절연막(10)을 형성한다. 상기 반도체 기판 상에는 게이트 구조물 및 소스/드레인 영역들을 구비하는 트랜지스터가 형성된다. 제1 층간 절연막(10)을 관통하여 상기 반도체 기판의 소정 영역에 접촉되는 제1 패드(15)가 형성된다. 도전성 물질로 이루어진 제1 패드(15)는 대체로 상기 트랜지스터의 소스/드레인 영역에 접촉된다.
제1 패드(15) 및 제1 층간 절연막(20) 상에 산화물을 사용하여 제2 층간 절연막(20)을 형성한 후, 제2 층간 절연막(20)을 관통하여 제1 패드(15)에 접촉되는 제2 패드(25)를 형성한다.
제2 패드(25) 및 제2 층간 절연막(20) 상에는 실리콘 산질화막(30)과 실리콘 산화막(35)이 차례로 형성된다.
도 1b를 참조하면, 실리콘 산질화막(30) 및 실리콘 산화막(35)을 사진 식각 공정을 이용하여 부분적으로 식각함으로써, 제2 패드(25)를 노출시키는 개구(40)를 갖는 실리콘 산질화막 패턴(32) 및 실리콘 산화막 패턴(37)을 형성한다. 이어서, 개구(40)를 채우면서 실리콘 산화막 패턴(37) 상에 도전막(45)을 형성한다.
도 1c를 참조하면, 화학 기계적 연마(CMP) 공정을 이용하여 실리콘 산화막 패턴(37)이 노출될 때까지 도전막(45)을 부분적으로 제거하여 개구(40)에 매립되는 도전막 패턴(도시되지 않음)을 형성한다.
에치백(etch back) 공정 등을 통하여 실리콘 산화막 패턴(37)을 제거하여 실리콘 산질화막 패턴(32)을 노출시킨다. 이에 따라, 상기 도전막 패턴이 실리콘 산질화막 패턴(32)의 상부로 필러(pillar)의 형상으로 돌출된다.
화학 기계적 연마(CMP) 공정으로 상기 돌출된 도전막 패턴의 상부를 제거하여 실리콘 산질화막 패턴(32)에 매립되는 하부 전극(50)을 형성한다.
도 1d를 참조하면, 하부 전극(50) 및 실리콘 산질화막 패턴(32)상에 순차적으로 상변화 물질층 패턴(55) 및 상부 전극(60)을 형성한다.
산화물을 사용하여 상부 전극(60)을 매립하는 제3 층간 절연막(65)을 형성한 후, 제3 층간 절연막(65) 및 상부 전극(60) 상에 제4 층간 절연막(68)을 형성한다.
제4 층간 절연막(68)을 부분적으로 식각하여 상부 전극(60)을 노출시킨 다음, 상부 전극(60) 상에 상부 콘택(70)을 형성한다. 상부 콘택(70) 및 제4 층간 절연막(68) 상에 상부 배선(75)을 형성하여 상변화 메모리 장치를 완성한다.
그러나, 상술한 종래의 상변화 메모리 장치의 제조 방법에 의하면, 하부 전극(50)을 형성하기 위한 화학 기계적 연마(CMP) 공정에서 사용되는 금속막을 연마하는 슬러리에 대하여 상기 도전성 패턴과 실리콘 산질화막 패턴(32)은 상대적으로 낮은 식각 선택비를 가진다. 즉, 상기 도전막 패턴 보다 실리콘 산질화막 패턴(32)이 지나치게 연마거나, 실리콘 산질화막 패턴(32)에 보다 도전막 패턴이 더 심하게 제거될 수 있다. 이에 따라, 하부 전극(50)을 형성하는 동안 실리콘 산질화막 패턴(32)도 함께 연마되기 때문에, 하부 전극(50)을 형성한 후 실리콘 산질화막 패턴(32)의 두께가 매우 불균일하게 될 뿐만 아니라 하부 전극(50)의 표면 평탄도도 크게 저하된다. 하부 전극(50)과 실리콘 산질화막 패턴(32)의 두께의 편차가 심해질 경우, 하부 전극(50)과 실리콘 산질화막 패턴(32) 상에 상변화 물질층 패턴(55)을 형성하기 어려워진다. 또한, 하부 전극(50)의 표면 상태가 매우 불균일하게 때문에 하부 전극(50)의 전기적인 특성이 저하되며, 결국 이와 같은 하부 전극(50)을 포함하는 상변화 메모리 장치의 특성을 열화시키게 된다.
본 발명의 제1 목적은 구조의 개선을 통하여 향상된 특성을 갖는 전극 구조체를 제공하는 것이다.
본 발명의 제2 목적은 구조 개선을 통하여 향상된 특성을 갖는 전극 구조체의 제조 방법을 제공하는 것이다.
본 발명의 제3 목적은 향상된 특성을 갖는 전극 구조체를 구비하는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 제4 목적은 향상된 특성을 갖는 전극 구조체를 구비하는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 전극 구조체는, 패드, 제1 절연막 패턴, 제2 절연막 패턴 및 전극을 포함한다. 상기 제1 절연막 패턴은 상기 패드 상에 형성되며 상기 패드를 부분적으로 노출시키는 제1 개구를 구비한다. 상기 제2 절연막 패턴은 상기 제1 절연막 패턴 상에 형성되며, 상기 제1 개구에 연통되는 제2 개구를 구비한다. 상기 전극은 상기 제1 및 제2 개구를 채우며 상기 패드 상에 형성된다. 상기 전극의 측벽 상에는 스페이서가 더 구비될 수 있다. 상기 제1 절연막 패턴과 상기 제2 절연막 패턴은 서로 상이한 식각 선택비를 가진다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 전극 구조체의 제조 방법에 있어서, 상기 패드 상에 상기 패드를 부분적으 로 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성한 후, 상기 제1 절연막 패턴 상에 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴을 형성한다. 이어서, 상기 패드 상에 상기 제1 및 제2 개구를 채우는 전극을 형성한다. 상기 제1 및 제2 절연막 패턴들을 형성하기 위하여, 상기 패드 상에 제1 절연막 및 제2 절연막을 형성한 다음, 상기 제2 절연막과 상기 제1 절연막을 부분적으로 식각하여 상기 패드를 노출시키는 상기 제2 개구 및 상기 제1 개구를 형성한다. 상기 전극을 형성하기 위하여, 상기 제2 절연막 상에 제3 절연막 및 제4 절연막을 형성한 후, 상기 제4 및 제3 절연막을 부분적으로 식각하여 상기 제2 개구에 연통되는 제3 개구를 갖는 제4 절연막 패턴 및 제3 절연막 패턴을 형성한다. 계속하여, 상기 제1 내지 제3 개구를 채우면서 상기 제4 절연막 패턴 상에 도전막을 형성한 다음, 상기 제4 절연막 패턴이 노출될 때까지 상기 도전막을 부분적으로 제거하여 상기 제1 내지 제3 개구를 채우는 예비 전극을 형성한다. 여기서, 상기 예비 전극은 제1 슬러리를 사용하는 1차 화학 기계적 연마 공정으로 형성된다. 또한, 상기 전극을 형성하기 위하여, 상기 제4 절연막 패턴을 제거한 후, 상기 제3 절연막 패턴 및 상기 예비 전극의 상부를 제거한다. 이 경우, 상기 제4 절연막 패턴은 습식 식각 공정 또는 건식 식각 공정으로 제거되며, 상기 제3 절연막 패턴 및 상기 예비 전극의 상부는 제2 슬러리를 사용하는 2차 화학 기계적 연마 공정으로 제거된다.
전술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치는, 콘택 영역을 갖는 기판, 상기 기판 상에 형성된 절연막, 상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드, 상기 패드 상에 형성되며 상기 패드를 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막 패턴, 상기 제1 절연막 패턴 상에 형성되며 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴, 상기 제1 및 제2 개구를 채우며 상기 패드 상에 형성된 제1 전극, 상기 제1 전극 상에 형성된 상변화 물질층 패턴, 그리고 상기 상변화 물질층 패턴 상에 형성된 제2 전극을 포함한다.
상술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 콘택 영역을 형성한 후, 상기 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막에 매립되며 상기 콘택 영역에 전기적으로 연결되는 패드를 형성한 다음, 상기 패드 상에 상기 패드를 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성한다. 상기 층간 절연막 및 상기 제1 절연막 패턴 상에 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴을 형성한 후, 상기 제1 및 제2 개구를 채우면서 상기 패드 상에 제1 전극을 형성한다. 상기 제1 전극 및 제2 절연막 패턴 상에 상변화 물질층 패턴을 형성한 다음, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
상술한 바와 같이 본 발명에 의하면, 제1 및 제2 절연막 패턴들이 전극을 감싸며 지지하기 때문에 전극 구조체의 안정성을 크게 개선할 수 있다. 또한, 상기 전극을 형성하기 위하여 화학 기계적 연마 공정을 진행할 경우, 전극에 대하여 우수한 식각 선택비를 갖는 상기 제2 절연막 패턴을 형성함으로써, 상기 제2 절연막 패턴의 두께에 편차가 발생하는 것을 방지하는 동시에 상기 전극의 평탄도를 현저하게 향상시킬 수 있다. 이러한 전극 구조체를 상변화 메모리 장치에 적용할 경우, 상변화 메모리 장치가 일정한 저항을 가질 수 있기 때문에 상변화 메모리 장치의 동작 특성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
전극 구조체 및 그 제조 방법
도 2는 본 발명의 일 실시예에 따른 전극 구조체의 단면도를 도시한 것이다.
도 2를 참조하면, 상기 전극 구조체는 패드(120), 제1 절연막 패턴(127), 제2 절연막 패턴(137) 및 전극(175)을 포함한다.
제1 절연막 패턴(127)은 패드(120) 상에 형성되며, 패드(120)를 부분적으로 노출시키는 제1 개구(155)를 구비한다. 제2 절연막 패턴(137)은 제1 절연막 패턴(127) 상에 형성되며, 제1 개구(155)에 연통되는 제2 개구(160)를 포함한다. 전극(175)은 제1 및 제2 개구(155, 160)를 채우면서 패드(120) 상에 위치한다. 제1 및 제2 절연막 패턴(127, 137)은 함께 전극(175)을 감싼다. 즉, 전극(175)은 제1 및 제2 절연막 패턴들(127, 137)에 매립된다.
상기 전극 구조체는 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판 등과 같은 반도체 기판(100) 상에 형성된다. 반도체 기판(100) 상에는 콘택 영역, 패드, 도전성 패턴, 배선 및/또는 트랜지스터 등을 포함하는 하부 구조물(105)이 형성된다.
반도체 기판(100) 상에는 하부 구조물(105)을 덮으면서 제1 층간 절연막(110)이 형성된다. 제1 층간 절연막(110)은 산화물을 포함한다. 예를 들면, 제1 층간 절연막(110)은 Phosphor Silicate Glass(PSG), Boro-Phosphor Silicate Glass(BPSG), Undoped Silicate Glass(USG), Spin On Glass(SOG), Tetra Ethyl Ortho Silicate(TEOS), Plasma Enhanced-TEOS(PE-TEOS), Flowable Oxide(FOX) 또는 High Density Plasma-Chemical Vapor Deposition(HDP-CVD) 산화물로 구성된다.
본 발명의 일 실시예에 따르면, 제1 층간 절연막(110)을 관통하여 하부 구조물(105)에 접촉되는 콘택(115)이 형성된다. 콘택(115)은 패드(120)와 하부 구조물(105) 사이에 위치하여 패드(120)를 하부 구조물(105)에 전기적으로 연결한다. 콘택(115)은 금속 또는 도전성 금속 질화물을 포함한다. 예를 들면, 콘택(115)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 알루미늄 질화물(AlN)로 구성된다.
본 발명의 다른 실시예에 따르면, 제1 층간 절연막(110) 및 콘택(115)을 형성하지 않고 패드(120)가 반도체 기판(100)에 형성된 하부 구조물(105) 상에 직접 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 층간 절연막(110) 및 콘택(115)이 형성될 경우, 패드(120)는 콘택(115) 및 제1 층간 절연막(110) 상에 위치한다. 패드(120)는 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함한다. 예를 들면, 패드(120)는 텅스텐, 티타늄, 알루미늄, 탄탈륨 또는 구리 등과 같은 금속으로 구성되거나, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물, 텅스텐 질화물, 티타늄 알루미늄 질화물과 같은 도전성 금속 질화물로 이루어진다.
제1 층간 절연막(110) 상에는 패드(120) 및 제1 절연막 패턴(127)을 매립하는 제2 층간 절연막(130)이 형성된다. 제2 층간 절연막(130)에는 콘택(115) 및 제1 층간 절연막(110)의 일부를 노출시키는 패드용 개구(133)가 형성되며, 패드(120)는 이와 같은 패드용 개구(133)를 부분적으로 채우면서 콘택(115) 및 제1 층간 절연막(110) 상에 형성된다. 제2 층간 절연막(130)은 산화물을 포함한다. 예를 들면, 제2 층간 절연막(130)은 PSG, BPSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물로 구성된다. 본 발명의 일 실시예에 따르면, 제1 및 제2 층간 절연막들(110, 130)은 전술한 산화물들 가운데 동일한 산화물로 구성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막들(110, 130)은 전술한 산화물들 중에서 서로 상이한 산화물들로 이루어질 수 있다.
제1 절연막 패턴(127)은 패드용 개구(133)를 채우면서 패드(120) 상에 형성된다. 제1 절연막 패턴(127)은 패드(120)를 부분적으로 노출시키는 제1 개구(155)를 구비한다. 제1 절연막 패턴(127)은 패드(120)에 접촉되는 전극(175)의 하부를 감싸며 전극(175)을 지지한다. 제1 절연막 패턴(127)은 제2 층간 절연막(130), 패드(120) 및 전극(175)에 대하여 식각 선택비를 갖는 물질을 포함한다. 예를 들면, 제1 절연막 패턴(127)은 실리콘 질화물(SiN)과 같은 질화물이나 실리콘 산질화물(SiON) 등의 산질화물로 구성된다.
제1 절연막 패턴(127) 및 제2 층간 절연막(130) 상에는 제1 개구(155)에 연통되며, 패드(120)를 부분적으로 노출시키는 제2 개구(160)를 갖는 제2 절연막 패턴(137)이 형성된다. 제2 절연막 패턴(137)은 제1 절연막 패턴(127) 및 전극(175)에 대하여 식각 선택비를 갖는 물질을 포함한다. 예를 들면, 제2 절연막 패턴(137)은 TEOS, PE-TEOS, PSG, BPSG, USG, FOX, SOG 또는 HDP-CVD 산화물로 구성된다.
본 발명의 일 실시예에 따르면, 제1 및 제2 개구(155, 160)는 실질적으로 동일한 폭을 가진다. 본 발명의 다른 실시예에 있어서, 제1 개구(155)는 제2 개구(160) 보다 큰 폭을 가질 수 있다. 본 발명의 또 다른 실시예에 따르면, 제1 개구 (155)는 제2 개구(160) 보다 작은 폭을 가질 수 있다.
전극(175)은 제1 및 제2 개구들(155, 160)을 채우면서 패드(120) 상에 형성된다. 제2 절연막 패턴(137)은 전극(175)의 상부를 둘러싸며 제1 절연막 패턴(127)은 전극(175)의 하부를 감싼다. 즉, 전극(175)의 하부는 제1 절연막 패턴(127)에 의하여 지지되며, 전극(175)의 상부는 제2 절연막 패턴(137)에 의해 지지된다. 따라서, 전극(175)의 구조적 안정성이 크게 향상된다.
본 발명의 다른 실시예에 따르면, 상기 전극 구조체는 제1 및 제2 개구(155, 160)의 측벽과 전극(175)의 측벽 사이에 형성된 스페이서(도시되지 않음)를 더 포함할 수 있다. 상기 스페이서가 전극(175)과 제1 및 제2 개구(155, 160) 사이에 위치할 경우, 상기 스페이서의 두께의 2배 정도로 제1 및 제2 개구(155, 160)의 폭이 감소된다. 이에 따라, 후속하여 전극(175)을 형성하기 위해 제1 및 제2 개구(155, 160)를 채우는 도전막을 형성할 때, 상기 도전막 내에 심(seam), 보이드(void) 또는 공동(cavity)이 형성되는 것을 억제할 수 있다. 또한, 제1 및 제2 개구(155, 160)의 폭이 감소됨에 따라 전극(175)의 사이즈도 감소되므로 전극(175)을 통과하는 전류의 밀도를 증가시킬 수 있다.
전극(175)은 제1 및 제2 개구(155, 160)를 채우면서 패드(120) 상에 위치한다. 전극(175)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함한다. 예를 들면, 전극(175)은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물로 구성된다.
제2 절연막 패턴(137) 및 전극(175)이 두께 편차가 거의 없는 매우 균일한 두께를 갖기 때문에, 제2 절연막 패턴(137) 및 전극(175) 상에 용이하게 도전막, 절연막 및/또는 상변화 물질층을 형성할 수 있다. 또한, 전극(175)이 균일한 표면 평탄도를 가지므로 전극(175)과 그 상부에 형성되는 도전막 및/또는 상변화 물질층 사이의 저항을 일정하게 유지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전극 구조체의 제조 방법을 설명하기 위한 공정 순서도를 도시한 것이며, 도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 전극 구조체의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 4g에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.
도 3 및 도 4a를 참조하면, 실리콘 웨이퍼 또는 SOI 기판인 반도체 기판(100) 상에 하부 구조물(105)을 형성한다(단계 S10). 하부 구조물(105)은 반도체 기판(100) 상에 형성된 콘택 영역, 도전성 패턴, 패드, 콘택, 배선, 게이트 구조물 및/또는 트랜지스터 등을 구비한다.
하부 구조물(105)을 덮으면서 반도체 기판(100) 상에 제1 층간 절연막(110)을 형성한다(단계 S20). 제1 층간 절연막(110)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 제1 층간 절연막(110)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 형성된다.
제1 층간 절연막(110)을 부분적으로 식각하여 제1 층간 절연막(110)에 콘택홀(113)을 형성한 후, 콘택홀(113)을 채우면서 제1 층간 절연막(110) 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제1 도전막은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물 또는 탄탈륨 질화물 등을 사용하여 형성된다. 또한, 상기 제1 도전막은 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
화학 기계적 연마(CMP) 공정, 에치백(etch back) 공정 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 제1 층간 절연막(110)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거함으로써, 콘택홀(113)에 매립되는 콘택(115)을 형성한다. 콘택(115)은 상기 콘택 영역을 포함하는 하부 구조물(105)에 접촉된다.
제1 층간 절연막(115) 및 콘택(115) 상에는 제2 도전막을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물 등을 사용하여 형성된다. 예를 들면, 상기 제2 도전막은 텅스텐, 알루미늄, 탄탈륨, 티타늄, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물 또는 티타늄 알루미늄 질화물 등을 사용하여 형성된다. 또한, 상기 제2 도전막은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
상기 제2 도전막 상에 제1 절연막(도시되지 않음)을 형성한다. 상기 제1 절연막은 질화물 또는 산질화물을 사용하여 형성된다. 예를 들면, 상기 제1 절연막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다. 또한, 상기 제1 절연막은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.
상기 제1 절연막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 절연막 및 제2 도전막을 부분적으로 식각함으로써, 패드(120) 및 예비 제1 절연막 패턴(125)을 형성한다(단계 S30). 패드(120)는 콘택(115) 및 제1 층간 절연막(110) 상에 형성되며, 예비 제1 절연막 패턴(125)은 패드(120) 상에 형성된다. 상기 제1 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통하여 제거된다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 절연막을 먼저 식각함으로써, 상기 제2 도전막 상에 예비 제1 절연막 패턴(125)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 제거한 다음, 예비 제1 절연막 패턴(125)을 식각 마스크로 이용하여 상기 제2 도전막을 식각함으로써, 제1 층간 절연막(110) 및 콘택(115) 상에 패드(120)를 형성할 수 있다.
도 3 및 도 4b를 참조하면, 패드(120) 및 예비 제1 절연막 패턴(125)을 덮으 면서 제1 층간 절연막(110) 상에 제2 층간 절연막(130)을 형성한다(단계 S40). 제2 층간 절연막(130)은 PSG, BPSG, TEOS, USG, FOX, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성한다. 또한, 제2 층간 절연막(130)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
화학 기계적 연마(CMP) 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 예비 제1 절연 패턴(125)이 노출될 때까지 제2 층간 절연막(130)을 부분적으로 제거한다. 이에 따라, 제2 층간 절연막(130)이 평탄한 상면을 가지는 동시에 예비 제1 절연막 패턴(125) 및 패드(120)는 제2 층간 절연막(130)에 매립된다.
도 3 및 도 4c를 참조하면, 제2 층간 절연막(130) 및 예비 제1 절연막 패턴(125) 상에 제2 절연막(135)을 형성한다(단계 S50). 제2 절연막(135)은 열산화(thermal oxidation) 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 또한, 제2 절연막(135)은 산화물을 사용하여 형성된다. 예를 들면, 제2 절연막(135)은 USG, SOG, TEOS, PE-TEOS, PSG, BPSG, FOX 또는 HDP-CVD 산화물을 사용하여 형성된다.
제2 절연막(135) 상에 제3 절연막(140) 및 제4 절연막(145)을 포함하는 절연 구조물(150)을 형성한다(단계 S60). 제4 절연막(145)은 산화물을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다. 예를 들면, 제4 절연막(145)은 USG, SOG, TEOS, PE-TEOS, PSG, BPSG, FOX 또는 HDP-CVD 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 제2 절연막(135)과 제4 절연막(145)은 상술한 산화물 중에서 동일한 물질을 사용하여 형성된다. 본 발명의 다른 실시예에 있어서, 제4 절연막(145)은 전술한 산화물 가운데 제2 절연막(135)을 구성하는 산화물과 상이한 산화물을 사용하여 형성할 수 있다.
제3 절연막(140)은 금속막의 연마를 위한 슬러리에 대하여 제2 및 제4 절연막(135, 145)과 상이한 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제3 절연막(140)은 실리콘 산질화물과 같은 산질화물이나 티타늄 질화물 또는 실리콘 질화물 등의 질화물을 사용하여 형성된다. 또한, 제3 절연막(140)은 상기 금속막의 연마를 위한 슬러리에 대하여 후속하여 형성되는 예비 전극(165)(도 4e 참조)과 상이한 식각 선택비를 가진다. 제3 절연막(140)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.
본 발명의 일 실시예에 따르면, 제2 절연막(135) 및 제4 절연막(145)은 실질적으로 동일하거나 유사한 두께로 형성되며, 제3 절연막(140)은 제2 절연막(135) 및 제4 절연막(145)에 비해 얇은 두께로 형성된다. 예를 들면, 제2 절연막(135), 제3 절연막(140) 및 제4 절연막(145)의 두께 비는 약 0.8：약 0.2：약 1.2 정도가 된다.
도 3 및 도 4d를 참조하면, 제4 절연막(145) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하는 이방성 식각 공정으로 절연 구조물(150)을 부분적으로 식각함으로써, 절연 구조물(150)에 제2 절연막(135)을 노출시키는 제3 개구(163)를 형성한다(단계 S 70). 즉, 제4 절연막(145) 및 제3 절연막(140)을 순차적으로 식각하여 함께 제3 개구(163)를 갖는 제4 절연막 패턴(147) 및 제3 절연막 패턴(142)을 형성한다.
이어서, 제3 개구(163)를 통하여 노출된 제2 절연막(125)을 부분적으로 식각하여 제2 절연막 패턴(125)에 예비 제1 절연막 패턴(125)을 노출시키는 제2 개구(160)를 형성한다(단계 S80). 따라서, 예비 제1 절연막 패턴(125) 및 제2 층간 절연막(130) 상에는 제2 개구(160)를 갖는 제2 절연막 패턴(137)이 형성된다.
계속하여, 제2 개구(160)를 통해 노출된 예비 제1 절연막 패턴(125)을 식각하여 예비 제1 절연막 패턴(125)에 제1 개구(155)를 형성한다(단계 S90). 이에 따라, 패드(120) 상에는 패드(120)를 부분적으로 노출시키는 제1 개구(155)를 구비하는 제2 절연막 패턴(127)이 형성된다.
본 발명의 일 실시예에 따르면, 함께 패드(120)를 노출시키는 제3 개구(163), 제2 개구(160) 및 제1 개구(155)는 각기 순차적으로 형성된다. 본 발명의 다른 실시예에 있어서, 제1 내지 제3 개구(155, 160, 163)는 동시에 형성될 수 있다. 본 발명의 또 다른 실시예에 따르면, 제3 개구 및 제2 개구(163, 160)는 동시에 형성되고, 제1 개구(155)는 후속하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 개구(155, 160, 163)는 실질적으로 동일한 폭으로 형성된다. 본 발명의 다른 실시예에 따르면, 제1 개구(155)가 제2 및 제3 개구(160, 163)보다 큰 폭을 가질 수 있다. 본 발명의 또 다른 실시예 에 따르면, 제3 개구(163)가 제1 및 제2 개구(155, 160)보다 큰 폭을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 제1 내지 제3 개구(155, 160, 163)의 측벽 상에 스페이서(도시되지 않음)를 추가적으로 형성할 수 있다. 상기 스페이서는 질화물 또는 산질화물을 사용하여 형성된다. 제1 내지 제3 개구(155, 160, 163)의 측벽 상에 상기 스페이서가 형성될 경우, 제1 내지 제3 개구(155, 160, 163)의 폭이 상기 스페이서의 두께의 2배 정도로 감소된다. 이에 따라, 후속하여 제1 내지 제2 개구(155, 160, 163)를 매립하는 예비 전극(165)을 형성할 때, 예비 전극(165) 내에 심, 보이드 또는 공동이 형성되는 것을 방지할 수 있다. 또한, 제1 및 제2 개구(155, 160) 내에 매립되는 전극(175)(도 4g 참조)의 사이즈가 감소됨으로써, 전극(175)을 통과하는 전류의 밀도를 증가시킬 수 있다.
도 3 및 도 4e를 참조하면, 제1 내지 제3 개구(155, 160, 163)를 채우면서 제4 절연막 패턴(147) 상에 상기 제3 도전막을 형성한다(단계 S100). 상기 제3 도전막은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함한다. 예를 들면, 상기 제3 도전막은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물로 구성된다. 또한, 상기 제3 도전막은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층 (ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 제4 절연막 패턴(147)이 노출될 때까지 상기 제3 도전막을 부분적으로 제거함으로써, 패드(120) 상에 제1 내지 제2 개구(155, 160, 163)를 채우는 예비 전극(165)을 형성한다(단계 S100). 본 발명의 일 실시예에 있어서, 상기 제3 도전막은 텅스텐을 함유하는 금속막을 연마하기 위한 제1 슬러리를 사용하는 1차 화학 기계적 연마(CMP) 공정을 통하여 부분적으로 제거된다. 즉, 예비 전극(165)은 상기 텅스텐을 포함하는 금속막을 위한 제1 슬러리를 사용하는 1차 화학 기계적 연마(CMP) 공정에 의해 형성된다. 상기 1차 화학 기계적 연마(CMP) 공정에 있어서, 상기 제1 슬러리는 연마제로 세리아(ceria), 실리카(silica) 또는 알루미나(alumina) 등을 포함한다. 또한, 상기 제1 슬러리는 제4 절연막 패턴(147)에 대하여 상기 제3 도전막을 선택적으로 제거할 수 있도록 pH를 조절하는 첨가제를 포함한다. 따라서, 상기 1차 화학 기계적 연마(CMP) 공정을 진행하는 동안, 제4 절연막 패턴(147)이 연마 저지막의 역할을 수행한다.
도 3 및 도 4f를 참조하면, 절연 구조물(150)을 부분적으로 제거한다(단계 S110). 즉, 제4 절연막 패턴(147)을 제거하여 제3 절연막 패턴(142)을 노출시킨다. 제4 절연막 패턴(147)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 제거된다. 제4 절연막 패턴(147)을 제거하기 위한 식각 공정 동안, 제3 절연막 패턴(142)이 식각 저지막의 역할을 한다. 제4 절연막 패턴(147)이 제거됨에 따라, 제1 및 제2 개구(155, 160)를 매립하는 예비 전극(165)이 제3 절연막 패턴(142)의 상부로 돌 출된다. 즉, 예비 전극(165)의 상부가 필러(pillar)의 형태로 제3 절연막 패턴(142) 상에 남게 된다.
도 3 및 도 4g를 참조하면, 절연 구조물(150)을 완전히 제거하는 동시에 상기 필러 형상의 예비 전극(165)의 상부를 제거하여 전극(175)을 형성한다(단계 S120). 제3 절연막 패턴(142) 및 예비 전극(165)의 상부는 제2 슬러리를 사용하는 2차 화학 기계적 연마(CMP) 공정을 통하여 제거된다. 이 때, 제2 절연막 패턴(137)은 상기 2차 화학 기계적 연마(CMP) 공정을 진행하는 동안 연마 저지막으로 기능한다. 상기 제2 슬러리는 텅스텐을 포함하는 금속막을 연마할 수 있으며, 연마제로 실리카, 세리아 또는 알루미나를 포함한다. 상기 제2 슬러리는 제2 절연막 패턴(137)에 대하여 제3 절연막 패턴(142) 및 예비 전극(165)을 선택적으로 연마할 수 있도록 pH를 조절하기 위한 첨가제를 더 포함한다. 이에 따라, 상기 2차 화학 기계적 연마(CMP) 공정을 진행하는 동안 제2 절연막 패턴(137)은 거의 식각에 의한 손상을 입지 않게 된다. 그 결과, 상기 2차 화학 기계적 연마(CMP) 공정을 수행한 후, 제2 절연막 패턴(137)의 두께에 편차가 발생하는 것을 방지하여 전극(175) 및 제2 절연막 패턴(137)의 평탄도를 크게 개선할 수 있다.
상변화 메모리 장치 및 그 제조 방법
도 5는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도를 도시한 것이다.
도 5를 참조하면, 상기 상변화 메모리 장치는, 하부 구조물이 형성된 반도체 기판(200), 제1 층간 절연막(225), 제1 및 제2 콘택(240, 245), 패드(250), 하부 배선(260), 제1 절연막 패턴(257), 마스크 패턴(256), 제2 층간 절연막(265), 제2 절연막 패턴(272), 제1 전극(310), 상변화 물질층 패턴(315), 제2 전극(320), 제3 층간 절연막(325), 상부 콘택(330), 그리고 상부 배선(335)을 포함한다.
상기 하부 구조물은 반도체 기판(200)에 형성된 제1 콘택 영역(215), 제2 콘택 영역(220) 및 게이트 구조물(210)을 포함한다.
제1 층간 절연막(225)은 상기 하부 구조물을 덮으면서 반도체 기판(200) 상에 형성된다. 제1 층간 절연막(225)은 USG, FOX, SOG, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물을 포함한다.
제1 및 제2 콘택(240, 245)은 각기 제1 층간 절연막(225)을 통하여 제1 및 제2 콘택 영역(215, 220)에 접촉된다. 제1 및 제2 콘택(240, 245)은 각기 금속 또는 도전성 금속 질화물을 포함한다.
제1 콘택 영역(240) 및 제1 층간 절연막(225) 상에는 하부 배선(260)이 형성되며, 제2 콘택 영역(245) 및 제1 층간 절연막(225) 상에는 패드(250)가 형성된다. 패드(250) 및 하부 배선(260)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함한다. 하부 배선(260) 상에는 마스크 패턴(256)이 형성되며, 패드(250) 상에는 패드(250)를 노출시키는 제1 개구를 갖는 제1 절연막 패턴(257)이 형성된다. 제1 절연막 패턴(257) 및 마스크 패턴(256)은 산질화물 또는 질화물을 포함한다.
패드(250) 및 하부 배선(260)은 제2 층간 절연막(265)에 매립된다. 제2 층간 절연막(225)은 USG, FOX, SOG, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물을 포함한다.
제2 층간 절연막(265), 제1 절연막 패턴(257) 및 마스크 패턴(256) 상에는 제2 절연막 패턴(272)이 형성된다. 제2 절연막 패턴(272)은 상기 제1 개구에 연통되어 패드(250)를 노출시키는 제2 개구를 구비한다. 제2 절연막 패턴(272)은 USG, FOX, SOG, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물을 포함한다.
제1 전극(310)은 상기 제1 및 제2 개구를 매립하면서 패드(250) 상에 형성된다. 따라서, 제1 전극(310)은 패드(250) 및 제2 콘택(245)을 통하여 제2 콘택 영역(220)에 전기적으로 연결된다. 제1 전극(310)은 도핑된 폴리실리콘, 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 또는 탄탈륨 알루미늄 질화물을 포함한다.
제1 전극(310) 및 제2 절연막 패턴(272) 상에는 상변화 물질층 패턴(315)이 형성된다. 상변화 물질층 패턴(315)은 산소를 제외한 6족 화합물인 칼코겐 화합물을 포함한다. 예를 들면, 상변화 물질층 패턴(315)은 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌 또는 6A족 원소-안티몬-셀렌 등을 포함한다.
상변화 물질층 패턴(315) 상에는 제2 전극(320)이 형성된다. 제2 전극(320)은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함한다.
제2 절연막 패턴(272) 상에는 상변화 물질층 패턴(315) 및 제2 전극(320)을 매립하는 제3 층간 절연막(325)이 형성된다. 제3 층간 절연막(325)은 USG, FOX, SOG, BPSG, PSG, TEOS, PE-TEOS 또는 HDP-CVD 산화물과 같은 산화물을 포함한다.
상부 콘택(330)은 제3 층간 절연막(325)을 부분적으로 관통하여 제2 전극(320)과 접촉된다. 상부 콘택(330)은 금속 또는 금속 질화물을 포함한다. 상부 콘택(330) 및 제3 층간 절연막(325) 상에는 제2 전극(320)에 전기적으로 연결되는 상부 배선(335)이 형성된다. 상부 배선(335)은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함한다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 6a 내지 도 6i에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 6a를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(200)에 소자 분리막(205)을 형성함으로써, 반도체 기판(200)에 액티브 영역 및 필드 영역을 정의한다.
반도체 기판(200) 상에 게이트 산화막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한 다음, 상기 게이트 마스크층, 게이트 도전막 및 게이트 산화막을 순 차적으로 식각하여 반도체 기판(200) 상에 게이트 산화막 패턴(210a), 게이트 도전막 패턴(210b) 및 게이트 마스크(210c)를 형성한다. 상기 게이트 도전막은 도핑된 폴리실리콘막이나 금속막 등의 단일막 구조 또는 도핑된 폴리실리콘막 및 금속막을 포함하는 이중막 구조로 형성될 수 있다. 상기 게이트 마스크층은 상기 게이트 도전막 및 게이트 산화막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다.
게이트 마스크(210c)를 덮으면서 반도체 기판(200) 상에 질화막을 형성한 후, 상기 질화막을 이방성 식각하여 게이트 마스크(210c), 게이트 도전막 패턴(210b) 및 게이트 산화막 패턴(210a)의 측벽에 게이트 스페이서(210d)를 형성함으로써, 반도체 기판(200) 상에 게이트 산화막 패턴(210a), 게이트 도전막 패턴(210b), 게이트 마스크(210c) 및 게이트 스페이서(210d)를 포함하는 게이트 구조물(210)을 형성한다.
게이트 구조물들(210)을 이온 주입 마스크로 이용하여 게이트 구조물들(210) 사이로 노출되는 반도체 기판(200)에 제1 및 제2 콘택 영역(215, 220)을 형성한다. 제1 및 제2 콘택 영역(215, 220)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(200)에 형성된다. 따라서, 게이트 구조물들(210)과 제1 및 제2 콘택 영역(215, 220)을 포함하는 트랜지스터들이 반도체 기판(200) 상에 형성된다. 예를 들면, 제1 콘택 영역(215)은 소스 영역에 해당되며, 제2 콘택 영역(220)은 드레인 영역에 해당된다.
도 6b를 참조하면, 게이트 구조물(210)을 덮으면서 반도체 기판(200) 상에 제1 층간 절연막(225)을 형성한다. 제1 층간 절연막(225)은 BPSG, PSG, TEOS, USG, FOX, SOG, PE-TEOS 또는 HDP-CVD 등과 같은 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 제1 층간 절연막(225)을 화학 기계적 연마(CMP) 공정, 에치백(etch back) 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 평탄화할 수 있다.
제1 층간 절연막(225)을 부분적으로 식각하여 제1 층간 절연막(225) 중 아래에 제1 및 제2 콘택 영역(215, 220)이 위치하는 부분에 각기 제1 및 제2 콘택홀(230, 235)을 형성함으로써, 제1 및 제2 콘택 영역(215, 220)을 노출시킨다.
제1 및 제2 콘택홀(230, 235)을 채우면서 제1 층간 절연막(225) 상에 제1 도전막을 형성한다. 예를 들면, 상기 제1 도전막은 도핑된 폴리실리콘이나 티타늄, 구리, 탄탈륨, 텅스텐 또는 알루미늄 등과 같은 금속을 사용하여 형성한다. 또한, 상기 제1 도전막은 티타늄 질화물, 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 알루미늄 질화물과 같은 금속 질화물을 사용하여 형성될 수 있다.
화학 기계적 연마(CMP) 공정, 에치백 공정 또는 이들을 조합한 공정으로 제1 층간 절연막(225)이 노출될 때까지 상기 제1 도전막을 제거하여 제1 콘택홀(230) 내에 제1 콘택(240)을 형성하는 동시에 제2 콘택홀(235) 내에 제2 콘택(245)을 형성한다. 제1 콘택(240)은 반도체 기판(200)의 제1 콘택 영역(215)과 접촉되고, 제2 콘택(245)은 반도체 기판(200)의 제2 콘택 영역(230)에 접촉된다.
도 6c를 참조하면, 제1 및 제2 콘택(240, 245)과 제1 층간 절연막(225) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전 물질을 사용하여 형성된다. 예를 들면, 상기 제2 도전막은 텅스텐, 티타늄, 알루미늄, 탄탈륨 또는 구리 등과 같은 금속이나 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등과 같은 도전성 금속 질화물을 사용하여 형성된다.
상기 제2 도전막 상에는 제1 절연막이 형성된다. 상기 제1 절연막은 실리콘 질화물 또는 실리콘 산질화물 등을 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착하여 형성된다.
상기 제1 절연막 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막을 식각함으로써, 상기 제2 도전막 상에 예비 제1 절연막 패턴(255) 및 마스크 패턴(256)을 형성한다. 예비 제1 절연막 패턴(255)은 상기 제2 도전막 가운데 아래에 제2 콘택(245)이 위치하는 부분 상에 형성되며, 마스크 패턴(256)은 상기 제2 도전막 중 아래에 제1 콘택(240)이 위치하는 부분 상에 형성된다.
예비 제1 절연막 패턴(255) 및 마스크 패턴(256)을 식각 마스크들로 이용하여 제2 도전막을 식각함으로써, 제1 및 제2 콘택(240, 245) 상에 각기 하부 배선(260) 및 패드(250)를 형성한다. 즉, 하부 배선(260)은 제1 콘택(240) 상에 위치하여 제1 콘택 영역(215)에 전기적으로 연결되며, 패드(250)는 제2 콘택(245) 상에 형성되어 제2 콘택 영역(220)에 전기적으로 연결된다.
제1 층간 절연막(225), 예비 제1 절연막 패턴(255) 및 마스크 패턴(256) 상에 제2 층간 절연막(265)을 형성한다. 제2 층간 절연막(265)은 TEOS, FOX, PE-TEOS, BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 마스크 패턴(256) 및 예비 제1 절연막 패턴(255)이 노출될 때까지 제2 층간 절연막(265)을 부분적으로 제거한다. 이에 따라, 패드(250) 및 예비 제1 절연막 패턴(255)이 제2 층간 절연막(265)에 매립되는 한편, 하부 배선(260) 및 마스크 패턴(256)도 제2 층간 절연막(265)에 매립된다.
도 6d를 참조하면, 예비 제1 절연막 패턴(255), 마스크 패턴(256) 및 제2 층간 절연막(265) 상에 제2 절연막(270)을 형성한 후, 제2 절연막(270) 상에 제3 절연막(275) 및 제4 절연막(280)을 포함하는 절연 구조물(285)을 형성한다. 제2 및 제4 절연막(270, 280)은 금속막을 연마하는 슬러리에 대하여 제3 도전막(300) 및 후속하여 형성되는 예비 전극(305)(도 6f 참조)과 상이한 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 및 제4 절연막(270, 280)은 각기 TEOS, BPSG, PSG, FOX, USG, PE-TEOS, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 제2 및 제4 절연막(270, 280)이 산화물을 포함할 경우, 제3 절연막(275)은 실리콘 산질화물, 실리콘 질화물 또는 티타늄 질화물 등과 같은 산질화물이나 질화물을 사용하여 형성된다.
본 발명의 일 실시예에 따르면, 제2 절연막(270) 및 제4 절연막(280)은 실질적으로 동일하거나 유사한 두께로 형성하며, 제3 절연막(275)은 제2 절연막(270) 및 제4 절연막(280)에 비하여 얇은 두께로 형성된다. 예를 들면, 제2 절연막(270), 제3 절연막(275) 및 제4 절연막(280)의 두께 비는 약 0.8：약 0.2：약 1.2 정도가 된다.
도 6e를 참조하면, 절연 구조물(285)상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(285)을 부분적으로 식각함으로써, 제4 절연막 패턴(282) 및 제3 절연막 패턴(277)을 포함하는 절연 구조물 패턴(287)을 형성한다. 즉, 제4 절연막(280) 및 제3 절연막(275)을 연속적으로 이방성 식각하여 제4 및 제3 절연막(280, 275)에 제2 절연막(270)을 노출시키는 제3 개구(298)를 형성한다. 이에 따라, 제3 개구(298)를 함께 구비하는 제3 및 제4 절연막 패턴(277, 282)을 포함하는 절연 구조물 패턴(287)이 형성된다.
제3 개구(298)를 통하여 노출된 제2 절연막(270)을 이방성 식각하여 예비 제1 절연막 패턴(255)을 노출시키는 제2 개구(295)를 갖는 제2 절연막 패턴(272)을 형성한다.
제2 개구(295)를 통해 예비 제1 절연막 패턴(255)을 부분적으로 식각하여 제2 개구(295)에 연결되는 제1 개구(290)를 형성한다. 따라서, 패드(250)를 노출시키는 제1 개구(290)를 갖는 제1 절연막 패턴(257)이 형성된다. 제1 내지 제3 개구(290, 295, 298)는 실질적으로 동일한 폭으로 형성된다. 또한, 제1 개구(290)가 제2 및 제3 개구(295, 298)보다 크거나, 제3 개구(295)가 제1 및 제2 개구(290, 295)보다 크게 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 제1 내지 제3 개구(290, 295, 298)의 측벽에 스페이서(도시되지 않음)를 추가적으로 형성할 수 있다. 제1 내지 제3 개구(290, 295, 298)의 측벽에 상기 스페이서를 형성할 경우, 제1 내지 제3 개구(290, 295, 298)의 폭을 감소시킬 수 있다. 이에 따라, 제1 내지 제3 개구(290, 295, 298)를 채우는 전극(310)(도 6i 참조) 내에 심, 보이드 또는 공동이 형성되는 것을 방지할 수 있다. 또한, 전극(310)의 사이즈가 감소되기 때문에, 전극(310)을 통과하는 전류의 밀도를 증가시킬 수 있다. 따라서, 요구되는 상변화 영역을 얻기 위하여 인가되는 전류의 크기를 감소시킬 수 있으므로 낮은 전류에서도 상변화 메모리 장치를 동작시킬 수 있다.
도 6f를 참조하면, 제1 내지 제2 개구(290, 295, 298)를 채우면서 제4 절연막 패턴(282) 상에 제3 도전막(도시되지 않음)을 형성한다. 상기 제3 도전막은 금속 질화물이나 금속 산화물을 사용하여 형성된다. 예를 들면, 상기 제3 도전막은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물, 티타늄 산질화물, 티타늄 알루미늄 산질화물, 텅스텐 산질화물 또는 탄탈륨 산질화물을 사용하여 형성된다. 또한, 상기 제3 도전막은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 사용하여 형성된다.
제4 절연막 패턴(282)의 상면이 노출될 때까지 상기 제3 도전막을 부분적으로 제거하여 제1 내지 제3 개구(290, 295, 298)에 매립되는 예비 전극(305)을 형성한다. 본 발명의 일 실시예에 있어서, 텅스텐을 함유하는 막을 연마하기 위한 제1 슬러리를 사용하는 1차 화학 기계적 연마(CMP) 공정을 통하여 예비 전극(305)을 형성한다. 상기 1차 화학 기계적 연마(CMP) 공정에 있어서, 상기 제1 슬러리는 세리아, 실리카 또는 알루미나를 연마제로 포함하며, 상기 제3 도전막이 제4 절연막 패턴(282)에 대하여 식각 선택비를 갖도록 pH를 조절하는 첨가제를 함유한다. 예비 전극(305)을 형성하기 위하여 상기 제1 화학 기계적 연마(CMP) 공정을 수행하는 동안, 제4 절연막 패턴(282)이 연마 저지막으로 작용한다.
도 6g를 참조하면, 제4 절연막 패턴(282)을 제거하여 제3 절연막 패턴(277)을 노출시킨다. 예를 들면, 제4 절연막 패턴(282)은 에치백 공정을 이용하여 제거된다. 제4 절연막 패턴(282)을 식각할 때, 제3 절연막 패턴(277)이 식각 저지막의 역할을 수행한다. 제4 절연막 패턴(282)이 제거됨에 따라 제1 및 제2 개구(290, 295)를 채우는 예비 전극(305)의 상부가 필러 형상으로 돌출된다.
도 6h를 참조하면, 제2 절연막 패턴(272)이 노출될 때까지 2차 화학 기계적 연마(CMP) 공정을 수행하여 제3 절연막 패턴(277) 및 예비 전극(305)의 상부를 제거함으로써, 패드(250)에 접촉되며 제1 및 제2 개구(290, 295)를 채우는 제1 전극(310)을 형성한다. 이 경우, 제2 절연막 패턴(272)이 상기 2차 화학 기계적 연마(CMP) 공정 동안 연마 저지막으로 작용한다. 상기 2차 화학 기계적 연마(CMP) 공정에 있어서, 제1 전극(310)을 형성하기 위하여 사용되는 텅스텐을 함유하는 막을 연 마할 수 있는 제2 슬러리가 사용된다. 상기 제2 슬러리는 실리카, 세리아 또는 알루미나를 연마제로 포함하며, 예비 전극(305)이 제2 절연막 패턴(272)에 대하여 식각 선택비를 갖도록 pH를 조절하기 위한 첨가제를 더 함유한다. 이에 따라, 상기 2차 화학 기계적 연마(CMP) 공정 동안 제2 절연막 패턴(272)은 거의 식각 손상을 입지 않게 되어, 2차 화학 기계적 연마(CMP) 공정 후 잔류하는 제2 절연막 패턴(272)이 편차가 없는 균일한 두께를 가질 수 있다.
제1 전극(310)은 상기 상변화 메모리 장치의 하부 전극에 해당된다. 제1 절연막 패턴(257)은 제2 절연막 패턴(272)과 함께 제1 전극(310)을 감싸서 제1 전극(310)을 지지한다. 즉, 제1 전극(310)의 하부는 제1 절연막 패턴(257)에 의해 지지되며, 제1 전극(310)의 상부는 제2 절연막 패턴(272)에 의해 지지된다. 이에 따라 제1 전극(310)의 구조적 안정성이 현저하게 개선된다.
도 6i를 참조하면, 제1 전극(310) 및 제2 절연막 패턴(272)상에 상변화 물질층을 형성한다. 상기 상변화 물질층은 칼코겐 화합물을 사용하여 형성된다. 또한, 상기 상변화 물질층은 스퍼터링 공정 또는 화학 기상 증착 공정(CVD)을 이용하여 형성된다.
상기 상변화 물질층 상에는 제4 도전막이 형성된다. 상기 제4 도전막은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다. 상기 제4 도전막은 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다.
상기 제4 도전막 및 상변화 물질층을 순차적으로 패터닝하여 제1 전극(310) 및 제2 절연막 패턴(272) 상에 상변화 물질층 패턴(315) 및 제2 전극(320)을 형성한다. 제2 전극(320)은 상기 상변화 메모리 장치의 상부 전극에 해당된다.
제2 전극(320)을 완전히 덮으면서 제2 절연막 패턴(127) 상에 제3 층간 절연막(325)을 형성한다. 제3 층간 절연막(325)은 TEOS, BPSG, PSG, SOG, USG 또는 HDP-CVD 산화물과 같은 산화물을 사용하여 형성한다. 제3 층간 절연막(325)은 화학 기상 증착(CVD) 공정, 플라즈마 증대-화학 기상 증착(PE-CVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
제3 층간 절연막(325)을 부분적으로 식각하여 제2 전극(320)을 노출시키는 제3 콘택홀을 형성한 후, 상기 제3 콘택홀을 채우면서 제3 층간 절연막(325) 상에 제5 도전막을 형성한다. 제3 층간 절연막(325)이 노출될 때까지 상기 제5 도전막을 제거하여 상기 제3 콘택홀 내에 제2 전극(320)에 접촉되는 상부 콘택(330)을 형성한다.
상부 콘택(330) 및 제3 층간 절연막(325) 상에 제2 전극(320)에 전기적으로 연결되는 상부 배선(335)을 형성함으로써 상기 상변화 메모리 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 제1 및 제2 절연막 패턴들이 전극을 감싸며 지지하기 때문에 전극 구조체의 안정성을 크게 개선할 수 있다. 또한, 상기 전극을 형성하기 위하여 화학 기계적 연마 공정을 진행할 경우, 전극에 대하여 우수한 식각 선택비를 갖는 상기 제2 절연막 패턴을 형성함으로써, 상기 제2 절연막 패턴의 두께에 편차가 발생하는 것을 방지하는 동시에 상기 전극의 평탄도를 현저하게 향상시킬 수 있다. 이러한 전극 구조체를 상변화 메모리 장치에 적용할 경우, 상변화 메모리 장치가 일정한 저항을 가질 수 있기 때문에 상변화 메모리 장치의 동작 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 패드;
    상기 패드 상에 형성되며, 상기 패드를 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 형성되며, 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴; 및
    상기 제1 및 제2 개구를 채우며, 상기 패드 상에 형성된 전극을 포함하는 전극 구조체.
  2. 제1항 있어서, 상기 전극의 측벽 상에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 전극 구조체.
  3. 제1항에 있어서, 상기 전극은 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 몰리브덴 질화물(MoN), 니오븀 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 알루미늄(Al), 티타늄 알루미늄 질화물(TiAlN), 티타늄 보론 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 보론 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 실리콘 질화물(MoSiN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN) 및 탄탈륨 알루미늄 질화물(TaAlN) 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 전극 구조체.
  4. 제1항에 있어서, 상기 제1 절연막 패턴은 상기 제2 절연막 패턴에 대해 식각 선택비를 갖는 물질을 포함하는 것을 특징으로 하는 전극 구조체.
  5. 제4항에 있어서, 상기 제1 절연막 패턴은 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함하는 것을 특징으로 하는 전극 구조체.
  6. 제5항에 있어서, 상기 제2 절연막 패턴은 Tetra Ethyl Ortho Silicate(TEOS), Undoped Silicate Glass(USG), Spin On Glass(SOG), Flowable OXide(FOX), Boro-Phosphor Silicate Glass(BPSG), Phosphor Silicate Glass(PSG) 및 High Density Plasma-Chemical Vapor Deposition(HDP-CVD) 산화물로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 전극 구조체.
  7. 콘택 영역을 갖는 기판;
    상기 기판 상에 형성된 절연막;
    상기 절연막을 관통하여 상기 콘택 영역에 접촉되는 패드;
    상기 패드 상에 형성되며, 상기 패드를 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막 패턴;
    상기 제1 절연막 패턴 상에 형성되며, 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴;
    상기 제1 및 제2 개구를 채우며, 상기 패드 상에 형성된 제1 전극;
    상기 제1 전극 상에 형성된 상변화 물질층 패턴; 및
    상기 상변화 물질층 패턴 상에 형성된 제2 전극을 포함하는 상변화 메모리 장치.
  8. 제7항 있어서, 상기 제1 전극의 측벽 상에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제7항에 있어서, 상기 제1 전극은 텅스텐, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 알루미늄, 티타늄 알루미늄 질화물, 티타늄 보론 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 보론 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰리브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 및 탄탈륨 알루미늄 질화물로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제7항에 있어서, 상기 제1 절연막 패턴은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 상기 제2 절연막 패턴은 TEOS, USG, SOG, FOX, BPSG, PSG 및 HDP- CVD 산화물로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  11. 패드를 형성하는 단계;
    상기 패드 상에 상기 패드를 부분적으로 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴을 형성하는 단계; 및
    상기 패드 상에 상기 제1 및 제2 개구를 채우는 전극을 형성하는 단계를 포함하는 전극 구조체의 제조 방법.
  12. 제11항에 있어서, 상기 제1 절연막 패턴 및 상기 제2 절연막 패턴은 동시에 형성되는 것을 특징으로 하는 전극 구조체의 제조 방법.
  13. 제11항에 있어서, 상기 제1 및 제2 절연막 패턴들을 형성하는 단계는,
    상기 패드 상에 제1 절연막 및 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막과 상기 제1 절연막을 부분적으로 식각하여 상기 패드를 노출시키는 상기 제2 개구와 상기 제1 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 전극 구조체의 제조 방법.
  14. 제13항에 있어서, 상기 전극을 형성하는 단계는,
    상기 제2 절연막 상에 제3 절연막 및 제4 절연막을 형성하는 단계;
    상기 제4 및 제3 절연막을 부분적으로 식각하여 상기 제2 개구에 연통되는 제3 개구를 갖는 제4 절연막 패턴 및 제3 절연막 패턴을 형성하는 단계;
    상기 제1 내지 제3 개구를 채우면서 상기 제4 절연막 패턴 상에 도전막을 형성하는 단계; 및
    상기 제4 절연막 패턴이 노출될 때까지 상기 도전막을 부분적으로 제거하여 상기 제1 내지 제3 개구를 채우는 예비 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전극 구조체의 제조 방법.
  15. 제14항에 있어서, 상기 예비 전극은 제1 슬러리를 사용하는 1차 화학 기계적 연마 공정으로 형성되는 것을 특징으로 하는 전극 구조체의 제조 방법.
  16. 제14항에 있어서, 상기 전극을 형성하는 단계는,
    상기 제4 절연막 패턴을 제거하는 단계; 및
    상기 제3 절연막 패턴 및 상기 예비 전극의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 전극 구조체의 제조 방법.
  17. 제16항에 있어서, 상기 제4 절연막 패턴은 습식 식각 공정 또는 건식 식각 공정으로 제거되는 것을 특징으로 하는 전극 구조체의 제조 방법.
  18. 제16항에 있어서, 상기 제3 절연막 패턴 및 상기 예비 전극의 상부는 제2 슬러리를 사용하는 2차 화학 기계적 연마 공정으로 제거되는 것을 특징으로 하는 전극 구조체의 제조 방법.
  19. 제14항에 있어서, 상기 제3 절연막은 상기 제2 절연막 및 상기 제4 절연막보다 얇은 두께로 형성되는 것을 특징으로 하는 전극 구조체의 제조 방법.
  20. 제11항에 있어서, 상기 전극을 형성하기 전에, 상기 제1 및 제2 개구의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전극 구조체의 제조 방법.
  21. 기판 상에 콘택 영역을 형성하는 단계;
    상기 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 매립되며, 상기 콘택 영역에 전기적으로 연결되는 패드를 형성하는 단계;
    상기 패드 상에 상기 패드를 노출시키는 제1 개구를 갖는 제1 절연막 패턴을 형성하는 단계;
    상기 층간 절연막 및 상기 제1 절연막 패턴 상에 상기 제1 개구에 연통되는 제2 개구를 갖는 제2 절연막 패턴을 형성하는 단계;
    상기 제1 및 제2 개구를 채우면서 상기 패드 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 및 제2 절연막 패턴 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 및 제2 절연막 패턴들을 형성하는 단계는,
    상기 패드 상에 제1 절연막 및 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 및 상기 제1 절연막을 부분적으로 식각하여 상기 패드를 노출시키는 상기 제2 개구 및 상기 제1 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  23. 제21항에 있어서, 상기 제1 전극을 형성하는 단계는,
    상기 제2 절연막 상에 적어도 하나의 절연막을 형성하는 단계;
    상기 적어도 하나의 절연막을 부분적으로 식각하여 상기 제2 개구에 연통되는 제3 개구를 갖는 적어도 하나의 절연막 패턴을 형성하는 단계;
    상기 제1 내지 제3 개구를 채우면서 상기 적어도 하나의 절연막 패턴 상에 도전막을 형성하는 단계; 및
    상기 적어도 하나의 절연막 패턴이 노출될 때까지 상기 도전막을 부분적으로 제거하여 상기 제1 내지 제3 개구를 채우는 예비 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  24. 제23항에 있어서, 상기 도전막은 세리아, 알루미나 및 실리카로 이루어진 그룹으로부터 선택된 어느 하나를 연마제를 포함하는 슬러리를 사용하는 화학 기계적 연마 공정으로 제거되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  25. 제23항에 있어서, 상기 제1 전극을 형성하는 단계는,
    상기 적어도 하나의 절연막 패턴 및 상기 예비 전극의 상부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  26. 제25항에 있어서, 상기 예비 전극의 상부는 세리아, 알루미나 및 실리카로 이루어진 그룹으로부터 선택된 어느 하나를 연마제를 포함하는 슬러리를 사용하는 화학 기계적 연마 공정으로 제거되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  27. 제21항에 있어서, 상기 제1 전극을 형성하기 전에, 상기 제1 및 제2 개구의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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