KR100749740B1 - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
균일한 치수를 갖는 전극을 구비하는 상변화 메모리 장치의 제조 방법이 개시된다. 기판 상에 적어도 하나의 절연막을 형성한 후, 절연막 상에 예비 제1 전극을 형성한다. 예비 제1 전극을 부분적으로 식각하여 상기 절연막 상에 상기 기판에 전기적으로 연결되는 제1 전극을 형성한 후, 제1 전극 상에 상변화 물질층 패턴 및 제2 전극을 차례로 형성한다. 폴리실리콘으로 구성된 예비 제1 전극을 형성한 후, 예비 제1 전극의 양측부를 부분적으로 식각함으로써, 균일한 단면적(폭)과 높이를 갖는 제1 전극을 구현할 수 있다. 이에 따라 후속하는 연마 공정의 공정 균일도에 무관하게 제1 전극과 다이오드 사이의 접촉을 양호하게 유지할 수 있으며, 제1 전극을 통해 상변화 물질층 패턴으로 균일하게 전류를 공급함으로써 상변화 메모리 장치의 전기적인 특성을 개선할 수 있다.
Description
도 1a 내지 도 1e는 종래의 상변화 메모리 장치를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명에 따른 상변화 메모리 장치의 단면 전자 현미경 사진이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100：기판 105：소자 분리막
110a：제1 콘택 영역 110b：제2 콘택 영역
115：게이트 절연막 패턴 120：게이트 전극
130：게이트 구조물 135：게이트 스페이서
140：제1 층간 절연막 145：제1 콘택 홀
148：제2 콘택 홀 150：제1 패드
155：제2 패드 160：제1 절연막
165：제2 절연막 170：제3 절연막
175：개구 180：다이오드
185：제1 전극층 190：예비 제1 전극
195：제1 전극 198：스페이서
205：제2 층간 절연막 210：상변화 물질층 패턴
215：제2 전극 220：제3 층간 절연막
225：제4 층간 절연막 230：상부 패드
235：상부 배선
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는, 상변화 물질층 패턴의 단면적 변화를 최소화하여 향상된 특성을 갖는 상변화 메모리 장치를 제조하는 방법에 관한 것이다.
반도체 메모리 장치의 예로서는 DRAM 장치, SRAM 장치 또는 Flash 메모리 장치 등을 들 수 있다. 이러한 반도체 장치들은 전원 공급이 중단 되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나누어 질수 있다. 디지털 카메라, MP3 플레이어 및 휴대 전화기 등에 데이터 저장용으로 사용되는 기억 소자는 전원 공급이 없는 상태에서도 데이터가 보관되기 위하여 비 휘발성 메모리 장치 특히 플래시 메모리가 주로 사용되고 있다. 그러나 플래시 메모리는 데이터를 읽거나 쓰는데 많은 시간이 필요해서 새로운 반도체 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 장치로서는 FRAM(Ferro-Electric RAM) 장치, MRAM(Magentic RAM) 장치, PRAM(Phase-change RAM)) 장치등이 제안되어 왔다.
상기 PRAM 장치는 열에 의하여 그 결정 상태가 변하여 저항이 크게 달라지는 상변화 물질층을 포함한다. 통상적으로 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 이루어진 칼코겐 화합물(chalcogenide)을 사용하여 형성된다. 상기 상변화 물질층에 상전이에 요구되는 열을 제공하기 위해서 전극을 통해 전류가 인가되며, 상변화 물질층의 결정 상태는 주로 공급되는 전류의 크기 및 공급 시간에 의존하여 변하게 된다. 상기 상변화 물질층은 결정 상태에 따라서 그 저항의 크기가 다르기 때문에(결정 상태는 저항이 낮고 비정질 상태는 저항이 높음) 이러한 저항 차이를 감지하여 논리 정보를 결정할 수 있다. 이 때, 전극의 균일한 저항 특성을 유지하기 위하여 전극이 작은 단면적을 가져야 하는 한편 전극의 표면 평탄도가 일정하게 유지되어야 한다.
종래의 상변화 메모리 장치는 미국등록특허 제6,987,467호, 한국등록특허 제546406호, 한국 공개특허 제2006-001105호 등에 개시되어 있다.
도 1a 내지 도 1e는 종래의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(5) 상에 산화물을 사용하여 층간 절연막(10)을 형성한 후, 층간 절연막(10)을 식각하여 기판(5)의 소정 부분을 노출시키는 콘 택 홀을 형성한다.
상기 콘택 홀을 채우면서 층간 절연막(10) 상에 제1 도전막을 형성한 다음, 층간 절연막(10)이 노출될 때까지 상기 제1 도전막을 부분적으로 제거하여 기판(5)의 소정 부분에 접촉되는 패드(15)를 형성한다.
패드(15) 및 층간 절연막(10) 상에 제1 절연막(20)과 제2 절연막(25)을 차례로 형성한다. 제1 절연막(20)은 질화물을 사용하여 형성되며, 제2 절연막(25)은 산화물을 사용하여 형성된다.
사진 식각 공정으로 제2 절연막(25) 및 제2 절연막(20)을 순차적으로 식각하여 패드(15)를 노출시키는 개구(35)를 형성한다.
도 1b를 참조하면, 노출된 패드(15), 개구(30)의 측벽 및 제2 절연막(25) 상에 제3 절연막을 형성한 다음, 상기 제3 절연막을 이방성 식각 공정으로 식각하여 개구(30)의 측벽 상에 예비 스페이서(35)를 형성한다. 스페이서(35)는 질화물을 사용하여 형성된다. 이러한 예비 스페이서(35)의 형성에 따라 개구(30)는 하부 폭이 상부 폭에 비하여 좁게 형성된다.
개구(30)를 채우면서 패드(15) 및 제2 절연막(25) 상에 제2 도전막(40)을 형성한다. 제2 도전막(40)은 티타늄 질화물 또는 티타늄 알루미늄 질화물 등과 같은 금속 질화물을 사용하여 형성된다.
도 1c를 참조하면, 화학 기계적 연마(CMP) 공정을 통해 제2 절연막(25)이 노출될 때까지 제2 도전막(40)을 부분적으로 제거하여 패드(15) 상에 개구(30)에 매립되는 예비 하부 전극(45)을 형성한다.
에치-백(etch-back) 공정을 이용하여 제2 절연막(25)을 제거함으로써, 예비 하부 전극(45) 및 예비 스페이서(35)의 상부를 제1 절연막(20) 상으로 노출시킨다. 예비 스페이서(35)가 형성됨에 따라, 개구(30)의 하부 폭이 상부 폭에 비하여 좁아지기 때문에, 이와 같은 개구(30)를 채우는 예비 하부 전극(45)도 하부 폭이 상부 폭에 비하여 좁게 형성된다.
도 1d를 참조하면, 제1 절연막(20) 상부로 돌출된 예비 하부 전극(45) 및 예비 스페이서(35)의 상부를 화학 기계적 연마 공정으로 제거하여 패드(15) 상에 하부 전극(50)과 스페이서(55)를 형성한다. 하부 전극(50) 및 스페이서(55)는 제1 절연막(20)의 높이와 실질적으로 동일한 높이로 형성된다.
도 1e를 참조하면, 하부 전극(50), 스페이서(55) 및 제1 절연막(20) 상에 상변화 물질층과 상부 제3 전극층을 형성한 다음, 상기 상변화 물질층 및 제3 전극층을 차례로 패터닝하여 상변화 물질층 패턴(60) 및 상부 전극(65)을 형성한다.
그러나 전술한 종래의 상변화 메모리 장치의 제조 방법에 있어서, 하부 전극(50)의 단면적을 감소시키기 위하여 스페이서(55)를 형성함에 따라 하부 전극(50)의 상부 폭과 하부 폭에 차이가 발생한다. 상변화 물질층 패턴(60)을 가열하는 동시에 오믹 콘택(Ohmic contact)을 형성하는 역할을 수행하는 하부 전극(50)이 균일한 치수로 형성되지 못하기 때문에 결국 상변화 메모리 장치의 전기적 특성을 저하시키는 결과를 초래한다. 또한, 개구(30)의 측벽 상에 스페이서(55)를 형성하기 위한 식각 공정이 불충분하게 진행될 경우에는 패드(15)가 노출되지 않기 때문에 하부 전극(50)과 패드(15)가 연결되지 못하는 불량이 야기된다. 이에 비하여, 스페이서(55)를 형성하기 위한 식각 공정이 과도하게 진행될 경우, 패드(15)가 부분적으로 식각됨으로써 하부 전극(50)과의 연결이 불량해지거나 패드(15) 자체의 높이 감소로 인한 상변화 메모리 장치의 전기적 특성 저하를 유발시킨다.
따라서 본 발명의 균일한 치수를 가지는 전극을 구현하여 전기적 특성을 향상시킬 수 있는 상변화 메모리 장치를 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 적어도 하나의 절연막을 형성한 후, 상기 절연막 상에 예비 제1 전극을 형성한다. 상기 예비 제1 전극을 부분적으로 식각하여 상기 절연막 상에 상기 기판에 전기적으로 연결되는 제1 전극을 형성한다. 상기 제1 전극 상에 상변화 물질층 패턴을 형성한 다음, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 발명의 일 실시예에 따른 상기 적어도 하나의 절연막을 형성하는 단계에 있어서, 상기 기판 상에 제1 절연막을 형성하고, 상기 제1 절연막 상에 제2 절연막을 형성한 후, 상기 제2 절연막 상에 제3 절연막을 형성한다. 이 경우, 상기 제1 절연막 및 상기 제3 절연막은 상기 제2 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제1 및 제3 절연막은 각기 산화물을 사용하여 형성되며, 상기 제2 절연막은 질화물 또는 산질화물을 사용하여 형성된다.
본 발명의 일 실시예에 따른 상기 예비 제1 전극을 형성하는 단계에 있어서, 상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 부분적으로 식각하여 개구를 형성한 후, 상기 개구를 부분적으로 채우는 다이오드를 형성한다. 이어서, 상기 다이오드 상에 상기 개구를 채우는 상기 예비 제1 전극을 형성한 다음, 상기 제3 절연막을 제거한다. 예를 들면, 상기 예비 제1 전극은 불순물로 도핑된 폴리실리콘을 사용하여 형성되며, 상기 제1 전극은 상기 예비 제1 전극을 등방성 식각 공정으로 식각하여 형성된다. 예를 들면, 상기 예비 제1 전극은 암모니아, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하여 식각된다.
본 발명의 일 실시예에 있어서, 상기 제1 전극의 측벽 상에는 스페이서가 형성된다. 상기 스페이서는 상기 제1 전극에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 스페이서는 질화물, 산화물 또는 산질화물을 사용하여 형성된다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 콘택 영역을 형성하고, 상기 기판 상에 상기 콘택 영역에 전기적으로 연결되는 다이오드를 갖는 적어도 하나의 절연막을 형성한 후, 상기 다이오드 상에 예비 제1 전극을 형성한다. 상기 예비 제1 전극을 부분적으로 식각하여 상기 다이오드 상에 제1 전극을 형성한 다음, 상기 절연막 상에 제1 전극을 매립하는 층간 절연막을 형성한다. 상기 제1 전극 및 상기 층간 절연막 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다.
본 발명의 일 실시예에 있어서, 상기 절연막 상에 제1 전극을 덮는 예비 층 간 절연막을 형성한 후, 세리아를 포함하는 슬러리를 사용하는 화학 기계적 연마 공정으로 상기 예비 층간 절연막을 연마하여 상기 제1 전극을 매립하는 상기 층간 절연막을 형성한다.
본 발명에 따르면, 폴리실리콘으로 구성된 예비 제1 전극을 형성한 후, 상기 예비 제1 전극의 양측부를 부분적으로 식각함으로써, 균일한 단면적(폭)과 높이를 갖는 제1 전극을 구현할 수 있다. 또한, 균일한 치수를 갖는 상기 제1 전극의 측벽 상에 추가적으로 스페이서를 형성할 수 있다. 따라서 후속하는 연마 공정의 공정 균일도에 무관하게 상기 제1 전극과 다이오드 사이의 접촉을 보다 양호하게 유지할 수 있다. 또한, 균일한 폭을 갖는 제1 전극을 통해 상변화 물질층 패턴으로 균일하게 전류를 공급함으로써 상기 상변화 메모리 장치의 전기적인 특성을 개선할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층 (막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 전극, 패턴 또는 구조물들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 전극, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2a 내지 2k는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 기판(100) 상에 소자 분리막(105)을 형성하여, 기판(100)을 액티브 영역 및 필드 영역으로 구분한다. 예를 들면, 기판(100) 중에서 소자 분리막(105)이 위치하는 부분이 상기 필드 영역에 해당되며, 상기 필드 영역에 의해 한정되는 부분이 상기 액티브 영역에 해당된다.
기판(100)은 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 소자 분리막(105)은 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 기판(100) 상에 형성된다.
기판(100)의 액티브 영역 상에 게이트 절연막(도시되지 않음), 게이트 도전막(도시되지 않음) 및 게이트 마스크층(도시되지 않음)을 순차적으로 형성한다. 본 발명의 일 실시예에 있어서, 사진 식각 공정을 통하여 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 순차적으로 식각함으로써, 상기 액티브 영역 상에 각기 게이트 절연막 패턴(115), 게이트 전극(120) 및 게이트 마스크(125)를 구비하는 게이트 구조물(130)들을 형성한다. 본 발명의 다른 실시예에 따르면, 상기 게이트 마스크층을 먼저 식각하여 상기 게이트 도전막 상에 게이트 마스크(125)를 형성한 다음, 게이트 마스크(125)를 식각 마스크로 이용하여 상기 게이트 도전막 및 상기 게이트 절연막을 차례로 식각함으로써, 기판(100) 상에 게이트 절연막 패턴(115), 게이트 전극(120) 및 게이트 마스크(125)를 각기 포함하는 게이트 구조물(130)들을 형성할 수 있다.
게이트 절연막 패턴(115)은 산화물 또는 금속 산화물을 사용하여 형성된다. 예를 들면, 게이트 절연막 패턴(115)은 실리콘 산화물, 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX) 등을 사용하여 형성된다.
본 발명의 일 실시예에 있어서, 게이트 전극(120)은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 게이트 전극(120)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 등을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 전극(120)은 불순물로 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하는 다층막 구조로 형성될 수 있다. 여기서, 상기 금속 실리사이드로는 코발트 실리사이드(CoSiX), 티타늄 실리사이드(TiSiX), 탄탈륨 실리사이드(TaSiX) 등이 이용된다.
게이트 마스크(125)는 게이트 전극(120) 및 게이트 절연막 패턴(115)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성된다. 예를 들면, 게이트 마스크(125)는 실리콘 질화물과 같은 질화물을 사용하여 형성되거나 실리콘 산질화물 또는 티타늄 산질화물 등의 같은 산질화물을 사용하여 형성된다.
다시 도 2a를 참조하면, 게이트 구조물(130)을 덮으면서 기판(100) 상에 절연막을 형성한 후, 상기 절연막을 식각하여 각 게이트 구조물(130)의 측벽 상에 게이트 스페이서(135)를 형성한다. 예를 들면, 게이트 스페이서(135)는 실리콘 질화물과 같은 질화물을 사용하여 상기 절연막을 형성한 다음, 이방성 식각 공정으로 상기 절연막을 식각함으로써 형성된다.
게이트 구조물(130)들을 이온 주입 마스크로 이용하는 이온 주입 공정을 수행하여 게이트 구조물(130)들 사이의 기판(100)에 불순물을 주입함으로써, 게이트 구조물(130)에 인접하는 기판(100)에 제1 콘택 영역(110a) 및 제2 콘택 영역(110b)을 형성한다. 예를 들면, 제1 및 제2 콘택 영역(110a, 110b)은 각기 소스/드레인 영역들에 해당된다.
제1 및 제2 콘택 영역(110a, 110b)이 형성됨에 따라, 기판(100) 상에는 각기 게이트 구조물(130)과 제1 및 제2 콘택 영역들(110a, 110b)을 포함하는 트랜지스터들이 형성된다.
상기 트랜지스터들을 덮으면서 기판(100) 상에 제1 층간 절연막(140)을 형성한다. 제1 층간 절연막(140)은 산화물을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(140)은 BPSG, PSG, TEOS, USG, FOX, SOG, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 화학 기계적 연마(CMP) 공정, 에치-백(etch-back) 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 제1 층간 절연막(140)의 상면을 연마함으로써, 층간 절연막(140)의 상부를 평탄화시킬 수 있다.
사진 식각 공정을 이용하여 제1 층간 절연막(140)을 부분적으로 식각함으로써, 제1 층간 절연막(140)을 관통하여 제1 콘택 영역(110a) 및 제2 콘택 영역(110b)을 각기 노출시키는 제1 콘택 홀(145) 및 제2 콘택 홀(148)을 형성한다.
도 2b를 참조하면, 제1 및 제2 콘택 홀(145, 148)을 채우면서 제1 층간 절연막(140) 상에 하부 도전막(도시되지 않음)을 형성한다. 상기 하부 도전막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 하부 도전막은 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성된다.
화학 기계적 연마 공정, 에치-백 공정 또는 이들을 조합한 공정을 이용하여 제1 층간 절연막(140)이 노출될 때까지 상기 하부 도전막을 부분적으로 제거한다. 이에 따라, 제1 및 제2 콘택 홀(145, 148)을 각기 채우는 제1 패드(150) 및 제2 플패드(155)가 형성된다. 제1 패드(150)는 제1 콘택 홀(145)을 채우면서 제1 콘택 영역(110a) 상에 형성되며, 제2 패드(155)는 제2 콘택 홀(148)을 매립하면서 제2 콘 택 영역(110b) 상에 위치한다. 즉, 제1 및 제2 패드(150, 155)는 제1 및 제2 콘택 영역(110a, 110b)에 각기 접촉된다.
제1 패드(150), 제2 패드(155) 및 제1 층간 절연막(140) 상에 제1 절연막(160)을 형성한다. 제1 절연막(160)은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 예를 들면, 제1 절연막(160)은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 제1 절연막(160)은 제1 층간 절연막(140)과 실질적으로 동일한 산화물을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 제1 절연막(160)과 제1 층간 절연막(140)은 서로 상이한 산화물을 사용하여 형성될 수 있다.
제1 절연막(160) 상에는 제2 절연막(165)이 형성된다. 제2 절연막(165)은 제1 절연막(160)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 제2 절연막(165)은 실리콘 질화물 등의 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 제2 절연막(165)은 상대적으로 높은 실리콘 함량을 갖는 실리콘-리치 질화물 또는 실리콘-리치 산질화물을 사용하여 형성될 수 있다. 제2 절연막(165)은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 이용하여 형성된다. 본 발명의 실시예들에 있어서, 제2 절연막(165)은 후속하는 식각 공정 및 연마 공정 동안 식각 마스크 및 연마 저지막의 역할을 수행한다.
도 2c를 참조하면, 제2 절연막(165) 상에 제3 절연막(170)을 형성한다. 제3 절연막(170)은 제2 절연막(165)에 대해 식각 선택비를 갖는 물질을 사용하여 형성된다. 제3 절연막(170)은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다. 예를 들면, 제3 절연막(170)은 USG, SOG, FOX, TEOS, PE-TEOS, PSG, BPSG 등을 사용하여 형성된다. 본 발명의 일 실시예에 따르면, 제3 절연막(170)은 제1 절연막(160) 및/또는 제1 층간 절연막(140)과 실질적으로 동일한 산화물을 사용하여 형성된다. 본 발명의 다른 실시예에 있어서, 제1 층간 절연막(140), 제1 절연막(160) 및 제3 절연막(170)은 서로 상이한 산화물들을 사용하여 형성될 수 있다.
제3 절연막(170) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 절연막(170), 제2 절연막(165) 및 제1 절연막(160)을 부분적으로 식각함으로써, 제3 절연막(170), 제2 절연막(165) 및 제1 절연막(160)을 관통하여 제1 패드(150)를 노출시키는 개구(175)를 형성한다. 개구(175)의 형성 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제3 절연막(170)으로부터 상기 포토레지스트 패턴을 제거한다.
도 2c에 도시한 바와 같이, 제1 패드(150) 상의 개구(175) 내에 개구(175)를 부분적으로 채우는 다이오드(180)를 형성한다. 예를 들면, 다이오드(180)는 선택적 에피택시얼 성장(SEG) 공정을 이용하여 형성된다. 본 발명의 실시예들에 있어서, 다이오드(180)는 제1 층간 절연막(140) 및/또는 제1 절연막(160)을 씨드막(seed layer)으로 이용하여 성장된 폴리실리콘으로 이루어진다. 다이오드(180)는 제1 및 제2 절연막(160, 165)의 두께의 합과 실질적으로 동일한 두께로 개구(175)를 부분적으로 채우도록 형성된다. 본 발명의 다른 실시예에 따르면, 개구(175)를 완전히 채우면서 제1 패드(150) 상에 예비 다이오드를 형성한 다음, 상기 예비 다이오드를 부분적으로 제거함으로써, 제1 패드(150) 상에 개구(175)를 부분적으로 매립하는 다이오드(180)를 형성할 수 있다.
도 2d를 참조하면, 개구(175)를 채우면서 다이오드(180) 및 제3 절연막(170) 상에 제1 전극층(185)을 형성한다. 제1 전극층(185)은 불순물로 도핑된 폴리실리콘을 저압 화학 기상 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정으로 증착하여 형성된다. 제1 전극층(185)은 개구(175)를 충분하게 매립하면서 제3 절연막(170)의 상면으로부터 소정의 두께로 형성된다.
도 2e를 참조하면, 제3 절연막(170)이 노출될 때까지 제1 전극층(185)을 부분적으로 제거하여 다이오드(180) 상에 개구(175)에 매립되는 예비 제1 전극(190)을 형성한다. 예비 제1 전극(190)은 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성된다. 다이오드(180)의 두께가 제1 및 제2 절연막(160, 165)의 두께의 합과 실질적으로 동일할 경우, 예비 제1 전극(190)은 제3 절연막(170)의 두께와 실질적으로 동일한 높이로 형성된다.
도 2f를 참조하면, 제2 절연막(165)을 식각 저지막으로 이용하여 제3 절연막(170)을 제거함으로써, 제2 절연막(165) 상으로 예비 제1 전극(190)을 돌출시킨다. 예를 들면, 제3 절연막(170)은 BOE 용액 또는 불산(HF)을 포함하는 용액을 사용하는 습식 식각 공정을 통해 식각된다. 제3 절연막(170)이 제거됨에 따라, 제1 폭(W1)을 갖는 예비 제1 전극(190)이 제2 절연막(165)으로부터 필라(pillar)의 형상으로 돌출된다.
도 2g를 참조하면, 등방성 식각 공정으로 예비 제1 전극(190)의 부분적으로 제거하여 다이오드(180) 상에 제2 폭(W2)을 가지는 제1 전극(195)을 형성한다. 본 발명의 실시예들에 있어서, 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수를 포함하는 용액을 사용하는 식각 공정을 통하여 예비 제1 전극(190)의 양측부를 부분적으로 식각함으로써, 예비 제1 전극(190)의 제1 폭(W1)에 비하여 감소된 제2 폭(W2)을 가지는 제1 전극(195)을 형성한다. 예를 들면, 제1 전극(195)은 SC-1 용액을 사용하는 등방성 식각 공정을 이용하여 형성된다. 이에 따라, 제1 전극(195)은 상부 및 하부의 폭이 실질적으로 동일하게 형성됨으로써, 다이오드(180) 상에 전체적으로 좁으면서도 균일한 제2 폭(W2)을 가지는 제1 전극(195)을 형성할 수 있다.
도 2h를 참조하면, 전술한 바와 같이 균일한 제2 폭(W2)을 갖는 제1 전극(195)을 덮으면서 제2 절연막(165) 상에 예비 제2 층간 절연막(200)을 형성한다. 예비 제2 층간 절연막(200)은 제1 전극(195)을 완전히 덮도록 제2 절연막(165)의 상면으로부터 충분한 두께로 형성된다. 예비 제2 층간 절연막(200)은 USG, SOG, FOX, PSG, BPSG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 예비 제2 층간 절연막(200)은 제3 절연막(170), 제1 절연막(160) 및/또는 제1 층간 절연막(140)과 실질적으로 동일한 산화물을 사용하여 형성된다. 본 발명의 다른 실시예에 있어서, 예비 제2 층간 절연 막(200), 제3 절연막(170), 제1 절연막(160) 및/또는 제1 층간 절연막(140)은 각기 서로 상이한 산화물을 사용하여 형성될 수 있다.
도 2i를 참조하면, 제1 전극(195)이 노출될 때까지 예비 제2 층간 절연막(200)을 부분적으로 제거하여 제1 전극(195)을 매립시키면서 평탄한 상면을 가지는 제2 층간 절연막(205)을 형성한다. 제2 층간 절연막(205)은 산화물을 연마하기 위한 슬러리를 사용하는 화학 기계적 연마 공정을 이용하여 형성된다. 예를 들면, 예비 제2 층간 절연막(200)을 세리아(CeO2)를 함유하는 슬러리를 사용하여 연마함으로써, 제2 층간 절연막(205)을 형성할 수 있다. 이 경우, 예비 제2 층간 절연막(200)을 제1 전극(195)에 대하여 식각 선택비를 가지면서 연마하기 위하여 상기 슬러리의 pH를 조절하는 첨가제를 사용할 수 있다.
도 2j를 참조하면, 제1 전극(195) 및 제2 층간 절연막(205) 상에 상변화 물질층(도시되지 않음) 및 제2 전극층(도시되지 않음)을 차례로 형성한 다음, 사진 식각 공정을 통해 상기 제2 전극층 및 상기 상변화 물질층을 패터닝함으로써, 제1 전극(195) 상에 상변화 물질층 패턴(210) 및 제2 전극(215)을 형성한다. 본 발명의 실시예들에 있어서, 상변화 물질층 패턴(210)은 칼코겐 화합물을 사용하여 형성된다. 예를 들면, 상변화 물질층 패턴(210)은 게르마늄-안티몬-텔루르(Ge-Sb-Te), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(Vd) 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐(W), 몰리브 덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함하는 칼코겐 화합물을 사용하여 형성된다. 또한, 상변화 물질층 패턴(210)은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다.
제2 전극(215)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 제2 전극(215)은 도핑된 폴리실리콘, 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 예를 들면, 제2 전극(215)은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 구리, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 사용하여 형성된다.
도 2k를 참조하면, 제2 층간 절연막(205) 상에 상변화 물질층(210) 및 제2 전극(215)을 매립하는 제3 층간 절연막(220)을 형성한 다음, 제3 층간 절연막(220)과 제2 전극(215) 상에 제4 층간 절연막(225)을 형성한다. 제3 및 제4 층간 절연막(220, 225)은 각기 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX 또는 HDP-CVD 산화물 등의 산화물을 사용하여 형성된다. 또한, 제3 및 제4 층간 절연막(220, 225)은 각기 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다.
제4 층간 절연막(225)을 부분적으로 식각하여 제2 전극(215)을 노출시키는 상부 콘택 홀(도시되지 않음)을 형성한 다음, 상기 상부 콘택 홀을 채우며 노출된 제2 전극(215) 상에 상부 패드(230)를 형성한다. 상부 패드(230)는 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 또는 금속 질화물을 사용하여 형성된다.
상부 패드(230) 및 제4 층간 절연막(225) 상에 상부 배선(235)을 형성하여 기판(100) 상에 상변화 메모리 장치를 완성한다. 상부 배선(235)은 상부 콘택(230)을 통하여 제2 전극(215)에 전기적으로 연결된다.
전술한 상변화 메모리 장치에 있어서, 제1 전극(195)은 상변화 물질층 패턴(210)을 가열하여 상변화 물질층 패턴(210)의 점도(viscosity)를 감소시켜 상변화를 보조하는 역할을 하는 동시에 상변화 물질층 패턴(210)에 대해 오믹 콘택(ohmic contact)을 형성하는 기능을 수행한다. 즉, 제1 전극(195)을 통해 전류가 상변화 물질층 패턴(210)으로 흐르게 되며, 이러한 전유에 의한 상변화 물질층 패턴(210)의 가열 상태의 차이에 의하여 상변화 물질층 패턴(210)의 일부가 결정 상태로 변화되거나 비정질(amorphous) 상태로 변화된다. 상변화 물질층 패턴(210)에 원하는 정도의 상변화룰 일으키기 위하여, 제1 전극(195)이 균일한 저항 특성을 유지하여야 한다. 이러한 제1 전극(195)의 균일한 저항 특성의 구현에 있어서, 제1 전극(195)의 단면적(폭) 및 높이 변화가 중요한 요소로 작용한다. 즉, 제1 전극(195)의 상부 및 하부 사이의 단면적(폭) 및/또는 높이의 변화가 상대적으로 클 경우에는 상변화 물질층 패턴(210)을 원하는 수준으로 상변화를 일으키기 어렵기 때문에 상변화 메모리 장치의 특성이 저하된다. 본 발명에 따르면, 폴리실리콘으로 구성된 예비 제1 전극(190)을 형성한 다음, 예비 제1 전극(190)의 양측부를 부분적으로 식각함으로써, 균일한 단면적(폭)과 높이를 갖는 제1 전극(195)을 수득할 수 있다. 이에 따라, 후속하는 연마 공정의 공정 균일도에 무관하게 제1 전극(195)과 다이오드(180) 사이의 접촉을 보다 양호하게 유지할 수 있는 동시에 균일한 폭을 갖는 제1 전극(195)을 통해 상변화 물질층 패턴(210)으로 균일하게 전류를 공급함으로써 상기 상변화 메모리 장치의 전기적인 특성을 크게 개선할 수 있다.
도 3a 내지 도 3d는 본 발명의 다른 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a에 있어서, 제2 절연막(165) 상에 균일한 단면적을 가지는 제1 전극(195)을 형성하기까지의 공정들은 도 2a 내지 도 2g를 참조하여 설명한 공정들과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 제1 전극(195)을 덮으면서 제2 절연막(165) 상에 균일한 두께로 추가 절연막(도시되지 않음)을 형성한 후, 상기 추가 절연막을 식각하여 제1 전극(195) 상에 스페이서(198)를 형성한다. 스페이서(198)는 제1 전극(195)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 전극(195)이 도핑된 폴리실리콘으로 구성될 경우, 스페이서(198)는 실리콘 산화물과 같은 산화물, 실리콘 질화물 등의 질화물 또는 실리콘 산질화물 내지 티타늄 산질화물과 같은 산질화물을 사용하여 형성된다. 또한, 스페이서(198)는 상기 추가 절연막을 이방성 식각 공정으로 식각하여 형성된다.
도 4는 본 발명에 따라 측벽에 스페이서가 형성된 제1 전극을 구비하는 상변 화 메모리 장치의 단면 전자 현미경 사진이다.
도 3a 및 도 4에 도시한 바와 같이, 균일한 치수를 가지는 제1 전극(195)을 먼저 형성한 다음, 제1 전극(195)의 측벽 성에 스페이서(198)를 형성하기 때문에 종래의 경우와 같이 스페이서(198)의 형성에 따라 제1 전극(195)의 단면적이 감소하지는 않는다. 이와 같이, 제1 전극(195)의 측벽 상에 스페이서(198)를 형성함으로써, 후속하여 화학 기계적 연마 공정을 수행하더라도 제1 전극(195)의 높이가 감소되는 것을 효과적으로 방지할 수 있다.
도 3b를 참조하면, 균일한 치수를 가지는 제1 전극(195) 및 스페이서(198)를 덮으면서 제2 절연막(165) 상에 예비 제2 층간 절연막(도시되지 않음)을 형성한다. 상기 예비 제2 층간 절연막은 제1 전극(195) 및 스페이서(198)를 완전히 덮도록 제2 절연막(165)의 상면으로부터 충분한 두께로 형성된다. 상기 예비 제2 층간 절연막은 USG, SOG, FOX, PSG, BPSG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다.
스페이서(198) 및 제1 전극(195)이 노출될 때까지 상기 예비 제2 층간 절연막을 연마함으로써, 제2 절연막(165) 상에 제1 전극(195) 및 스페이서(198)를 매립시키면서 평탄한 상면을 가지는 제2 층간 절연막(205)을 형성한다. 제2 층간 절연막(205)은 산화물을 연마하기 위한 슬러리를 사용하는 화학 기계적 연마 공정을 이용하여 형성된다. 이러한 화학 기계적 연마 공정 동안, 스페이서(198)가 제1 전극(195)을 보호하기 때문에 상기 화학 기계적 연마 공정으로 인하여 다이오드(180) 상에 위치하는 제1 전극(195)의 높이가 감소되는 현상을 방지할 수 있다.
도 3c를 참조하면, 스페이서(198), 제1 전극(195) 및 제2 층간 절연막(205) 상에 상변화 물질층(도시되지 않음) 및 제2 전극층(도시되지 않음)을 순차적으로 형성하고, 상기 제2 전극층 및 상기 상변화 물질층을 패터닝하여 제1 전극(195) 상에 상변화 물질층 패턴(210) 및 제2 전극(215)을 형성한다. 상기 상변화 물질층은 칼코겐 화합물을 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 증착하여 형성된다. 또한, 상기 제2 전극층은 도핑된 폴리실리콘, 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정으로 증착하여 형성된다.
제2 층간 절연막(205) 상에 제2 전극(215) 및 상변화 물질층 패턴(210)을 매립시키는 제3 층간 절연막(220)을 형성한다. 제3 층간 절연막(220)은 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX 또는 HDP-CVD 산화물 등의 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
도 3d를 참조하면, 제3 층간 절연막(220) 및 제2 전극(215) 상에 제4 층간 절연막(225)을 형성한 후, 제4 층간 절연막(225)을 부분적으로 식각하여 제2 전극(215)을 노출시키는 상부 콘택 홀을 형성한다. 제4 층간 절연막(225)은 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX 또는 HDP-CVD 산화물와 같은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성된다.
상기 상부 콘택 홀을 채우며 노출된 제2 전극(215) 상에 상부 패드(230)를 형성한 후, 상부 패드(230) 및 제4 층간 절연막(225) 상에 상부 배선(235)을 형성하여 기판(100) 상에 상변화 메모리 장치를 완성한다. 상부 패드(230)는 텅스텐, 알루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등의 금속 또는 금속 질화물을 사용하여 형성된다. 상부 배선(235)은 금속 또는 금속 질화물을 사용하여 형성되며, 상부 콘택(230)을 통하여 제2 전극(215)에 전기적으로 연결된다.
상술한 상변화 메모리 장치에 있어서, 도핑된 폴리실리콘으로 이루어지며 균일한 단면적(폭)과 높이를 갖는 제1 전극(195) 상에 스페이서(198)를 추가적으로 형성한다. 따라서 후속하는 제2 층간 절연막(205)의 연마 공정의 공정 균일도에 무관하게 제1 전극(195)과 다이오드(180) 사이의 접촉을 양호하게 유지할 수 있다. 또한, 균일한 치수를 갖는 제1 전극(195)을 통해 상변화 물질층 패턴(210)으로 전류를 균일하게 공급함으로써 상변화 메모리 장치의 전기적인 특성을 개선할 수 있다.
상술한 바와 같이 본 발명에 의하면, 폴리실리콘으로 구성된 예비 제1 전극을 형성한 후, 상기 예비 제1 전극의 양측부를 부분적으로 식각함으로써, 균일한 단면적(폭)과 높이를 갖는 제1 전극을 구현할 수 있다. 또한, 균일한 치수를 갖는 상기 제1 전극의 측벽 상에 추가적으로 스페이서를 형성할 수 있다. 따라서 후속하는 연마 공정의 공정 균일도에 무관하게 상기 제1 전극과 다이오드 사이의 접촉을 보다 양호하게 유지할 수 있다. 또한, 균일한 폭을 갖는 제1 전극을 통해 상변화 물질층 패턴으로 균일하게 전류를 공급함으로써 상기 상변화 메모리 장치의 전기적인 특성을 개선할 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 기판 상에 적어도 하나의 절연막을 형성하는 단계;상기 절연막 상에 예비 제1 전극을 형성하는 단계;상기 예비 제1 전극을 부분적으로 식각하여 상기 절연막 상에 상기 기판에 전기적으로 연결되는 제1 전극을 형성하는 단계;상기 제1 전극 상에 상변화 물질층 패턴을 형성하는 단계; 및상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 적어도 하나의 절연막을 형성하는 단계는,상기 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 및상기 제2 절연막 상에 제3 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 제1 절연막 및 상기 제3 절연막은 상기 제2 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제3항에 있어서, 상기 제1 및 제3 절연막은 각기 산화물을 사용하여 형성되며, 상기 제2 절연막은 질화물 또는 산질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제2항에 있어서, 상기 예비 제1 전극을 형성하는 단계는,상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 부분적으로 식각하여 개구를 형성하는 단계;상기 개구를 부분적으로 채우는 다이오드를 형성하는 단계;상기 다이오드 상에 상기 개구를 채우는 상기 예비 제1 전극을 형성하는 단계; 및상기 제3 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 예비 제1 전극은 불순물로 도핑된 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 제1 전극은 상기 예비 제1 전극을 등방성 식각 공정으로 식각하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제7항에 있어서, 상기 예비 제1 전극은 암모니아, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하여 식각되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 전극의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제9항에 있어서, 상기 스페이서는 상기 제1 전극에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 스페이서는 질화물, 산화물 또는 산질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 기판 상에 콘택 영역을 형성하는 단계;상기 기판 상에 상기 콘택 영역에 전기적으로 연결되는 다이오드를 갖는 적어도 하나의 절연막을 형성하는 단계;상기 다이오드 상에 예비 제1 전극을 형성하는 단계;상기 예비 제1 전극을 부분적으로 식각하여 상기 다이오드 상에 제1 전극을 형성하는 단계;상기 절연막 상에 제1 전극을 매립하는 층간 절연막을 형성하는 단계;상기 제1 전극 및 상기 층간 절연막 상에 상변화 물질층 패턴을 형성하는 단계; 및상기 상변화 물질층 패턴 상에 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 적어도 하나의 절연막을 형성하는 단계는,상기 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막 상에 제3 절연막을 형성하는 단계;상기 제3 절연막, 상기 제2 절연막 및 상기 제1 절연막을 부분적으로 식각하여 개구를 형성하는 단계;상기 개구를 부분적으로 채우면서 상기 콘택 영역에 전기적으로 연결되는 상기 다이오드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제13항에 있어서, 상기 제1 및 제3 절연막은 각기 산화물을 사용하여 형성되며, 상기 제2 절연막은 질화물 또는 산질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제13항에 있어서, 상기 예비 제1 전극을 형성하는 단계는,상기 다이오드 상에 상기 개구를 완전히 채우는 상기 예비 제1 전극을 형성하는 단계; 및상기 제3 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 예비 제1 전극은 불순물로 도핑된 폴리실리콘을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제16항에 있어서, 상기 제1 전극은 상기 예비 제1 전극을 암모니아, 과산화수소 및 탈이온수를 포함하는 식각 용액을 사용하는 등방성 식각 공정으로 식각하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 제1 전극의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제18항에 있어서, 상기 스페이서는 질화물, 산화물 또는 산질화물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 층간 절연막을 형성하는 단계는,상기 절연막 상에 제1 전극을 덮는 예비 층간 절연막을 형성하는 단계; 및세리아를 포함하는 슬러리를 사용하는 화학 기계적 연마 공정으로 상기 예비 층간 절연막을 연마하여 상기 제1 전극을 매립하는 상기 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078258A (zh) * | 2020-01-06 | 2021-07-06 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090108249A1 (en) | 2007-10-31 | 2009-04-30 | Fang-Shi Jordan Lai | Phase Change Memory with Diodes Embedded in Substrate |
| US7768812B2 (en) | 2008-01-15 | 2010-08-03 | Micron Technology, Inc. | Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices |
| US8034655B2 (en) | 2008-04-08 | 2011-10-11 | Micron Technology, Inc. | Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays |
| US8211743B2 (en) * | 2008-05-02 | 2012-07-03 | Micron Technology, Inc. | Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes |
| US8134137B2 (en) * | 2008-06-18 | 2012-03-13 | Micron Technology, Inc. | Memory device constructions, memory cell forming methods, and semiconductor construction forming methods |
| US9343665B2 (en) | 2008-07-02 | 2016-05-17 | Micron Technology, Inc. | Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array |
| US8427859B2 (en) | 2010-04-22 | 2013-04-23 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8411477B2 (en) | 2010-04-22 | 2013-04-02 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8289763B2 (en) | 2010-06-07 | 2012-10-16 | Micron Technology, Inc. | Memory arrays |
| US8351242B2 (en) | 2010-09-29 | 2013-01-08 | Micron Technology, Inc. | Electronic devices, memory devices and memory arrays |
| US8759809B2 (en) | 2010-10-21 | 2014-06-24 | Micron Technology, Inc. | Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer |
| US8796661B2 (en) | 2010-11-01 | 2014-08-05 | Micron Technology, Inc. | Nonvolatile memory cells and methods of forming nonvolatile memory cell |
| US8526213B2 (en) | 2010-11-01 | 2013-09-03 | Micron Technology, Inc. | Memory cells, methods of programming memory cells, and methods of forming memory cells |
| US9454997B2 (en) | 2010-12-02 | 2016-09-27 | Micron Technology, Inc. | Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells |
| US8962493B2 (en) * | 2010-12-13 | 2015-02-24 | Crocus Technology Inc. | Magnetic random access memory cells having improved size and shape characteristics |
| US8431458B2 (en) | 2010-12-27 | 2013-04-30 | Micron Technology, Inc. | Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells |
| US8791447B2 (en) | 2011-01-20 | 2014-07-29 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| KR101823111B1 (ko) * | 2011-01-20 | 2018-01-30 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조 방법 |
| US8488365B2 (en) | 2011-02-24 | 2013-07-16 | Micron Technology, Inc. | Memory cells |
| US8537592B2 (en) | 2011-04-15 | 2013-09-17 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| KR20120137862A (ko) * | 2011-06-13 | 2012-12-24 | 삼성전자주식회사 | 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법 |
| CN102956819B (zh) * | 2011-08-30 | 2015-04-01 | 中芯国际集成电路制造(上海)有限公司 | 一种相变存储器形成方法 |
| JP2013145803A (ja) * | 2012-01-13 | 2013-07-25 | Toshiba Corp | 半導体記憶装置 |
| KR20130142518A (ko) * | 2012-06-19 | 2013-12-30 | 에스케이하이닉스 주식회사 | 저항성 메모리 소자와 이를 포함하는 메모리 장치 및 데이터 처리 시스템 |
| US8901687B2 (en) | 2012-11-27 | 2014-12-02 | Industrial Technology Research Institute | Magnetic device with a substrate, a sensing block and a repair layer |
| US9378941B2 (en) * | 2013-10-02 | 2016-06-28 | Applied Materials, Inc. | Interface treatment of semiconductor surfaces with high density low energy plasma |
| US20150372226A1 (en) * | 2014-06-20 | 2015-12-24 | HGST, Inc. | Variable selectivity silicon growth process |
| US10872760B2 (en) * | 2016-07-26 | 2020-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cluster tool and manufacuturing method of semiconductor structure using the same |
| US10014464B1 (en) | 2017-03-01 | 2018-07-03 | International Business Machines Corporation | Combined CMP and RIE contact scheme for MRAM applications |
| US10115769B1 (en) * | 2017-06-13 | 2018-10-30 | Macronix International Co., Ltd. | Resistive random access memory device and method for manufacturing the same |
| US11489118B2 (en) | 2019-03-04 | 2022-11-01 | International Business Machines Corporation | Reliable resistive random access memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050059400A (ko) * | 2003-12-12 | 2005-06-20 | 삼성전자주식회사 | 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자 |
| KR20060001100A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
| US20060115909A1 (en) | 2004-11-11 | 2006-06-01 | Infineon Technologies Ag | Method for manufacturing a resistively switching memory cell, manufactured memory cell, and memory device based thereon |
| US20060169968A1 (en) | 2005-02-01 | 2006-08-03 | Thomas Happ | Pillar phase change memory cell |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147395A (en) * | 1996-10-02 | 2000-11-14 | Micron Technology, Inc. | Method for fabricating a small area of contact between electrodes |
| US20010044209A1 (en) * | 1999-03-17 | 2001-11-22 | David Russell Evans | Method for modification of polishing pattern dependence in chemical mechanical polishing |
| US6696355B2 (en) * | 2000-12-14 | 2004-02-24 | Ovonyx, Inc. | Method to selectively increase the top resistance of the lower programming electrode in a phase-change memory |
| KR100546406B1 (ko) | 2004-04-10 | 2006-01-26 | 삼성전자주식회사 | 상변화 메모리 소자 제조 방법 |
| KR101038311B1 (ko) | 2004-06-30 | 2011-06-01 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
| KR100568543B1 (ko) * | 2004-08-31 | 2006-04-07 | 삼성전자주식회사 | 작은 접점을 갖는 상변화 기억 소자의 제조방법 |
| US7135727B2 (en) * | 2004-11-10 | 2006-11-14 | Macronix International Co., Ltd. | I-shaped and L-shaped contact structures and their fabrication methods |
| US7408240B2 (en) * | 2005-05-02 | 2008-08-05 | Infineon Technologies Ag | Memory device |
| US20070267618A1 (en) * | 2006-05-17 | 2007-11-22 | Shoaib Zaidi | Memory device |
| US7619311B2 (en) * | 2007-02-02 | 2009-11-17 | Macronix International Co., Ltd. | Memory cell device with coplanar electrode surface and method |
| US8138028B2 (en) * | 2007-02-12 | 2012-03-20 | Macronix International Co., Ltd | Method for manufacturing a phase change memory device with pillar bottom electrode |
| KR100852233B1 (ko) * | 2007-02-21 | 2008-08-13 | 삼성전자주식회사 | 수직형 다이오드의 형성 방법 및 이를 이용하는 상변화메모리 장치의 제조 방법 |
| US7879643B2 (en) * | 2008-01-18 | 2011-02-01 | Macronix International Co., Ltd. | Memory cell with memory element contacting an inverted T-shaped bottom electrode |
| KR101000473B1 (ko) * | 2008-11-06 | 2010-12-14 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
-
2006
- 2006-08-01 KR KR1020060072469A patent/KR100749740B1/ko active IP Right Grant
-
2007
- 2007-07-27 US US11/829,556 patent/US8039372B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050059400A (ko) * | 2003-12-12 | 2005-06-20 | 삼성전자주식회사 | 반도체소자의 작은 콘택 구조체 형성방법 및 이를사용하여 제조된 반도체소자 |
| KR20060001100A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
| US20060115909A1 (en) | 2004-11-11 | 2006-06-01 | Infineon Technologies Ag | Method for manufacturing a resistively switching memory cell, manufactured memory cell, and memory device based thereon |
| US20060169968A1 (en) | 2005-02-01 | 2006-08-03 | Thomas Happ | Pillar phase change memory cell |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113078258A (zh) * | 2020-01-06 | 2021-07-06 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
| CN113078258B (zh) * | 2020-01-06 | 2023-11-28 | 华邦电子股份有限公司 | 电阻式随机存取存储器及其制造方法 |
Also Published As
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