KR20100000927A - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
열에 의한 리셋저항 감소를 최소화할 수 있는 상변화 메모리 장치의 제조 방법에 관한 것이다. 상기 상변화 메모리 장치의 제조 방법은 기판 상에 하부 층간 절연막 및 하부 층간 절연막에 매립되는 제1 전극을 형성하고, 제1 전극을 부분적으로 노출시키면서 제1 방향을 따라 연장되는 트렌치를 갖는 몰드막을 형성한 후, 트렌치를 채우면서 몰드막 상에 상변화 물질층을 형성한다. 상변화 물질층 상에 제2 방향으로 연장되는 제2 전극을 형성한 다음, 제2 전극에 노출된 상변화 물질층 및 몰드막을 부분적으로 제거하여 아일랜드 구조를 갖는 상변화 물질층 패턴을 형성한다. 이에 따라, 상기 상변화 물질층 패턴의 제1 전극에 접촉되는 프로그래밍 영역이 인접하는 상변화 물질층 패턴의 프로그래밍 영역과 격리됨으로써, 상변화 메모리 장치의 열적 안정성을 개선할 수 있다.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 열에 의한 리셋저항 감소를 최소화할 수 있는 상변화 물질의 고집적 셀 구조를 갖는 상변화 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자들은 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 비휘발성 메모리 소자들은 적층 게이트 구조를 갖는 플래쉬 메모리 소자가 널리 사용되고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널 산화막, 부유 게이트(floating gate), 층간 유전막(interlayer dielectrics) 및 제어 게이트(floating gate)를 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 터널 산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
근래에는, 플래쉬 메모리 소자들 대신에 새로운 비휘발성 소자들로 예컨대 상변화 메모리 소자들이 제안되고 있다. 상기 상변화 메모리 소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된 가변 저항체를 포함한다. 상기 가변 저항체는 상기 스위칭 소자에 전기적으로 연결된 하부 전극, 상기 하부 전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 상기 가변 저항체의 상기 상부 전극은 플레이트 전극(PL)과 접속된다. 또한, 상기 스위칭 소자는 상기 하부 전극과 접속된 소스 영역, 상기 소스 영역과 이격된 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 상에 위치하는 게이트 전극을 포함한다. 상기 스위칭 소자의 상기 게이트 전극 및 드레인 영역은 각각 워드 라인(WL) 및 비트 라인(BL)에 접속된다. 결과적으로, 상기 상변화 메모리 셀의 등가회로는 디램 셀의 등가 회로도와 유사하다. 그러나, 상변화 물질층의 성질은 상기 디램 셀에 채택되는 유전막의 성질과 전혀 다르다. 즉, 상기 상변화 물질층은 온도에 따라 2개의 안정된 상태(two stable states)를 가진다.
상기 상변화 메모리 소자는 집적도를 향상시키기 위해서는, 상기 메모리 소자의 단위 셀들이 차지하는 면적을 감소시킬 필요가 있다. 상변환 소자의 효율을 향상시키기 위하여 전극과 상변화 물질 사이의 접촉면적(contact area)을 줄이기 위한 방법은 미국특허번호 제6,117,720호(발명의 명칭 : "축소된 접촉 면적을 갖는 집적 회로의 전극 형성 방법")에 개시되어 있다.
도 1은 종래의 상변화 메모리 소자를 나타낸 단면도이다. 도 1에 도시된 바와 같이, 종래의 상변화 메모리 소자는 반도체 기판 상에 형성된 하부 전극(10)과, 하부 전극(10) 상에 오프닝을 갖는 층간 절연막(12)을 포함한다. 상기 오프닝 내에 하부 전극(10)과 전기적으로 접속된 플러그(14)가 위치하고, 플러그(14) 상의 상기 오프닝의 측벽에 스페이서(16)가 형성되고, 스페이서(16)로 둘러싸여진 영역에 플 러그(14)에 접속된 콘택부(contact portion; 18)가 위치한다. 콘택부(18)는 상변화 물질로 형성되거나, 도전체로 형성될 수 있다. 콘택부(18)가 상변화 물질이면, 층간 절연막(12) 및 콘택부(18) 상에 상부 전극(20)이 배치되고, 콘택부(18)가 도전체이면, 콘택부(18) 상에 상변화 패턴이 형성되고, 상기 상변화 패턴 상에 상부 전극(20)이 배치된다.
도 2 및 도 3은 각각 종래의 상변화 메모리 소자의 단점을 설명하기 위한 단면도들이다. 도 2에 도시된 바와 같이, 콘택부(18a)가 상변화 물질인 경우, 상기 하부 전극(10)에 전류가 인가되면, 플러그(14)와 콘택부(18a) 사이의 계면 및 콘택부(18a) 내에서 저항에 의한 열이 발생하여 상변화 물질의 상태가 변환된다. 그러나, 플러그(14)의 열전도율이 높고, 콘택부(18a)와 접하는 스페이서(16)의 온도가 낮기 때문에, 콘택부(18a)의 가장자리 및 플러그(14)와 접하는 부분의 온도가 낮아질 수 있다. 이에 따라, 상기 상변화 물질이 비정질 상태로 변환하였을 때, 콘택부(18a)의 가장자리가 완전히 비정질이 되지 않아 누설 전류가 발생할 수 있다.
도 3은 콘택부(18b)가 도전체인 경우를 나타낸다. 도 3에 도시된 바와 같이, 콘택부(18b) 상에 상변화 패턴(20)이 형성되고, 하부 전극(10)에 전류를 인가하면, 상변화 패턴(20)의 콘택부(18b)와 접촉한 영역의 상태가 변환된다. 이 경우에도, 콘택부(18b)와 접촉하는 영역 및 콘택부(18b)의 가장자리와 접촉하는 영역의 열이 주변으로 전도되어 상태가 불완전하게 변화될 수 있다.
따라서, 종래 기술에 따르면, 메모리 소자의 집적도가 향상됨에 따라 상기 상변화 메모리 소자의 단위 셀들이 차지하는 면적이 감소됨으로 인하여 셀들 사이 의 전기적인 분리가 어려워 열적 디스터번스(disturbance)에 취약한 문제가 있다. 특히, 상기 상변화 물질층을 라인형(line type)으로 형성할 경우, 비트 라인 방향으로 상기 상변화 물질이 셀들끼리 연결되므로 하나의 셀을 프로그램할 때 이웃한 셀의 저장 데이터가 열적 리셋저항 감소에 의해 쉽게 지워지는 문제점이 발생할 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 목적은 열에 의한 리셋저항 감소를 최소화할 수 있는 상변화 물질의 고집적 셀 구조를 갖는 상변화 메모리 장치의 제조 방법을 제공하는데 있다.
상술한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법에 따르면, 기판 상에 하부 층간 절연막을 형성한다. 상기 하부 층간 절연막에 매립되는 제1 전극을 형성한다. 상기 하부 층간 절연막 상에 상기 제1 전극을 부분적으로 노출시키면서 제1 방향을 따라 연장되는 트렌치를 갖는 몰드막을 형성한다. 상기 트렌치를 채우면서 상기 몰드막 상에 상변화 물질층을 형성한다. 상기 상변화 물질층 상에 제2 방향으로 연장되는 제2 전극을 형성한다. 그리고, 상기 제2 전극에 노출된 상기 상변화 물질층 및 상기 몰드막을 부분적으로 제거함으로써, 상변화 물질층 패턴을 형성한다.
본 발명의 실시예들에 있어서, 상기 제2 전극을 형성하기 전에, 상기 상변화 물질층을 상기 몰드막이 노출될 때까지 제거할 수 있다.
일 예로서, 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb), 텔루르(Te), 셀레늄(Se), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 탄소(C) 등을 포함하는 칼코겐 화합물을 사용하여 형성될 수 있다.
또한, 상기 제1 전극 및 상기 제2 전극은 각기 텅스텐, 티타늄, 몰리브덴, 탄탈륨, 도전성 탄소, 알루미늄, 구리, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 붕소 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 붕소 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰르브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 등을 사용하여 형성될 수 있다.
본 발명의 실시예들에 있어서, 상기 몰드막 상에 상기 제2 전극 및 상기 상변화 물질층 패턴을 덮는 상부 층간 절연막을 형성하고, 상기 상부 층간 절연막 상에 상기 제2 전극에 전기적으로 접속되는 상부 배선을 더 형성할 수 있다.
일 예로서, 상기 하부 층간 절연막 및 상기 제1 전극은 다음의 형성 공정들을 포함한다. 상기 기판 상에 제1 절연막을 형성한다. 이어서, 제1 절연막을 부분적으로 식각하여 제1 개구를 형성한다. 상기 기판 상에 상기 제1 개구를 채우는 다이오드를 형성한다. 상기 다이오드 및 상기 제1 절연막 상에 제2 절연막 및 제3 절연막을 형성한다. 상기 제3 절연막 및 제2 절연막을 식각하여 상기 다이오드를 노출시키는 제2 개구를 형성한다. 상기 다이오드 상에 상기 제2 개구를 채우는 예비 제1 전극을 형성한 다음 상기 제2 절연막이 노출될 때까지 상기 예비 제1 전극 및 제3 절연막을 제거하여 상기 다이오드 상에 상기 제1 전극을 형성한다.
본 발명의 실시예들에 있어서, 상기 예비 제1 전극과 상기 제2 개구의 측벽 사이에 스페이서를 더 형성할 수 있다.
본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법은 기판 상에 콘택 영역을 형성한다. 상기 기판 상에 제1 절연막을 형성한다. 상기 제1 절연막을 관통하여 상기 콘택 영역에 전기적으로 연결되는 다이오드를 형성한다. 상기 다이오드 및 상기 제1 절연막 상에 제2 절연막을 형성한다. 상기 제2 절연막 상에 제3 절연막을 형성한다. 상기 제3 절연막 및 상기 제2 절연막을 식각하여 상기 다이오드를 노출시키는 개구를 형성한다. 상기 다이오드 상에 상기 개구를 채우는 예비 제1 전극을 형성한다. 상기 제3 절연막 및 상기 예비 제1 전극의 일부를 제거하여 상기 다이오드 상에 제1 전극을 형성한다. 상기 제2 절연막 상에 상기 제1 전극을 부분적으로 노출시키며, 제1 방향으로 연장되는 트렌치를 갖는 몰드막을 형성한다. 상기 몰드막 상에 상기 트렌치를 채우는 상변화 물질층을 형성한다. 상기 상변화 물질층 상에 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 제2 전극을 형성한다. 이어서, 상기 제2 전극에 의해 노출되는 상기 상변화 물질층 및 상기 몰드막을 부분적으로 제거하여 상기 상변화 물질층 패턴을 형성한다.
본 발명에 따르면, 하부의 제1 전극과 동일한 방향으로 연장되는 트렌치를 갖는 몰드막을 형성한 후 상기 트렌치를 채우는 상변화 물질층을 형성한 다음, 이후에 형성된 제2 전극을 마스크로 이용하여 패터닝함으로써, 상기 제2 전극 하부에 아일랜드 구조를 갖는 상변화 물질층 패턴을 형성할 수 있다. 따라서, 상변화 물질층 패턴의 프로그래밍 영역이 이웃하는 상변화 물질층 패턴의 프로그래밍 영역과 분리될 수 있어, 상변화 물질층 패턴들 사이의 열적 디스터번스에 의해 나타나는 프로그램 리셋저항의 감소를 최소화할 수 있다.
본 발명의 상변화 메모리 장치의 제조 방법에 따르면, 절연막 상에 제1 전극과 동일한 방향으로 연장되는 트렌치를 갖는 몰드막을 형성한 후 상기 트렌치를 채우면서 상변화 물질층을 형성하고, 이를 패터닝하여 아일랜드 구조를 갖는 상변화 물질층 패턴을 형성할 수 있다. 이에 따라, 상변화 물질층 패턴 저면의 프로그래밍 영역은 이웃하는 상변화 물질층 패턴의 프로그래밍 영역과 분리될 수 있어 상변화 메모리 장치의 열적 안정성을 개선할 수 있다. 또한, 이웃하는 상변화 물질층 패턴들 사이에 몰드막이 존재하기 때문에, 몰드막은 인접하는 상변화 물질층 패턴들의 프로그래밍 영역들 사이의 열적 베리어로 기능할 수 있다.
또한, 종래와 같이 상변화 물질층 패턴이 비트 라인 방향을 따라 연장되는 경우에 비하여, 인접하는 상변화 물질층 패턴들 사이의 열적 디스터번스에 기인하는 상변화 메모리 장치의 프로그래밍 리셋 저항의 감소를 최소화할 수 있다.
이하, 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설 명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 4는 본 발명의 실시예들에 따른 상변화 메모리 장치의 메모리 셀 어레이 영역을 나타내는 평면도이고, 도 5a 내지 도 5i는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 5i는 각기 도 4의 Ⅰ-Ⅰ'선을 따른 단면도들이다.
도 4 및 5a를 참조하면, 기판(100) 상에 소자 분리막(105)을 형성하여, 기판(100)을 액티브 영역(102) 및 필드 영역으로 정의한다. 예를 들면, 기판(100) 중에서 소자 분리막(105)이 위치하는 부분이 상기 필드 영역에 해당될 수 있으며, 상기 필드 영역에 의해 한정되는 부분이 액티브 영역(102)에 해당될 수 있다.
기판(100)은 실리콘(silicon) 기판, 게르마늄(germanium) 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등과 같은 반도체 기판이나 금속 산화물 단결정 기판을 포함할 수 있다. 소자 분리막(105)은 셸로우 트렌치 소자 분리(STI) 공정 또는 열 산화 공정 등과 같은 소자 분리 공정을 이용하여 기판(100) 상에 형성될 수 있다.
본 발명의 실시예들에 있어서, 기판(100)의 액티브 영역(102) 상에 게이트 절연막(도시되지 않음), 게이트 도전막(도시되지 않음) 및 게이트 마스크층(도시되지 않음)을 순차적으로 형성한다. 사진 식각 공정을 통하여 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 부분적으로 식각함으로써, 액티브 영역(102) 상에 게이트 절연막 패턴(115), 게이트 전극(120) 및 게이트 마스크(125)를 각기 구비하는 게이트 구조물(130)들을 형성한다. 게이트 전극(120)을 포함하는 게이트 구조물(130)들은 각기 기판(100) 상에서 제1 방향을 따라 연장되어 워드 라인(130)들로 기능한다.
게이트 절연막 패턴(115)은 산화물 또는 금속 산화물을 사용하여 형성될 수 있다. 예를 들면, 게이트 절연막 패턴(115)은 실리콘 산화물, 하프늄 산화물(HfOX), 지르코늄 산화물(ZrOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX) 등을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 게이트 전극(120)은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 게이트 전극(120)은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 티타늄 질화물(TiNx), 텅스텐 질화물(WNx), 알루미늄 질화물(AlNx), 탄탈륨 질화물(TaNx) 등을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 게이트 전극(120)은 불순물로 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하는 다층 구조로 형성될 수 있다. 여기서, 상기 금속 실리사이드로는 코발트 실리사이드(CoSiX), 티타늄 실리사이드(TiSiX), 탄탈륨 실리사이드(TaSiX), 텅스텐 실리사이드(WSix) 등이 사용될 수 있다.
게이트 마스크(125)는 게이트 전극(120) 및 게이트 절연막 패턴(115)에 대하여 식각 선택비를 가지는 물질을 사용하여 형성될 수 있다. 예를 들면, 게이트 마스크(125)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 또는 티타늄 산질화물 등의 산질화물을 사용하여 형성될 수 있다.
다시 도 5a를 참조하면, 게이트 구조물(130)들을 덮으면서 기판(100) 상에 절연막을 형성한 후, 상기 절연막을 식각하여 각 게이트 구조물(130)의 측벽 상에 게이트 스페이서(135)를 형성한다. 예를 들면, 게이트 스페이서(135)는 실리콘 질화물과 같은 질화물을 사용하여 상기 절연막을 형성한 다음, 이방성 식각 공정으로 상기 절연막을 부분적으로 식각함으로써 형성될 수 있다.
게이트 구조물(130)들을 이온 주입 마스크들로 이용하는 이온 주입 공정을 수행하여 게이트 구조물(130)들에 인접하는 기판(100)에 불순물을 주입함으로써, 기판(100)에 게이트 구조물(130)들에 인접하는 제1 콘택 영역(110a) 및 제2 콘택 영역(110b)을 형성한다. 예를 들면, 제1 및 제2 콘택 영역(110a, 110b)은 각기 트랜지스터의 소스 영역 및 드레인 영역에 해당될 수 있다.
제1 및 제2 콘택 영역(110a, 110b)이 형성됨에 따라, 기판(100) 상에는 각기 게이트 구조물(130)들과 제1 및 제2 콘택 영역들(110a, 110b)을 포함하는 트랜지스 터와 같은 스위칭 소자가 제공된다. 예를 들면, 이러한 스위칭 소자는 모스 트랜지스터를 포함할 수 있다.
상기 스위칭 소자들이 형성된 기판(100) 상에 제1 층간 절연막(140)을 형성한다. 제1 층간 절연막(140)은 산화물을 사용하여 형성될 수 있다. 예를 들면, 제1 층간 절연막(140)은 BPSG, PSG, TEOS, USG, FOX, SOG, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 화학 기계적 연마(CMP) 공정, 에치-백(etch-back) 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 제1 층간 절연막(140)의 상면을 연마함으로써, 평탄화된 상면을 갖는 제1 층간 절연막(140)을 형성할 수 있다.
제1 층간 절연막(140)을 부분적으로 식각하여, 제1 층간 절연막(140)을 통해 제1 콘택 영역(110a) 및 제2 콘택 영역(110b)을 각기 노출시키는 제1 콘택 홀(145) 및 제2 콘택 홀(148)을 형성한다. 예를 들면, 제1 및 제2 콘택 홀(145, 148)은 사진 식각 공정을 이용하여 형성될 수 있다.
도 4 및 5b를 참조하면, 제1 및 제2 콘택 홀(145, 148)을 채우면서 제1 층간 절연막(140) 상에 제1 도전막(도시되지 않음)을 형성한다. 상기 제1 도전막은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 도전막은 텅스텐, 티타늄, 알루미늄, 구리, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
화학 기계적 연마 공정, 에치-백 공정 또는 이들을 조합한 공정 등을 이용하 여 제1 층간 절연막(140)이 노출될 때까지 상기 제1 도전막을 제거한다. 이에 따라, 제1 및 제2 콘택 홀(145, 148)을 각기 채우는 제1 패드(150) 및 제2 패드(155)가 형성된다. 제1 패드(150)는 제1 콘택 홀(145)을 채우면서 제1 콘택 영역(110a)에 형성되며, 제2 패드(155)는 제2 콘택 홀(148)을 매립하면서 제2 콘택 영역(110b)에 위치한다. 즉, 제1 및 제2 패드(150, 155)는 제1 및 제2 콘택 영역(110a, 110b)에 각기 접촉된다.
제1 패드(150), 제2 패드(155) 및 제1 층간 절연막(140) 상에 제1 절연막(160)을 형성한다. 제1 절연막(160)은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 증착하여 형성될 수 있다. 예를 들면, 제1 절연막(160)은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 따르면, 제1 절연막(160)은 제1 층간 절연막(140)과 실질적으로 동일한 산화물들을 사용하여 형성될 수 있다. 본 발명의 다른 실시예에 있어서, 제1 절연막(160)과 제1 층간 절연막(140)은 서로 상이한 산화물들로 이루어질 수 있다.
제1 절연막(160) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 제1 절연막(160)을 부분적으로 식각함으로써, 제1 절연막(160)을 관통하여 제1 패드(150)를 노출시키는 제1 개구(165)를 형성한다. 상기 제1 포토레지스트 패턴은 제1 개구(165)의 형성 후에 애싱 공정 및/또는 스트리핑 공정을 적용하여 제거될 수 있다.
제1 개구(165)를 채우면서 제1 패드(150) 상에 다이오드(170)를 형성한다. 본 발명의 실시예들에 있어서, 다이오드(170)는 불순물들이 도핑된 폴리실리콘으로 이루어질 수 있다. 예를 들면, 다이오드(170)는 P형 또는 N형 불순물들이 도핑된 폴리실리콘 패턴들로 이루어질 수 있다.
본 발명의 실시예들에 따르면, 제1 절연막(160) 상에는 제2 패드(155)에 전기적으로 연결되는 배선들(도시되지 않음)이 형성될 수 있다. 이러한 배선들은 도 4에 도시한 바와 같은 비트 라인(BL)의 역할을 수행할 수 있다. 또한, 비트 라인(BL)들은 워드 라인(130)들의 상부에서 워드 라인(130)들에 실질적으로 직교하는 방향인 제2 방향을 따라 연장될 수 있다.
제1 절연막(160) 및 다이오드(170) 상에는 제2 절연막(175)이 형성된다. 제2 절연막(175)은 제1 절연막(160)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 절연막(175)은 실리콘 질화물 등의 질화물이나 실리콘 산질화물과 같은 산질화물을 사용하여 형성될 수 있다. 또한, 제2 절연막(175)은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정 등을 이용하여 형성될 수 있다. 이러한 제2 절연막(175)은 후속하는 식각 공정 및/또는 연마 공정 동안 식각 마스크 및/또는 연마 저지막의 역할을 수행할 수 있다.
도 4 및 도 5c를 참조하면, 제2 절연막(175) 상에 제3 절연막(185)을 형성한다. 제3 절연막(185)은 제2 절연막(175)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 제3 절연막(185)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정 등을 통해 형성될 수 있다. 예를 들면, 제3 절연막(185)은 USG, SOG, FOX, TEOS, PE-TEOS, PSG, BPSG, HDP-CVD 산화물 등과 같은 산화물로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제3 절연막(185)은 제1 절연막(160) 및/또는 제1 층간 절연막(140)과 실질적으로 동일한 산화물들을 이용하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 층간 절연막(140), 제1 절연막(160) 및/또는 제3 절연막(185)은 서로 상이한 산화물들을 사용하여 형성될 수 있다.
제3 절연막(185) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제3 절연막(185) 및 제2 절연막(175)을 부분적으로 식각함으로써, 제3 및 제2 절연막(185, 175)을 관통하여 다이오드(170)를 노출시키는 제2 개구(180)를 형성한다. 제2 개구(180)의 형성 후, 상기 제2 포토레지스트 패턴은 애싱 공정 및/또는 스트리핑 공정을 통해 제3 절연막(185)으로부터 제거될 수 있다.
노출된 다이오드(170), 제2 개구(180)의 측벽 및 제3 절연막(185) 상에 스페이서 형성용 절연막(도시되지 않음)을 형성한다. 이와 같은 스페이서 형성용 절연막은 제2 및 제3 절연막(175, 185)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 스페이서 형성용 절연막은 질화물 또는 산질화물을 사용하여 형성될 수 있다.
상기 스페이서 형성용 절연막을 이방성 식각 공정을 통해 식각하여, 제2 개구(180)의 측벽 상에 예비 스페이서(190)를 형성한다. 예비 스페이서(190)의 형성 후, 다이오드(170)는 제2 개구(180)를 통해 부분적으로 노출된다.
도 4 및 도 5d를 참조하면, 스페이서(190)가 형성된 제2 개구(180)를 채우면서 다이오드(170) 및 제3 절연막(185) 상에 제1 전극층(195)을 형성한다. 제1 전극층(195)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다. 또한, 제1 전극층(195)은 금속, 금속 화합물 및/또는 기타 도전성 물질을 사용하여 형성될 수 있다. 예를 들면, 제1 전극층(195)은 텅스텐, 티타늄, 몰리브덴, 탄탈륨, 도전성 탄소, 알루미늄, 구리, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 붕소 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 붕소 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰르브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 등을 사용하여 형성될 수 있다. 제1 전극층(195)은 제2 개구(180)를 충분하게 매립하면서 제3 절연막(185)의 상면으로부터 소정의 두께로 형성될 수 있다.
도 4 및 도 5e를 참조하면, 제3 절연막(185)이 노출될 때까지 제1 전극층(195)을 제거하여 다이오드(170) 상에 제2 개구(180)를 매립하는 예비 제1 전극(200)을 형성한다. 예비 제1 전극(200)은 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성될 수 있다.
도 4 및 도 5f를 참조하면, 제3 절연막(185)을 제거하여 예비 제1 전극(200) 및 예비 스페이서(190)의 상부를 제2 절연막(175)으로부터 돌출시킨다. 제3 절연막(185)은 에치-백 공정을 이용하여 제거될 수 있다. 예비 스페이서(190)가 형성됨 에 따라, 제2 개구(180)의 하부 폭이 상부 폭에 비하여 실질적으로 좁아지기 때문에, 이와 같은 제2 개구(180)를 채우는 예비 제1 전극(200)도 하부 폭이 상부 폭에 비하여 실질적으로 좁게 형성된다.
제2 절연막(175) 상부로 돌출된 예비 제1 전극(200) 및 예비 스페이서(190)의 상부를 제거하여 다이오드(170) 상에 제1 전극(205)과 스페이서(210)를 형성한다. 제1 전극(205)과 스페이서(210)는 화학 기계적 연막 공정을 통해 형성될 수 있다. 본 발명의 실시예들에 있어서, 제1 전극(205) 및 스페이서(210)는 제2 절연막(175)의 높이와 실질적으로 동일한 높이로 형성될 수 있다. 또한, 제1 층간 절연막(140)과 제1 및 제2 절연막들(160, 175)은 하부 층간 절연막을 구성할 수 있다.
도 4 및 도 5g를 참조하면, 제1 전극(205) 및 제2 절연막(175) 상에 몰드막(215)을 형성한다. 몰드막(215)은 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스핀 코팅 공정 등으로 증착하여 형성될 수 있다. 예를 들면, 몰드막(215)은 BPSG, PSG, SOG, USG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성될 수 있다.
몰드막(215) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 몰드막(215)을 부분적으로 식각함으로써, 몰드막(215)을 관통하여 제1 전극(205)을 노출시키는 트렌치(220)(도 6a 참조)를 형성한다. 트렌치(220)의 형성 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 몰드막(215)으로부터 상기 제3 포토레지스트 패턴을 제거할 수 있다.
도 6a 내지 도 6e는 제2 전극(240) 및 상변화 물질층 패턴(245)의 형성을 설 명하기 위한 평면도들이다.
도 6a는 트렌치(220)의 구조를 나타내는 평면도이다.
도 6a에 도시된 바와 같이, 트렌치(220)는 워드 라인(130)들의 연장 방향인 제1 방향과 실질적으로 동일한 방향을 따라 연장되며, 인접하는 트렌치(220)들은 복수 개의 평행한 라인 구조를 이룰 수 있다. 이와 같은 트렌치(220)가 형성된 몰드막(215)에 상변화 물질이 채워지는 영역이 한정될 수 있으며, 트렌치(220)를 채우는 인접하는 상변화 물질들은 몰드막(215)에 의해 상기 제1 방향과 실질적으로 동일한 방향을 따라 절연될 수 있다.
도 6b는 트렌치(220)를 채우면서 몰드막(215) 상에 상변화 물질층(225)을 형성한 상태를 나타내는 평면도이며, 도 6c는 상변화 물질층(225)으로부터 예비 상변화 물질층 패턴(230)을 형성한 상태를 나타내는 평면도이다.
도 5g, 도 6b 및 도 6c를 참조하면, 트렌치(220)를 충분히 채우면서 몰드막(215) 상에 소정의 두께를 갖는 상변화 물질층(225)을 형성한다. 상변화 물질층(225)은 칼코겐 화합물을 사용하여 형성될 수 있다. 예를 들면, 상변화 물질층(225)은 게르마늄(Ge), 안티몬(Sb), 텔루르(Te), 셀레늄(Se), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 탄소(C) 등을 포함하는 칼코겐 화합물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상변화 물질층(225)은 게르마늄-안티몬-텔루르를 포함하는 칼코겐 화합물로 이루어질 수 있다. 또한, 상변화 물질층(225)은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정, 원자층 적층 공정 등을 이용하여 형성될 수 있다.
몰드막(215) 및 트렌치(220) 상에 형성된 상변화 물질층(225)을 몰드막(215)이 노출될 때까지 제거하여 트렌치(220) 내에 예비 상변화 물질층 패턴(230)을 형성한다. 예비 상변화 물질층 패턴(230)은 화학 기계적 연마 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 있어서, 예비 상변화 물질층 패턴(230)은 몰드막(215)의 높이와 실질적으로 동일한 높이로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상변화 물질층(225)을 제거하는 공정을 수행하지 않을 수 있다. 이 경우, 상변화 물질층(225)은 트렌치(220)를 채우면서 몰드막(215) 상에도 형성되지만, 실질적으로 예비 상변화 물질층 패턴(230)은 상대적으로 불균일한 표면을 가질 수 있다.
도 4 및 도 5h를 참조하면, 몰드막(215) 및 예비 상변화 물질층 패턴(230) 상에 제2 전극층(도시되지 않음)을 형성한다. 이러한 제2 전극층은 예비 상변화 물질층 패턴(230)과 반응하지 않는 도전 물질을 사용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 상기 제2 전극층은 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성될 수 있다. 예를 들면, 상기 제2 전극층은 텅스텐, 티타늄, 몰리브덴, 탄탈륨, 도전성 탄소, 알루미늄, 구리, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 붕소 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 붕소 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰르브덴 알루미늄 질화물, 탄 탈륨 실리콘 질화물, 탄탈륨 알루미늄 질화물 등을 사용하여 형성될 수 있다. 또한, 상기 제2 전극층은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자빔 증착 공정, 펄스 레이저 증착 공정 등을 이용하여 형성될 수 있다. 본 발명의 다른 실시예들에 따르면, 상기 제2 전극층은 계면막 및 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 제2 전극층은 티타늄막 및 티타늄 질화막을 포함할 수 있다.
상기 제2 전극층 상에 상기 제1 방향과 실질적으로 직교하는 방향인 제2 방향을 따라 연장되며, 라인 형태의 제4 개구를 갖는 제4 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 전극층을 식각함으로써, 예비 상변화 물질층 패턴(230)을 가로지르는 구조를 가지는 제2 전극(240)을 형성한다. 제2 전극(240)의 형성 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제2 전극(240)으로부터 상기 제4 포토레지스트 패턴을 제거할 수 있다.
도 6d는 제2 전극(240)을 형성한 상태를 나타내는 평면도이다.
도 6d를 참조하면, 제2 전극(240)은 몰드막(215) 및 예비 상변화 물질층 패턴(230) 상에 예비 상변화 물질층 패턴(230)이 연장되는 방향에 대하여 실질적으로 직교하는 제2 방향으로 연장될 수 있으며, 인접하는 제2 전극(240)들은 복수 개의 평행한 라인 구조를 이룰 수 있다.
도 6e는 제2 전극(240) 아래에 상변화 물질층 패턴(245)을 형성한 상태를 나타내는 평면도이다. 도 6f는 도 6e의 A-A'선을 따른 단면도이며, 도 6g는 도 6e의 B-B'선을 따른 단면도이다.
도 5h, 도 6d 내지 도 6g를 참조하면, 제2 전극(240)을 식각 마스크로 이용하여 제2 전극(240)과 중첩되지 않은 예비 상변화 물질층 패턴(230) 및 몰드막(215)을 부분적으로 제거한다. 예비 상변화 물질층 패턴(230) 및 몰드막(215)은 이방성 식각 공정을 통해 부분적으로 식각될 수 있다. 이러한 이방성 식각 공정은 예비 상변화 물질층 패턴(230) 및 몰드막(215) 아래의 제2 절연막(175)이 노출될 때까지 진행될 수 있다. 이에 따라, 예비 상변화 물질층 패턴(230)은 아일랜드 구조를 갖는 상변화 물질층 패턴(245)으로 변화된다. 인접하는 상변화 물질층 패턴(245)이 서로 분리되는 구조로 형성됨에 따라, 제1 전극(205)에 접촉되는 상변화 물질층 패턴(245)의 프로그래밍 영역(P)은 이웃하는 상변화 물질층 패턴(245)의 프로그래밍 영역(P)과 분리될 수 있다. 또한, 이웃하는 상변화 물질층 패턴(245)들 사이에 몰드막(215)이 존재하기 때문에, 몰드막(215)은 인접하는 상변화 물질층 패턴(245)들의 프로그래밍 영역(P)들 사이의 열적 베리어로 기능할 수 있다.
본 발명의 다른 실시예에 따라 상변화 물질층(225)으로부터 예비 상변화 물질층(230)을 형성하지 않은 경우에는, 상변화 물질층(225) 상에 상기 제2 전극층을 일정 두께로 형성하고, 상기 제2 전극층과 상변화 물질층(225)을 패터닝하여 상변화 물질층 패턴(225a)과 제2 전극(240a)을 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 다른 실시예들에 따른 상변화 물질층 패턴(225a)과 제2 전극(240a)을 나타내는 단면도들이다.
도 7a 및 7b를 참조하면, 상변화 물질층 패턴(225a)은 트렌치(220)를 채우면서 몰드막(215) 상에 형성되며, 이러한 상변화 물질층 패턴(225a) 상에 형성되는 제2 전극(240a)의 상면은 굴곡을 가지게 된다. 이 경우, 제1 전극(205)에 접하는 상변화 물질층 패턴(225a)의 프로그래밍 영역(P)은 이웃하는 상변화 물질층 패턴(225a)의 프로그래밍 영역(P)과 격리된다. 또한, 인접하는 상변화 물질층 패턴(225a)들 사이에 몰드막(215)이 개재됨으로써, 몰드막(215)이 상변화 물질층 패턴(225a)들의 프로그래밍 영역(P)들 사이에서 열적 베리어로서 작용할 수 있다.
도 4 및 도 5i를 참조하면, 제2 절연막(175) 상에 상변화 물질층 패턴(245) 및 제2 전극(240)을 덮는 제2 층간 절연막(250)을 형성한 다음, 제2 층간 절연막(250)과 제2 전극(240) 상에 제3 층간 절연막(255)을 형성한다. 제2 및 제3 층간 절연막(250, 255)은 각기 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX, HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성될 수 있다. 또한, 제2 및 제3 층간 절연막(250, 255)은 각기 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정, 스핀 코팅 공정 등을 이용하여 형성될 수 있다. 본 발명의 실시예들에 있어서, 제2 및 제3 층간 절연막(250, 255)은 함께 상부 층간 절연 구조물로 기능할 수 있다.
제3 층간 절연막(255)을 부분적으로 식각하여 제2 전극(240)을 노출시키는 상부 콘택 홀(도시되지 않음)을 형성한 다음, 상기 상부 콘택 홀을 채우며 노출된 제2 전극(240) 상에 상부 패드(260)를 형성한다. 상부 패드(260)는 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상부 패드(260)는 텅스텐, 알 루미늄, 티타늄, 구리, 탄탈륨, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다.
상부 패드(260) 및 제3 층간 절연막(255) 상에 상부 배선(265)을 형성하여 기판(100) 상에 상변화 메모리 장치를 완성한다. 상부 배선(265)은 상부 콘택(260)을 통하여 제2 전극(240)에 전기적으로 연결된다. 상부 배선(265)은 불순물들이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다.
본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 트렌치를 갖는 몰드막을 형성한 후 상기 트렌치를 채우면서 상변화 물질을 형성하고, 이를 패터닝하여 아일랜드 구조를 갖는 상변화 물질층 패턴을 형성한다. 이에 따라, 상기 상변화 물질층 패턴의 제1 전극에 접촉되는 프로그래밍 영역이 인접하는 상변화 물질층 패턴의 프로그래밍 영역과 격리됨으로써, 상변화 메모리 장치의 열적 안정성을 개선할 수 있다. 또한, 종래와 같이 상변화 물질층 패턴이 비트 라인 방향을 따라 연장되는 경우에 비하여, 인접하는 상변화 물질층 패턴들 사이의 열적 디스터번스에 기인하는 상변화 메모리 장치의 프로그래밍 리셋 저항의 감소를 최소화할 수 있다.
발명에 따르면, 제1 전극과 실질적으로 동일한 방향으로 연장되는 트렌치를 갖는 몰드막을 형성한 후, 상기 트렌치를 채우면서 상변화 물질층을 형성하기 때문에, 상기 제1 전극 상에 아일랜드 구조를 갖는 상변화 물질층 패턴을 형성할 수 있다. 이에 따라, 상변화 물질층 패턴의 저면의 프로그램 영역이 이웃하는 셀의 프로 그램 영역과 격리되어 열적 안정성이 우수한 구조를 가질 수 있다. 또한, 종래의 상변화 메모리 장치에 비하여 인접하는 상변화 물질층 패턴들 사이의 열적 디스터번스에 기인하는 상변화 메모리 장치의 프로그래밍 리셋저항의 감소를 최소화할 수 있다.
상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 상변화 메모리 소자를 나타낸 단면도이다.
도 2 및 도 3은 각각 종래의 상변화 메모리 소자의 단점을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 상변화 메모리 장치의 메모리 셀 어레이 영역을 나타내는 평면도이다.
도 5a 내지 도 5i는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e는 제2 전극 및 상변화 물질층 패턴의 형성을 설명하기 위한 평면도들이다.
도 6f는 도 6e의 A-A'선을 따른 단면도이다.
도 6g는 도 6e의 B-B'선을 따른 단면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예들에 따른 상변화 물질층 패턴과 제2 전극을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 액티브 영역
105 : 소자 분리막 110a : 제1 콘택 영역
110b : 제2 콘택 영역 115 : 게이트 절연막 패턴
120 : 게이트 전극 125 : 게이트 마스크
130 : 게이트 구조물 135 : 게이트 스페이서
140 : 제1 층간 절연막 145 : 제1 콘택 홀
148 : 제2 콘택홀 150 : 제1 패드
155 : 제2 패드 160 : 제1 절연막
165 : 제1 개구 170 : 다이오드
175 : 제2 절연막 180 : 제2 개구
185 : 제3 절연막 190 : 예비 스페이서
195 : 제1 전극층 200 : 예비 제1 전극
205 : 제1 전극 210 : 스페이서
215 : 몰드막 220 : 트렌치
225 : 상변화 물질층 230 : 예비 상변화 물질층 패턴
240 : 제2 전극 245 : 상변화 물질층 패턴
250 : 제2 층간 절연막 255 : 제3 층간 절연막
260 : 상부 패드 265 : 상부 배선
Claims (8)
- 기판 상에 하부 층간 절연막을 형성하는 단계;상기 하부 층간 절연막에 매립되는 제1 전극을 형성하는 단계;상기 하부 층간 절연막 상에 상기 제1 전극을 부분적으로 노출시키면서 제1 방향을 따라 연장되는 트렌치를 갖는 몰드막을 형성하는 단계;상기 트렌치를 채우면서 상기 몰드막 상에 상변화 물질층을 형성하는 단계;상기 상변화 물질층 상에 제2 방향으로 연장되는 제2 전극을 형성하는 단계; 및상기 제2 전극에 노출된 상기 상변화 물질층 및 상기 몰드막을 부분적으로 제거하여, 상변화 물질층 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제2 전극을 형성하기 전에, 상기 상변화 물질층을 상기 몰드막이 노출될 때까지 제거하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb), 텔루르(Te), 셀레늄(Se), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O) 및 탄소(C)로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 칼코겐 화합물을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 전극 및 상기 제2 전극은 각기 텅스텐, 티타늄, 몰리브덴, 탄탈륨, 도전성 탄소, 알루미늄, 구리, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오븀 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄 질화물, 티타늄 붕소 질화물, 지르코늄 실리콘 질화물, 텅스텐 실리콘 질화물, 텅스텐 붕소 질화물, 지르코늄 알루미늄 질화물, 몰리브덴 실리콘 질화물, 몰르브덴 알루미늄 질화물, 탄탈륨 실리콘 질화물 및 탄탈륨 알루미늄 질화물로 이루어진 그룹 중에서 선택된 적어도 하나를 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 몰드막 상에 상기 제2 전극 및 상기 상변화 물질층 패턴을 덮는 상부 층간 절연막을 형성하는 단계;상기 상부 층간 절연막 상에 상기 제2 전극에 전기적으로 접속되는 상부 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 하부 층간 절연막 및 상기 제1 전극을 형성하는 단계는,상기 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막을 부분적으로 식각하여 제1 개구를 형성하는 단계;상기 기판 상에 상기 제1 개구를 채우는 다이오드를 형성하는 단계;상기 다이오드 및 상기 제1 절연막 상에 제2 절연막 및 제3 절연막을 형성하는 단계;상기 제3 절연막 및 제2 절연막을 식각하여 상기 다이오드를 노출시키는 제2 개구를 형성하는 단계;상기 다이오드 상에 상기 제2 개구를 채우는 예비 제1 전극을 형성하는 단계; 및상기 제2 절연막이 노출될 때까지 상기 예비 제1 전극 및 제3 절연막을 제거하여 상기 다이오드 상에 상기 제1 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 예비 제1 전극과 상기 제2 개구의 측벽 사이에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 기판 상에 콘택 영역을 형성하는 단계;상기 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막을 관통하여 상기 콘택 영역에 전기적으로 연결되는 다이오 드를 형성하는 단계;상기 다이오드 및 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막 상에 제3 절연막을 형성하는 단계;상기 제3 절연막 및 상기 제2 절연막을 식각하여 상기 다이오드를 노출시키는 개구를 형성하는 단계;상기 다이오드 상에 상기 개구를 채우는 예비 제1 전극을 형성하는 단계;상기 제3 절연막 및 상기 예비 제1 전극의 일부를 제거하여 상기 다이오드 상에 제1 전극을 형성하는 단계;상기 제2 절연막 상에 상기 제1 전극을 부분적으로 노출시키며, 제1 방향으로 연장되는 트렌치를 갖는 몰드막을 형성하는 단계;상기 몰드막 상에 상기 트렌치를 채우는 상변화 물질층을 형성하는 단계;상기 상변화 물질층 상에 상기 제1 방향에 직교하는 제2 방향을 따라 연장되는 제2 전극을 형성하는 단계; 및상기 제2 전극에 의해 노출되는 상기 상변화 물질층 및 상기 몰드막을 부분적으로 제거하여 상기 상변화 물질층 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
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|---|---|---|---|
| KR1020080060610A KR20100000927A (ko) | 2008-06-26 | 2008-06-26 | 상변화 메모리 장치의 제조 방법 |
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| KR1020080060610A KR20100000927A (ko) | 2008-06-26 | 2008-06-26 | 상변화 메모리 장치의 제조 방법 |
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ID=41811274
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101119222B1 (ko) * | 2010-01-18 | 2012-03-20 | 주식회사 하이닉스반도체 | 하부 전극 콘택의 접촉 면적 조절이 가능한 상변화 메모리 장치의 제조 방법 |
| KR20200021254A (ko) * | 2018-08-20 | 2020-02-28 | 에스케이하이닉스 주식회사 | 칼코게나이드 재료 및 이를 포함하는 전자 장치 |
| CN111769195A (zh) * | 2020-07-13 | 2020-10-13 | 上海集成电路研发中心有限公司 | 一种相变存储器单元及其制备方法 |
-
2008
- 2008-06-26 KR KR1020080060610A patent/KR20100000927A/ko not_active Application Discontinuation
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