KR20050031160A - 상변환 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

상변환 기억 소자 및 그 형성 방법을 개시한다. 이 상변환 기억 소자는 하부전극콘택 상에 위치하는 상변환 요소; 상기 상변환 요소 상에 위치하며 상기 상변환 요소와 정렬되는 금속산화막; 상기 상변환요소 상에 위치하며 상기 금속산화막과 접하는 측벽을 구비하는 전도성 금속산화막;및 상기 상변환 요소와 전기적으로 접속하는 상부전극콘택을 구비한다. 이 소자를 형성하기 위해, 반도체 기판 상에 하부층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접속하는 하부전극콘택을 형성한다. 상기 하부전극콘택과 중첩되며 상기 하부층간절연막의 일부를 덮는 상변환 요소 및 상기 상변환 요소 상에 상기 상변환 요소와 정렬되는 금속산화막을 형성한다. 상부층간절연막을 적층한다. 상기 상부층간절연막을 패터닝하여 상기 금속산화막을 노출시키는 상부전극콘택홀을 형성한다. 상기 상부전극콘택홀이 형성된 상기 반도체 기판에 대해 열처리 공정을 진행하여 상기 상부전극콘택홀에 의해 노출된 상기 금속산화막을 전도성 금속산화막으로 변형시킨다. 그리고, 상기 상부전극콘택홀을 채우는 상부전극콘택을 형성한다.

Description

상변환 기억 소자 및 그 형성 방법{Phase-changable memory device and method of forming the same}
본 발명은 비휘발성 기억 소자 및 그 형성 방법에 관한 것으로 특히 상변환 기억 소자 및 그 형성 방법에 관한 것이다.
비휘발성 메모리소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이타들이 소멸되지 않는 특징을 갖는다. 이러한 비휘발성 메모리소자들은 적층 게이트 구조(stacked gate structure)를 갖는 플래쉬 기억 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 기억 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리소자들 대신에 새로운 비휘발성 기억소자들, 예컨대 상변환 기억소자들이 최근에 제안된 바 있다. 상기 상변환 기억소자들은 상변화에 따른 저항 차이를 이용하여 프로그램 및 읽기등을 실행할 수 있다.
도 1은 종래기술에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 게이트 절연막(3)과 게이트 전극(5) 및 소오스/드레인 영역(7)으로 이루어지는 트랜지스터를 형성하고, 상기 트랜지스터를 덮는 하부층간절연막(9)을 적층한다. 상기 하부층간절연막(9)을 관통하여 상기 반도체 기판(1)내의 상기 소오스/드레인 영역(7)과 전기적으로 접속하는 하부전극콘택(11)을 형성한다. 상기 하부층간절연막(9) 상에 상변환 물질막을 적층한다. 상기 상변환 물질막으로는 게르마늄(Ge), 텔루리움(tellurium; Te) 및 스티비움(stibium; Sb)을 함유하는 화합물막(compound material layer; 이하 'GST막' 이라 함)이 널리 사용된다. 상기 GST막은 300℃ 이상의 온도에서 휘발이 잘 되는 단점이 있다. 따라서 상기 GST막을 패터닝할 때 또는 후속의 다른 막들을 적층할때 휘발을 막기 위해 캐핑막이 필요하다. 상기 GST막을 패터닝하기 전에 제 1 캐핑막으로써 종래에는 티타늄/티타늄질화막(15)을 적층한다. 그리고 패터닝 공정을 진행하여 도 1과 같이 상변환 요소(13)을 형성한다. 후속 공정에서 상기 상변환 요소(13)의 측벽이 노출되는 것을 방지하기 위하여 제 2 캐핑막으로써 막질이 단단한 실리콘질화막(17)을 적층한다. 상부층간절연막(19)을 적층한다. 상기 상부층간절연막(19)과 상기 실리콘질화막(17)을 차례로 관통하여 상기 티타늄/티타늄질화막(15)과 전기적으로 접속하는 상부전극콘택(23)을 형성한다.
도 1에 있어서, 상기 제 1 캐핑막으로 전도성 물질인 티타늄/티타늄질화막이 사용되므로, 결과적으로 상기 티타늄/티타늄질화막(15)이 상부전극 역할을 한다. 따라서, 상기 상부전극의 실질 면적이 증가되어 프로그램 시에 많은 전류가 필요하게 된다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 보다 적은 전류를 필요로 하며 안정한 구조를 갖는 상변환 기억 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 상변환 기억 소자는 반도체 기판 상의 하부층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접속하는 하부전극콘택; 상기 하부전극콘택 상에 위치하는 상변환 요소; 상기 상변환 요소 상에 위치하며 상기 상변환 요소와 정렬되는 금속산화막; 상기 상변환요소 상에 위치하며 상기 금속산화막과 접하는 측벽을 구비하는 전도성 금속산화막; 상기 금속산화막, 상기 상변환 요소 및 상기 하부층간절연막을 덮으며 상기 전도성 금속산화막을 노출시키는 상부전극콘택홀을 구비하는 상부층간절연막; 및 상기 상부전극콘택홀을 채워 상기 상변환 요소와 전기적으로 접속하는 상부전극콘택을 구비한다.
상기 상변환 기억소자는 상기 상부전극콘택홀의 내측벽을 덮는 스페이서를 더 구비할 수 있다. 상기 상변환 기억 소자는 상기 금속산화막의 상면과 측면, 상기 상변환 요소의 측면을 덮으며 상기 하부층간절연막과 상기 상부층간절연막 사이에 개재된 캐핑막을 더 구비할 수 있다. 이때, 상기 캐핑막은 금속산화막 또는 실리콘질화막의 단일막 또는 금속산화막과 실리콘질화막의 이중막으로 이루어질 수 있다. 상기 상변환 기억 소자에 있어서, 상기 금속산화막은 바람직하게는 산화인듐주석(Indium Tin Oxide, InASnBOC) 또는 산화인듐아연(Indium Zinc Oxide, InDZnEOF)으로 이루어진다. 상기 전도성 금속산화막은 바람직하게는 산화인듐주석 또는 산화인듐아연으로 이루어지나, 상기 금속산화막의 전기저항의 1/100~1/2000의 작은 전기저항을 갖는다.
상기 상변환 기억 소자를 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 하부층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접속하는 하부전극콘택을 형성한다. 상기 하부전극콘택과 중첩되며 상기 하부층간절연막의 일부를 덮는 상변환 요소 및 상기 상변환 요소 상에 상기 상변환 요소와 정렬되는 금속산화막을 형성한다. 상부층간절연막을 적층한다. 상기 상부층간절연막을 패터닝하여 상기 금속산화막을 노출시키는 상부전극콘택홀을 형성한다. 상기 상부전극콘택홀이 형성된 상기 반도체 기판에 대해 열처리 공정을 진행하여 상기 상부전극콘택홀에 의해 노출된 상기 금속산화막을 전도성 금속산화막으로 변형시킨다. 그리고, 상기 상부전극콘택홀을 채우는 상부전극콘택을 형성한다.
상기 방법에 있어서, 상기 열처리 공정은 바람직하게는 질소, 수소 및 암모니아를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 500℃이하의 온도에서 1시간 이내의 시간동안 진행된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 2는 본 발명의 일 실시예에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 소자분리막(미도시)에 의해 한정된 반도체 기판(100)의 활성영역 상에 게이트 절연막(102)과 게이트 전극(104)이 차례로 적층되어 있다. 상기 게이트 절연막(102)은 바람직하게는 열산화막으로 이루어질 수 있다. 상기 게이트 전극(104)은 폴리실리콘, 구리, 알루미늄 및 텅스텐등을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 게이트 전극(104)의 양측의 활성영역에 불순물 주입 영역인 소오스/드레인 영역(106)이 배치된다. 상기 소오스/드레인 영역(106), 상기 게이트 절연막(102)와 상기 게이트 전극(104)은 트랜지스터를 이룬다. 상기 트랜지스터를 덮는 하부층간절연막(108)이 위치한다. 상기 하부층간절연막(108)은 SOG(spin on glass) 산화막, HDP(High density plasma) 산화막 및 BPSG(Boron Phosphorus Silicate Glss)등과 같은 산화막 계열의 물질로 형성될 수 있다.
상기 하부층간절연막(108)을 관통하여 상기 소오스/드레인 영역(106)과 전기적으로 접하는 하부전극콘택(110)이 위치한다. 상기 하부전극콘택(110)은 바람직하게는 알루미늄, 구리, 텅스텐, 폴리실리콘, 티타늄, 탄탈륨, 티타늄질화막 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어진다. 상기 하부전극콘택(110)은 하부전극 역할을 할 수 있다. 상기 하부층간절연막(108) 상에 상기 하부전극콘택(110)과 중첩되는 상변환 요소(112)가 위치한다. 상기 상변환 요소(112)는 바람직하게는 GeXSbYTeZ로 이루어질 수 있다. 상기 상변환 요소(112) 상에 금속산화막(114)이 위치한다. 상기 금속산화막(114)은 바람직하게는 산화인듐주석(Indium Tin Oxide, InASnBOC) 또는 산화인듐아연(Indium Zinc Oxide, InDZnEOF)으로 이루어질 수 있다. 상기 금속산화막(114)의 외측벽은 상기 상변환 요소(112)의 외측벽과 정렬된다. 상기 상변화 요소(112) 상에 상기 금속산화막(114)과 동일한 두께를 갖으며, 상기 금속산화막(114)과 접하는 전도성 금속산화막(114a)이 위치한다. 상기 전도성 금속산화막(114a)은 산화인듐주석 또는 산화인듐아연으로 이루어지며 상기 금속산화막(114)의 전기저항의 1/100~1/2000의 낮은 전기 저항을 갖는다. 상기 금속산화막(114)의 상면과 측면 및 상기 상변환 요소(112)의 측면 및 상기 하부층간절연막(108)의 상부면을 콘포말하게 덮는 캐핑막(116)이 위치한다. 상기 캐핑막(116)은 바람직하게는 상기 금속산화막(114) 또는 실리콘질화막의 단일막 또는 상기 금속산화막(114)과 실리콘산화막의 이중막으로 이루어질 수 있다.
상기 캐핑막(116) 상에 상부층간절연막(118)이 위치한다. 상기 상부층간절연막(118)은 상기 하부층간절연막처럼 산화막 계열의 물질로 이루어질 수 있다. 상기 상부층간절연막(118)을 관통하여 상기 전도성 금속산화막(114a)과 전기적으로 접속하는 상부전극콘택(122)이 존재한다. 상기 상부전극콘택(122)은 바람직하게는 알루미늄, 구리, 텅스텐, 폴리실리콘, 티타늄, 탄탈륨, 티타늄질화막 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 이루어진다.
상기 상변환 기억 소자에 있어서, 상기 금속산화막(114)은 전기저항이 커서 거의 부도체의 기능을 하는 한편, 상기 전도성 금속산화막(114a)은 전기저항이 작아 거의 전도체의 역할을 한다. 결과적으로 상기 전도성 금속산화막(114a)이 상부전극 역할을 하며, 도 2에서 알 수 있듯이 종래보다 그 면적이 작아서, 프로그램 시에 적은 전력을 필요로 한다.
도 3a 내지 도 3e는 도 2의 상변환 기억 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 소자분리막(미도시)을 형성하여 활성영역을 한정한다. 상기 반도체 기판(100)에 대해 열산화 공정을 진행하여 상기 활성영역 상에 열산화막으로 이루어지는 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102) 상에 도전막을 적층하고 패터닝하여 게이트전극(104)을 형성한다. 상기 도전막은 폴리실리콘, 구리, 알루미늄 및 텅스텐등을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 게이트전극(104)을 이온주입마스크로 사용하여 상기 활성영역내에 불순물을 주입하여 소오스/드레인 영역(106)을 형성한다. 상기 반도체 기판(100) 상에 층간절연막(108)을 적층하고 평탄화한다. 상기 층간절연막(108)은 SOG(spin on glass) 산화막, HDP(High density plasma) 산화막 및 BPSG(Boron Phosphorus Silicate Glss)등과 같은 산화막 계열의 물질로 형성될 수 있다. 상기 층간절연막(108)을 패터닝하여 상기 소오스/드레인 영역(106)을 노출시키는 하부전극콘택홀(미도시)을 형성하고 상기 하부전극콘택홀에 도전막을 채워 하부전극콘택(110)을 형성한다. 상기 하부전극콘택(110)은 알루미늄, 구리, 텅스텐, 폴리실리콘, 티타늄, 탄탈륨, 티타늄질화막 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
상기 하부층간절연막(108) 상에 상변환 물질막(111)과 금속산화막(113)을 차례로 적층한다. 상기 상변환 물질막(111)은 바람직하게는 GeXSbYTeZ로 형성될 수 있다. 상기 금속산화막(113)은 바람직하게는 산화인듐주석(Indium Tin Oxide, InASnBOC) 또는 산화인듐아연(Indium Zinc Oxide, InDZnE OF)으로 형성될 수 있다. 상기 금속산화막(113)은 상기 상변환 물질막(111)이 패터닝 공정등에서 휘발되지 않도록 상기 상변환 물질막(111)을 보호하는 캐핑막 역할을 한다.
도 3b를 참조하면, 상기 금속산화막(113)과 상기 상변환 물질막(111)을 차례로 패터닝하여 상기 하부전극콘택(110)과 중첩되는 상변환 요소(112) 및 그 위의 금속산화막 패턴(114)을 형성한다.
도 3c를 참조하면, 상기 상변환 요소(112) 및 상기 금속산화막 패턴(114)이 형성된 상기 반도체 기판(110) 상에 캐핑막(116)을 콘포말하게 적층한다. 상기 캐핑막(116)은 상기 금속산화막(113) 또는 실리콘질화막의 단일막 또는 상기 금속산화막(113)과 상기 실리콘질화막의 이중막으로 형성될 수 있다. 상기 캐핑막(116)은 상기 상변환 요소(112)의 측벽을 보호하여 상기 상변환 요소(112)가 후속의 공정에서 휘발되는 것을 방지한다.
도 3d를 참조하면, 상기 캐핑막(116) 상에 상부층간절연막(118)을 적층하고 평탄화한다. 상기 상부층간절연막(118)은 상기 하부층간절연막(108)처럼 산화막 계열의 물질로 형성될 수 있다. 상기 상부층간절연막(118)과 상기 캐핑막(116)을 차례로 패터닝하여 상기 금속산화막 패턴(114)의 상부를 노출시키는 상부전극콘택홀(120)을 형성한다.
도 3e를 참조하면, 상기 상부전극콘택홀(120)이 형성된 상태에서 열처리 공정을 실시하여 상기 상부전극콘택홀(120)에 의해 노출된 상기 금속산화막 패턴(114)을 전도성 금속산화막(114a)으로 변형시킨다. 상기 열처리 공정은 바람직하게는 질소, 수소 및 암모니아를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 500℃이하의 온도에서 1시간 이내의 시간동안 진행된다. 상기 열처리 공정은 퍼니스(furnace)에서 진행될 수 있다. 또는 상기 열처리 공정은 매엽식 설비에서 1분 이내의 짧은 시간동안 진행되는 급속 열처리 공정일 수 있다. 상기 열처리 공정에 의해 상기 금속산화막 패턴(114)은 전도성 금속산화막(114a)으로 변형된다. 이때 상기 전도성 금속산화막(114a)은 상기 금속산화막 패턴(114)의 전기 저항의 1/100~1/2000의 낮은 전기 저항을 갖는다.
후속으로, 상기 상부전극콘택홀(120)을 도전물질로 채워 상부전극콘택(도 2의 122)을 형성한다. 상기 상부전극콘택(122)은 바람직하게는 알루미늄, 구리, 텅스텐, 폴리실리콘, 티타늄, 탄탈륨, 티타늄질화막 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
상기 방법에 따르면, 상기 상변환 요소(112)의 휘발을 방지하며 안정적인 구조를 갖게 하는 동시에 상부전극의 역할을 하는 전도성 금속산화막(114a)과 상기 상변환 요소(112)의 접촉 면적을 작게하여 프로그램시 소요되는 전류를 낮출 수 있다.
<실시예 2>
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 4를 참조하면, 상기 상부전극콘택홀(120)의 내측벽을 덮는 스페이서(121)을 더 구비한다. 도 4에 도시된 상부전극콘택(122)은 상기 스페이서(121)에 의해 도 2의 것에 비해 작은 폭을 갖는다. 또한 전도성 금속산화막(114a)도 도 2의 것에 비해 작은 폭을 갖는다. 따라서 도 4의 상변환 기억 소자는 상부전극 역할을 하는 전도성 금속산화막(114a)이 상변환 요소(112)와의 작은 접촉 면적을 갖으므로 더욱더 적은 프로그램 전류를 필요로 한다.
도 5는 도 4의 상변환 기억 소자를 형성하는 방법을 나타내는 공정 단면도이다.
도 5를 참조하면, 도 3d에서처럼 상부전극콘택홀(120)이 형성된 상태에서 스페이서막(미도시)을 콘포말하게 적층하고, 이방성으로 식각하여 상기 상부전극콘택홀(120)의 내측벽을 덮는 스페이서(121)를 형성한다. 상기 스페이서막은 상기 상부층간절연막(118)에 대해 식각선택비를 갖는 물질로 형성하며, 바람직하게는 실리콘질화막으로 형성할 수 있다. 상기 스페이서(121)이 형성된 상태에서 열처리 공정을 실시한다. 본 실시예에서 열처리 공정 조건은 실시예 1과 동일할 수 있다. 상기 열처리 공정으로 상기 스페이서(120)로 덮이지 않고 노출된 상기 금속산화막 패턴(114)이 전도성 금속산화막(114a)로 변한다. 이때 상기 스페이서(120)에 의해 상기 금속산화막 패턴(114)이 노출되는 면이 작아져 형성되는 전도성 금속 산화막(114a)의 폭이 실시예 1의 것에 비해 작아진다. 따라서, 더욱 소량의 프로그램 전류를 필요로 한다.
따라서, 본 발명에 따르면, 적은량의 프로그램 및 동작 전류를 필요로 하며 안정한 구조를 갖는 상변환 기억 소자 및 그 형성 방법을 제공할 수 있다.
도 1은 종래기술에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3e는 도 2의 상변환 기억 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 상변환 기억 소자를 개략적으로 나타내는 단면도이다.
도 5는 도 4의 상변환 기억 소자를 형성하는 방법을 나타내는 공정 단면도이다.
*도면의 주요부분에 대한 부호의 설명
1, 100: 반도체 기판 3, 102: 게이트 절연막
5, 104: 게이트 전극 7, 106: 소오스/드레인 영역
9, 108: 하부층간절연막 11, 110: 하부전극콘택
13, 111, 112: 상변환 요소 15: 티타늄/티타늄질화막
17: 실리콘질화막 19, 118: 상부층간절연막
23, 122: 상부전극콘택 113, 114: 금속산화막
114a: 전도성 금속산화막 116: 캐핑막
120: 상부전극콘택홀 121: 스페이서

Claims (17)

  1. 반도체 기판 상의 하부층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접속하는 하부전극콘택;
    상기 하부전극콘택 상에 위치하는 상변환 요소;
    상기 상변환 요소 상에 위치하며 상기 상변환 요소와 정렬되는 금속산화막;
    상기 상변환요소 상에 위치하며 상기 금속산화막과 접하는 측벽을 구비하는 전도성 금속산화막;
    상기 금속산화막, 상기 상변환 요소 및 상기 하부층간절연막을 덮으며 상기 전도성 금속산화막을 노출시키는 상부전극콘택홀을 구비하는 상부층간절연막; 및
    상기 상부전극콘택홀을 채워 상기 상변환 요소와 전기적으로 접속하는 상부전극콘택을 구비하는 상변환 기억 소자.
  2. 제 1 항에 있어서,
    상기 상부전극콘택홀의 내측벽을 덮는 스페이서를 더 구비하는 것을 특징으로 하는 상변환 기억 소자.
  3. 제 1 항에 있어서,
    상기 금속산화막의 상면과 측면, 상기 상변환 요소의 측면을 덮으며 상기 하부층간절연막과 상기 상부층간절연막 사이에 개재된 캐핑막을 더 구비하는 것을 특징으로 하는 상변환 기억셀.
  4. 제 2 항에 있어서,
    상기 금속산화막의 상면과 측면, 상기 상변환 요소의 측면을 덮으며 상기 하부층간절연막과 상기 상부층간절연막 사이에 개재된 캐핑막을 더 구비하는 것을 특징으로 하는 상변환 기억셀.
  5. 제 3 또는 4 항에 있어서,
    상기 캐핑막은 금속산화막 또는 실리콘질화막의 단일막 또는 금속산화막과 실리콘질화막의 이중막으로 이루어지는 것을 특징으로 하는 상변환 기억 소자.
  6. 제 1 항에 있어서,
    상기 상변환 요소는 GeXSbYTeZ로 이루어지는 것을 특징으로 하는 상변환 기억 소자.
  7. 제 1 내지 4 항중 어느 하나의 항에 있어서,
    상기 금속산화막은 산화인듐주석(Indium Tin Oxide, InASnBOC) 또는 산화인듐아연(Indium Zinc Oxide, InDZnEOF)으로 이루어지는 것을 특징으로 하는 상변환 기억 소자.
  8. 제 7 항에 있어서,
    상기 전도성 금속산화막은 산화인듐주석 또는 산화인듐아연으로 이루어지나, 상기 금속산화막의 전기저항의 1/100~1/2000의 작은 전기저항을 갖는 것을 특징으로 하는 상변환 기억 소자.
  9. 반도체 기판 상에 하부층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접속하는 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택과 중첩되며 상기 하부층간절연막의 일부를 덮는 상변환 요소 및 상기 상변환 요소 상에 상기 상변환 요소와 정렬되는 금속산화막을 형성하는 단계;
    상부층간절연막을 적층하는 단계;
    상기 상부층간절연막을 패터닝하여 상기 금속산화막을 노출시키는 상부전극콘택홀을 형성하는 단계;
    상기 상부전극콘택홀이 형성된 상기 반도체 기판에 대해 열처리 공정을 진행하여 상기 상부전극콘택홀에 의해 노출된 상기 금속산화막을 전도성 금속산화막으로 변형시키는 단계; 및
    상기 상부전극콘택홀을 채우는 상부전극콘택을 형성하는 단계를 구비하는 상변환 기억 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 열처리 공정을 진행하기 전에,
    상기 상부전극콘택홀의 내측벽을 덮는 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  11. 제 9 항에 있어서,
    상기 상부층간절연막을 형성하기 전에,
    캐핑막을 콘포말하게 적층하는 단계를 더 구비하는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 상부층간절연막을 형성하기 전에,
    캐핑막을 콘포말하게 적층하는 단계를 더 구비하는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  13. 제 11 또는 12 항에 있어서,
    상기 캐핑막은 금속산화막 또는 실리콘질화막의 단일막 또는 금속산화막과 실리콘질화막의 이중막으로 형성되는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  14. 제 9 항에 있어서,
    상기 상변환 요소는 GeXSbYTeZ로 형성되는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  15. 제 9 내지 13 항중 어느 하나의 항에 있어서,
    상기 금속산화막은 산화인듐주석(Indium Tin Oxide, InASnBOC) 또는 산화인듐아연(Indium Zinc Oxide, InDZnEOF)으로 형성되는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 전도성 금속산화막은 산화인듐주석 또는 산화인듐아연으로 형성되나, 상기 금속산화막의 전기저항의 1/100~1/2000의 작은 전기저항을 갖는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
  17. 제 9 항에 있어서,
    상기 열처리 공정은 질소, 수소 및 암모니아를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 이용하여 500℃이하의 온도에서 1시간 이내의 시간동안 진행되는 것을 특징으로 하는 상변환 기억 소자의 형성 방법.
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