KR100629265B1 - 국부적인 고저항영역을 구비하는 도전층 형성방법 및 이를사용하여 제조된 반도체 소자 - Google Patents

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Abstract

국부적인 고저항영역을 구비하는 도전층 형성방법 및 이를 사용하여 제조된 반도체 소자가 제공된다. 상기 방법은 반도체기판 상부에 도전층을 형성하는 것을 포함한다. 상기 도전층 상에 몰딩 절연막을 형성한다. 상기 몰딩 절연막 내에 상기 도전층의 소정영역을 노출시키는 비아홀을 형성한다. 상기 비아홀에 의하여 노출된 부분의 상기 도전층에 대한 질화 공정을 수행한다. 상기 질화공정을 수행한 후에 상기 비아홀을 채우는 상변화 물질막을 형성한다.
상변화, 전이금속, 질화, 금속 질화층, 비저항

Description

국부적인 고저항영역을 구비하는 도전층 형성방법 및 이를 사용하여 제조된 반도체 소자{method of forming a conductive layer including a local high resistivity region and semiconductor device fabricated using the same}
도 1 내지 도 5는 본 발명의 일실시예에 의한 상변화 기억 셀의 정보 저장요소를 제조하는 방법을 나타낸 단면도들이다.
도 6 내지 도 9는 본 발명의 일실시예에 의한 상변화 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 설명 *
32 : 금속 층간절연막 34 : 하부전극 콘택 플러그
36′: 하부전극 38′: 몰딩막 패턴
40′: 비아홀 42 : 비아홀 스페이서
46′: 상변화 물질막 패턴 48′: 상부전극
본 발명은 반도체 소자의 제조방법들 및 이를 사용하여 제조된 반도체 소자들에 관한 것으로 특히, 국부적인 고저항 영역을 구비하는 도전층 형성방법들 및 이를 사용하여 제조된 반도체 소자들에 관한 것이다.
비휘발성 기억소자는 전원이 차단될지라도 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자는 컴퓨터, 이동통신 단말기 (mobile communication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자로서 플래쉬 메모리소자가 널리 사용되고 있다. 상기 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널산화막, 부유게이트, 게이트층간 절연막(inter-gate dielectric layer) 및 제어게이트 전극을 포함한다. 상기 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
상기 플래쉬 메모리 소자 대신에 새로운 비휘발성 기억소자들, 예컨대 상변화 기억소자가 최근에 제안된 바 있다. 전기적으로 기록 및 소거가 가능한 상변화 물질을 채택하는 상기 상변화 기억소자의 일반적 개념에 대하여는 오브신스키 (Ovshinsky)에 의하여 미국특허 제3,271,591호에 개시되어 있다. 상기 상변화 기억소자의 단위 셀은 억세스 소자 및 상기 억세스 소자에 직렬 연결된(serially connected) 정보 저장요소(data storage element)를 포함한다. 상기 정보 저장요 소는 상기 억세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 일반적으로, 상기 하부전극은 히터로서 작용한 다. 상기 억세스 소자 및 상기 하부전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 이러한 상 변화는 완전 결정질상태 및 완전 비정질 상태간의 전환일 필요는 없으며 완전 결정질 상태 및 완전 비정질 상태 사이의 전체 스펙트럼(spectrum) 중 국부적 배열(local order)을 갖는 검출가능한 서로 다른 두 상태간의 전환을 의미한다. 상기 상변화 물질막은 그 상태에 따라 다른 전기적 특성을 나타낸다. 즉, 비정질 상태에서는 결정질 상태일 경우 보다 더 높은 저항값을 갖게 된다.
상기 상변화 기억소자에 있어서 문제로 되는 것 중의 하나는 검출가능한 상변화를 일으키기 위하여 큰 값의 쓰기 전류를 필요로 한다는 것이다. 상기 큰 값의 쓰기 전류를 감안할때 각 셀에 이를 전달하기 위한 어드레스 라인 및 억세스 소자의 크기를 축소시키는 데 한계가 있으며 이는 상기 상변화 기억소자의 집적화에 장애가 되고 있다. 상기 쓰기 전류는 상기 하부전극 및 상기 상변화 물질막 사이의 접촉면적을 감소시킴으로써 감소될 수 있다. 한편, 히터로서 작용하는 상기 하부전극으로는 티타늄과 같은 전이금속들 또는 이들의 질화물들이 널리 사용되어 왔다. 그러나, 이러한 물질들은 높은 열 전도도를 가지며 이로 인하여 상기 하부전극으로 사용되는 경우 힛 싱크(heat sink)로써 작용할 수 있다. 그 결과, 상기 상 변화 물질막이 상변화를 위한 충분한 온도까지 도달하는 것을 방해할 수 있다. 이러한 문제점을 개선하기 위하여 높은 비저항을 갖는 금속 화합물을 사용하여 상기 하부전극을 형성하는 방법들이 제안된 바 있다. 예를 들어, 금속 질화물(metal nitride), 내화금속 질화물(refractory metal nitride), 금속 실리콘 질화물(metal silicon nitride) 또는 내화 금속 실리콘 질화물(refractory metal silicon nitride)와 같은 금속 화합물로 하부전극을 형성하는 방법들이 미국특허 제6,649, 928호 및 미국공개특허 제2003-0193063호에 개시된 바 있다.
그러나, 상술한 바와 같이 상기 하부전극이 높은 비저항을 갖는 금속 화합물로 형성되는 경우에는 상기 하부전극에 의한 기생저항이 증가하여 상기 상변화 기억 셀 내에 원하는 정보를 저장시키는데 요구되는 전력소모가 증가할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 도전층의 콘택영역에 국부적인 고저항영역을 형성하여 상기 도전층이 힛 싱크로 작용하는 것을 방지하고, 동시에 상기 도전층의 기생저항이 과도하게 커지는 것을 억제할 수 있는 도전층 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 도전층 형성방법을 사용하여 제조된 반도체 소자를 제공하는 데 있다.
본 발명의 일태양에 의하면, 국부적인 고저항영역을 구비하는 도전층 형성방법이 제공된다. 이 방법은 반도체기판 상부에 도전층을 형성하는 것을 포함한다. 상기 도전층 상에 몰딩 절연막을 형성한다. 상기 몰딩 절연막 내에 상기 도전층의 소정영역을 노출시키는 비아홀을 형성한다. 상기 비아홀에 의하여 노출된 부분의 상기 도전층에 대한 질화 공정을 수행한다. 상기 비아홀을 채우는 상변화 물질막을 형성한다.
상기 상변화 물질막은 칼코게나이드 물질막일 수 있다.
몇몇 실시예들에 있어서, 상기 도전층은 전이금속층일 수 있다. 상기 전이 금속층은 티타늄층, 지르코늄층, 하프늄층, 바나듐층, 니오븀층 및 탄탈륨층으로 이루어진 군에서 선택된 하나의 층일 수 있다. 바람직한 실시예들에서, 상기 도전층은 하프늄층, 니오븀층 또는 탄탈륨층일 수 있다.
다른 실시예들에 있어서, 상기 질화공정은 급속열질화(rapid thermal nitridation;RTN)공정, 플라즈마 질화(plasma nitridation)공정 또는 라디칼 질화(radical nitridation)공정일 수 있다. 상기 질화 공정들은 질소, 암모니아(NH3) 기체 또는 하이드라진(N2H4) 기체 분위기에서 수행될 수 있다.
또 다른 실시예들에 있어서, 상기 바아홀을 형성하는 것은 상기 몰딩 절연막을 패터닝하여 상기 도전층의 소정영역을 노출시키는 예비 비아홀을 형성하는 것과 상기 예비 비아홀의 측벽을 덮는 비아홀 스페이서를 형성하는 것을 포함할 수 있 다.
본 발명의 다른 태양에 의하면, 국부적인 고저항영역을 구비하는 도전층 형성방법을 사용하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체기판 상에 금속 층간절연막을 형성하는 것을 포함한다. 상기 금속 층간절연막을 관통하는 하부전극 콘택 플러그를 형성한다. 상기 하부전극 콘택 플러그를 갖는 상기 금속 층간절연막 상에 하부 도전층 및 몰딩 절연막을 차례로 형성한다. 상기 몰딩 절연막 내에 상기 하부 도전층의 소정영역을 노출시키는 비아홀을 형성한다. 상기 비아홀에 의하여 노출된 부분의 상기 하부 도전층에 대한 질화 공정을 수행한다.
몇몇 실시예들에 있어서, 상기 금속층간 절연막을 형성하기전에 상기 반도체기판에 억세스 모스 트랜지스터를 형성할 수 있다. 상기 억세스 모스 트랜지스터를 갖는 반도체기판 상에 하부 층간절연막을 형성할 수 있다. 더 나아가, 상기 하부 층간절연막 내에 상기 소스 영역 및 상기 하부전극 콘택 플러그를 전기적으로 연결시키는 콘택 패드를 형성할 수 있다.
이에 더하여, 상기 질화공정을 수행한 후에 적어도 상기 비아홀을 채우는 상변화 물질막을 형성할 수 있다.
또한, 상기 상변화 물질막을 형성한 후에 상기 상변화 물질막을 갖는 결과물 상에 상부 도전층을 형성하고, 상기 상부 도전층, 상기 상변화 물질막, 상기 몰딩 절연막 및 상기 하부 도전층을 패터닝하여 정보 저장요소를 형성할 수 있다.
더 나아가, 상기 정보 저장요소를 형성한 후에 상기 정보 저장요소를 갖는 상기 반도체기판 상에 상부 층간절연막을 형성하고, 상기 상부 층간절연막 상에 상 기 상부전극과 전기적으로 접속된 플레이트 라인을 형성할 수 있다.
본 발명의 또 다른 태양에 의하면, 국부적인 고저항영역을 구비하는 도전층 형성방법을 사용하여 제조된 반도체 소자를 제공하는 데 있다. 상기 반도체 소자는 반도체기판 상부에 형성된 금속 층간절연막을 포함한다. 하부전극 플러그가 상기 금속 층간절연막을 관통하도록 배치된다. 상기 금속 층간절연막 상에 하부전극이 상기 하부전극 콘택 플러그를 덮도록 배치된다. 상기 하부전극 상에 몰딩 절연막 패턴이 배치되어 상기 하부전극의 소정영역을 노출시키는 비아홀을 제공한다. 상변화 물질막 패턴이 상기 하부전극의 소정영역과 접촉하도록 상기 비아홀을 채운다. 상기 상변화 물질막 패턴과 접촉하는 부분의 상기 하부전극에 고저항영역이 배치된다.
몇몇 실시예들에 있어서, 상기 고저항영역은 상기 하부전극을 이루는 금속을 포함하는 금속 질화층일 수 있다. 바람직한 실시예에서, 상기 금속 질화층은 하프늄 질화층, 니오븀 질화층 또는 탄탈륨 질화층일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명의 일실시예에 의한 상변화 기억 셀의 정보 저장요소를 제조하는 방법을 나타낸 단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 금속 층간절연막(32)을 형성한다. 상기 금속 층간절연막(32)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 한편, 상기 반도체기판(10) 과 상기 금속 층간절연막(32) 사이에는 하부 층간절연막(29)이 미리 형성될 수 있다. 또한, 상기 반도체기판(10)에는 상기 하부 층간절연막(29)에 의하여 매립된 억세스 소자, 예를 들어 억세스 모스트랜지스터가 형성될 수 있다. 상기 금속 층간절연막(32)을 패터닝하여 하부 전극 콘택홀(33)을 형성한다. 도면에 도시하지는 않았지만, 상기 하부 전극 콘택홀(33)은 상기 하부층간절연막(29) 내의 도전성 콘택 패드를 노출시키도록 형성된다. 상기 하부 전극 콘택홀(33)을 갖는 상기 금속 층간절연막(32) 상에 상기 하부 전극 콘택홀 (33)을 채우는 도전막을 형성한다. 상기 도전막은 티타늄 질화막(TiN layer) 또는 티타늄 알루미늄 질화막(TiAlN layer)로 형성할 수 있다. 이후, 상기 금속 층간절연막 (32)의 상부면이 노출되도록 상기 도전막을 평탄화시키어 상기 하부 전극 콘택홀(33) 내에 잔존하는 하부전극 콘택 플러그(33)를 형성한다.
다음으로, 상기 하부전극 콘택 플러그(33) 및 상기 금속 층간절연막(32) 상에 하부 도전층(36) 및 몰딩 절연막(38)을 차례로 형성한다. 상기 몰딩 절연막 (38)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 하부 도전층 (36)은 비교적 낮은 비저항을 갖는 전이금속(transition metal)으로 형성할 수 있다. 이러한 전이금속은 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb) 및 탄탈륨(Ta)으로 이루어진 군에서 선택된 하나의 금속일 수 있다. 또한, 상기 하부 도전층(36)은 질화물 형성시 높은 비저항을 얻기 위하여 질소에 대한 높은 고용도(solid solubility)를 갖는 것이 바람직하다. 상기 하프늄, 니오븀 및 탄탈륨은 질소와의 화학양론비가 1:1 이상인 질화물을 형성할 수 있어 본 발명의 실시예들에 의한 상기 하부 도전층(36)의 바람직한 재료로써 추천될 수 있다. 예를 들어, 상기 탄탈륨은 탄탈륨 질화물을 형성하는 경우에 탄탈륨과 질소의 화학양론비가 1:1.67까지 증가하면서 최대 약 1011μΩ·㎝의 비저항을 얻을 수 있다.
상기 몰딩 절연막(38) 상에 상기 몰딩 절연막(38)의 소정영역을 노출시키는 개구부(39′)를 갖는 마스크 패턴(39)을 형성한다. 상기 개구부(39′)는 도 1에 도시된 바와 같이 상기 하부전극 콘택 플러그(34)와 중첩되도록 형성될 수 있다. 상기 마스크 패턴(39)은 포토레지스트 패턴일 수 있다.
도 2를 참조하면, 상기 마스크 패턴(도1의 39)을 식각마스크로 사용하여 상기 몰딩 절연막(38)을 식각하여 상기 하부 도전층(36)의 소정영역을 노출시키는 예비 비아홀(preliminary via hole;40)을 형성한다. 상기 몰딩 절연막(38)은 플라즈마 방식의 건식식각 공정에 의하여 식각될 수 있다. 다음으로, 상기 마스크 패턴(도 1의 39)을 제거한 후, 상기 예비 비아홀(40)의 측벽을 덮는 비아홀 스페이서 (42)를 형성한다. 상기 비아홀 스페이서(42)는 다음과 같은 공정을 통하여 형성될 수 있다. 먼저, 상기 예비 비아홀(40)을 갖는 상기 몰딩 절연막(38) 및 상기 예비 비아홀(40)에 의하여 노출된 부분의 상기 하부 도전층(36)을 콘포말하게 덮는 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막은 상기 몰딩 절연막(38)에 대하여 식각선택비를 갖는 절연막으로 형성될 수 있다. 예를 들어, 상기 몰딩 절연막(38)이 실리콘 산화막으로 형성된 경우에, 상기 스페이서용 절연막은 실리콘 질화막으로 형성될 수 있다. 이후, 상기 스페이서용 절연막을 전면 이방성 식각하여 상기 예비 비아홀(40)의 측벽을 덮는 비아홀 스페이서(42)를 형성한다. 동시에, 상기 비아홀 스페이서(42)에 의하여 양의 경사진 측벽(positive sloped sidewall)을 갖는 비아홀(40′)이 한정된다.
도 3을 참조하면, 상기 비아홀(40′)에 의하여 노출된 부분의 상기 하부 도전층(36)에 대한 질화 공정(nitridation process)을 수행한다. 상기 질화공정은 질소, 암모니아(NH3) 또는 하이드라진(N2H4)와 같이 질소를 포함하는 기체 분위기에서 수행되는 급속 열질화 공정(rapid thermal nitridation process), 플라즈마 질화공정(plasma nitridation process) 또는 라디칼 질화공정(radical nitridation process)일 수 있다. 그 결과, 상기 비아홀(40′)에 의하여 노출된 부분의 상기 하부 도전층(36)에 국부적인 고저항영역이 형성된다. 본 발명의 실시예들에 있어서, 상기 고저항영역은 상기 하부 도전층(36)을 이루는 금속을 포함하는 금속 질화층(metal nitride layer;44)이다. 상술한 바와 같이, 상기 하부 도전층(36)이 전이금속인 경우에 상기 금속 질화층(44)은 전이금속 질화층(transition metal nitride)이다. 바람직하게는, 상기 전이금속 질화층은 하프늄 질화층, 니오븀 질 화층 또는 탄탈륨 질화층일 수 있다. 한편, 상기 금속 질화층(44)은 상기 비아홀(40′)에 의하여 노출된 부분의 상기 하부 도전층(36)의 상부에 국부적으로 형성되는 것이 바람직하다. 이 경우에, 상기 금속 질화층(44)의 두께 및 상기 금속 질화층(44) 내에서의 질소의 함량은 온도, 시간, 챔버 압력 또는 플라즈마 파워와 같은 질화 공정 레서피에 의하여 조절될 수 있다.
도 4를 참조하면, 상기 질화공정을 수행한 후에, 상기 몰딩 절연막(38) 상에 상기 비아홀(40′)을 채우는 상변화 물질막(46)을 형성한다. 상기 상변화 물질막 (46)은 도 4에 도시된 바와 같이 상기 몰딩 절연막(38)의 상부면으로 부터 소정 높이를 갖도록 형성될 수 있다. 상기 상변화 물질막(46)은 칼코게나이드막 (chalcogenide layer)으로 형성할 수 있다, 예를 들면 상기 상변화 물질막(46)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer), 즉 TexSbyGe(100-(x+y)) 합금막(GST 합금막)으로 형성할 수 있다. 여기서, 상기 "x"는 20 내지 80일 수 있고, 상기 "y"는 5 내지 50일 수 있다. 다시 말해서, 상기 GST 합금막은 20 atomic% 내지 80 atomic%의 농도를 갖는 텔루리움(Te), 5 atomic% 내지 50 atomic%의 농도를 갖는 스티비움(Sb), 및 0 atomic%보다 크고 75 atomic%와 같거나 작은 농도를 갖는 게르마늄(Ge)을 함유할 수 있다. 더 나아가서, 상기 상변화 물질막(46)은 질소 및 실리콘중 적어도 하나로 도우핑된 GST 합금막으로 형성할 수 있다. 상기 상변화 물질막(46)은 상기 비아홀(40)을 통하여 상기 금속 질화층(44)과 접촉한다.
상기 상변화 물질막(46) 상에 상부 도전층(48)을 형성한다. 상기 상부 도전층(48)은 상기 상변화 물질막(46)과 화학적으로 반응하지 않는 안정된 물질막으로 형성된다. 예를 들어, 상기 상부 도전층(48)은 티타늄 질화막으로 형성될 수 있다.
도 5를 참조하면, 상기 상부 도전층(48), 상기 상변화 물질막(46), 상기 몰딩 절연막(38) 및 상기 하부 도전층(36)을 차례로 패터닝하여 정보 저장요소(50)를 형성한다. 상기 정보 저장요소(50)는 상기 하부전극 콘택플러그(34)를 덮는 하부전극(36′), 상기 하부전극(36′) 상에 적층되어 상기 비아홀(40′)을 제공하는 몰딩 절연막 패턴(38′), 상기 비아홀(40′)을 채우는 상변화 물질막 패턴(46′) 및 상기 상변화 물질막 패턴(46′) 상에 적층된 상부전극(48′)을 포함한다. 상기 상변화 물질막 패턴(46′)은 상기 비아홀(40′)을 통하여 상기 하부전극(36′)에 국부적으로 형성된 상기 금속 질화층(44)과 접촉한다.
상술한 바와 같이 본 발명의 실시예들에 의하면, 상기 하부 전극(36′)은 비교적 낮은 비저항을 갖는 전이금속층으로 형성되고, 상기 하부 전극(36′) 중 상기 상변화 물질막 패턴(46′)과 접하는 부분에만 높은 비저항을 갖는 금속 질화층(44)이 국부적으로 형성된다. 따라서, 종래와 같이 높은 비저항을 갖는 하부전극에 의하여 기생저항이 증가하는 것을 방지할 수 있다. 더 나아가, 하부전극에 의한 기생저항을 줄이기 위하여 하부전극의 두께를 감소시킬 필요가 없게 되므로 후속의 식각 또는 세정공정의 공정 마진이 증가하게 된다. 상기 금속 질화층(44)은 상기 상변화 물질막 패턴(46′)에 상변화를 일으키기 위한 히터로써 작용함과 동시에 상 기 상변화 물질막 패턴(46′)에 발생한 열이 상기 하부전극(36′) 쪽으로 빠져 나가는 것을 방지하는 역할을 한다.
계속하여 도 5를 참조하면, 상기 정보 저장요소(50)을 형성한 후, 상기 정보 저장요소(50)를 덮는 상부 층간절연막(52)을 형성한다. 상부 층간절연막(52)을 패터닝하여 상기 상부전극(48′)을 노출시키는 플레이트 라인 콘택홀(52′)을 형성한다. 상기 플레이트 라인 콘택홀(52′) 내에 상부전극 콘택 플러그(54)를 형성한다. 상기 상부전극 콘택 플러그(54)은 텅스텐과 같은 금속막으로 형성할 수 있다. 이어서, 상기 상부전극 콘택 플러그(54) 및 상기 상부 층간절연막(52) 상에 알루미늄막 또는 텅스텐막과 같은 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 상부전극 콘택 플러그(54)을 덮는 플레이트 라인(56)을 형성한다.
도 6 내지 도 9는 본 발명의 일실시예에 의한 상변화 기억소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체기판(10)의 소정영역에 소자분리막(12)을 형성하여 활성영역(12a)을 한정한다. 상기 활성영역(12a) 상에 게이트 절연막(14)을 형성한다. 상기 게이트 절연막(14)을 갖는 반도체기판 상에 게이트 도전막 및 캐핑막을 차례로 형성한다. 상기 게이트 도전막은 도우핑된 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성할 수 있고, 상기 캐핑막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 옥시나이트라이드막과 같은 절연막으로 형성할 수 있다.
상기 캐핑막 및 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴(19), 즉 워드라인을 형성한다. 그 결과, 상기 게이트 패 턴(19)은 차례로 적층된 게이트 전극(16) 및 캐핑막 패턴(18)을 포함한다. 이어서, 상기 게이트 패턴(19)의 측벽을 덮는 게이트 스페이서(20)을 형성한다. 상기 게이트 스페이서(20)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 옥시나이트라이드막과 같은 절연막으로 형성할 수 있다. 상기 게이트 스페이서(20) 및 상기 게이트 패턴(19)을 이온주입 마스크로 사용하여 상기 활성영역(12a) 내에 불순물 이온들을 주입하여 드레인 영역(22d) 및 소스 영역(22s)을 형성한다. 한편, 상기 드레인 영역(22d) 및 상기 소스 영역(22s) 사이의 상기 게이트 전극(16) 하부에 채널영역이 정의된다.
상기 드레인 영역(22d) 및 상기 소스 영역(22s)을 갖는 상기 반도체기판(10) 상에 제1 층간절연막(24)을 형성한다. 상기 제1 층간절연막(24)은 평평한 상부면을 갖도록 평탄화되는 것이 바람직하다. 상기 제1 층간절연막(24) 내에 드레인 콘택 플러그(26d) 및 소스 콘택 플러그(26s)를 형성한다. 상기 드레인 콘택 플러그(26d) 및 소스 콘택 플러그(26s)는 각각 상기 제1 층간절연막(24)을 관통하여 상기 드레인 영역(22d) 및 상기 소스 영역(22s)과 접촉한다. 상기 드레인 콘택 플러그(26d) 및 소스 콘택 플러그(26s) 당업자에게 널리 알려진 다마신 공정에 의하여 형성될 수 있다.
계속하여 도 6을 참조하면, 상기 콘택 플러그들(22d, 22s) 및 상기 제1 층간절연막(24) 상에 제2 층간절연막(28)을 형성한다. 상기 제1 및 제2 층간절연막들 (24, 28)은 하부 층간절연막(29)을 구성한다. 상기 제2 층간절연막(28) 내에 통상의 다마신 공정을 사용하여 소스 패드(30p) 및 비트라인(30b)을 형성한다. 상기 소스 패드(30p)는 상기 소스 콘택 플러그(26s)에 접촉하도록 형성되고, 상기 비트라인(30b)는 상기 드레인 콘택 플러그(26d)에 접촉하도록 형성된다. 도 6에는 상기 소스 패드(30p)와의 구분을 위하여 일부만 도시되었으나, 상기 비트라인(30b)은 상기 게이트 패턴(19)의 상부를 가로지르도록 형성될 수 있다.
도 7을 참조하면, 상기 제2 층간절연막(28), 상기 소스 패드(30p) 및 상기 비트라인(30b)을 덮는 금속 층간절연막(32)을 형성한다. 상기 금속 층간절연막 (32)을 관통하는 하부전극 콘택 플러그(34)를 형성한다. 상기 하부전극 콘택 플러그(34)는 다마신 공정을 통하여 형성될 수 있다.
도 8을 참조하면, 상기 금속 층간절연막(32) 상에 상기 하부전극 콘택 플러그(34)를 덮는 정보 저장요소(50)을 형성한다. 상기 정보 저장요소(50)는 상기 하부전극 콘택플러그(34)를 덮는 하부전극(36′), 상기 하부전극(36′) 상에 적층되어 상기 비아홀(40′)을 제공하는 몰딩 절연막 패턴(38′), 상기 비아홀(40′)을 채우는 상변화 물질막 패턴(46′) 및 상기 상변화 물질막 패턴(46′) 상에 적층된 상부전극(48′)을 포함한다. 상기 상변화 물질막 패턴(46′)은 상기 비아홀(40′)을 통하여 상기 하부전극(36′)에 국부적으로 형성된 상기 금속 질화층(44)과 접촉한다. 상기 정보 저장요소(50)을 형성하는 방법은 도 1 내지 도 5에서 설명된 바와 같으므로 이에 대한 설명은 생략한다.
도 9를 참조하면, 상기 금속 층간절연막(32) 상에 상기 정보 저장요소(50) 를 덮는 상부 층간절연막(52)을 형성한다. 상기 상부 층간절연막(52)을 패터닝하여 상기 상부전극(48′)을 노출시키는 플레이트 라인 콘택홀(52′)을 형성한다. 상기 플레이트 라인 콘택홀(52′) 내에 상부전극 콘택 플러그(54)를 형성한다. 상기 상부전극 콘택 플러그(54)는 텅스텐과 같은 금속막으로 형성할 수 있다. 이어서, 상기 상부전극 콘택 플러그(54) 및 상기 상부 층간절연막(52) 상에 알루미늄막 또는 텅스텐막과 같은 금속막을 형성하고, 상기 금속막을 패터닝하여 상기 상부전극 콘택 플러그(54)를 덮는 플레이트 라인(56)을 형성한다. 상기 플레이트 라인 (56)은 상기 게이트 패턴(19)과 평행하도록 형성될 수 있다.
상술한 바와 같이 본 발명에 의하면 도전층의 콘택영역에 국부적인 고저항영역을 형성함으로써 상기 도전층이 힛 싱크로 작용하는 것을 방지하고, 동시에 상기 도전층의 기생저항이 과도하게 커지는 것을 억제할 수 있게 된다.

Claims (28)

  1. 반도체기판 상부에 도전층을 형성하고,
    상기 도전층 상에 몰딩 절연막을 형성하고,
    상기 몰딩 절연막 내에 상기 도전층의 소정영역을 노출시키는 비아홀을 형성하고,
    상기 비아홀에 의하여 노출된 부분의 상기 도전층에 대한 질화 공정을 수행하고,
    상기 비아홀을 채우는 상변화 물질막을 형성하는 것을 포함하는 도전층 형성방법.
  2. 제 1 항에 있어서,
    상기 도전층은 전이금속층인 것을 특징으로 하는 도전층 형성방법.
  3. 제 2 항에 있어서,
    상기 도전층은 티타늄층, 지르코늄층, 하프늄층, 바나듐층, 니오븀층 및 탄탈륨층으로 이루어진 군에서 선택된 하나의 층인것을 특징으로 하는 도전층 형성방법.
  4. 제 3 항에 있어서,
    상기 도전층은 하프늄층, 니오븀층 또는 탄탈륨층인 것을 특징으로 하는 도전층 형성방법.
  5. 제 1 항에 있어서,
    상기 질화 공정은 급속열질화 공정, 플라즈마 질화공정 또는 라디칼 질화공정인 것을 특징으로 하는 도전층 형성방법.
  6. 제 5 에 있어서,
    상기 질화 공정들은 질소, 암모니아 기체 또는 하이드라진 기체분위기에서 수행되는 것을 특징으로 하는 도전층 형성방법.
  7. 제 1 항에 있어서,
    상기 비아홀을 형성하는 것은,
    상기 몰딩 절연막을 패터닝하여 상기 도전층의 소정영역을 노출시키는 예비 비아홀을 형성하고,
    상기 예비 비아홀의 측벽을 덮는 비아홀 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 도전층 형성방법.
  8. 삭제
  9. 제 8 항에 있어서,
    상기 상변화 물질막은 칼코게나이드 물질막으로 형성하는 것을 특징으로 하는 도전층 형성방법.
  10. 반도체기판 상에 금속 층간절연막을 형성하고,
    상기 금속 층간절연막을 관통하는 하부전극 콘택 플러그를 형성하고,
    상기 하부전극 콘택 플러그를 갖는 상기 금속 층간절연막 상에 하부 도전층 및 몰딩 절연막을 차례로 형성하고,
    상기 몰딩 절연막 내에 상기 하부 도전층의 소정영역을 노출시키는 비아홀을 형성하고,
    상기 비아홀에 의하여 노출된 부분의 상기 하부 도전층에 대한 질화 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 금속 층간절연막을 형성하기 전에 상기 반도체기판에 억세스 모스 트랜지스터를 형성하되, 상기 억세스 모스 트랜지스터는 서로 이격된 소스 영역 및 드레인영역과 아울러서 상기 소스 영역 및 드레인 영역 사이의 채널영역 상부의 게이트 전극을 갖도록 형성되고,
    상기 억세스 모스 트랜지스터를 갖는 반도체기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 내에 상기 소스 영역에 전기적으로 접속된 콘택 패드를 형성하는 것을 더 포함하되, 상기 하부전극 콘택 플러그는 상기 콘택 패드에 전기적으로 접속되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 하부 도전층은 전이금속층인 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 하부 도전층은 티타늄층, 지르코늄층, 하프늄층, 바나듐층, 니오븀층 및 탄탈륨층으로 이루어진 군에서 선택된 하나의 층인것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 하부 도전층은 하프늄층, 니오븀층 또는 탄탈륨층인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 10 항에 있어서,
    상기 질화 공정은 급속열질화 공정, 플라즈마 질화공정 또는 라디칼 질화공정인 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 에 있어서,
    상기 질화 공정들은 질소, 암모니아 기체 또는 하이드라진 기체분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 10 항에 있어서,
    상기 비아홀을 형성하는 것은,
    상기 몰딩 절연막을 패터닝하여 상기 하부 도전층의 소정영역을 노출시키는 예비 비아홀을 형성하고,
    상기 예비 비아홀의 측벽을 덮는 비아홀 스페이서를 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 10 항에 있어서,
    상기 질화공정을 수행한 후에, 적어도 상기 비아홀을 채우는 상변화 물질막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상변화 물질막은 칼코게나이드 물질막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 상변화 물질막을 형성한 후에,
    상기 상변화 물질막을 갖는 결과물 상에 상부 도전층을 형성하고,
    상기 상부 도전층, 상기 상변화물질막, 상기 몰딩 절연막 및 상기 하부 도전층을 패터닝하여 정보 저장요소를 형성하되, 상기 정보 저장요소는 상기 하부전극 콘택플러그를 덮는 하부전극, 상기 하부전극 상에 적층되어 상기 비아홀을 제공하는 몰딩 절연막 패턴, 상기 비아홀을 채우는 상변화 물질막 패턴, 및 상부전극을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 정보 저장요소를 형성한 후에,
    상기 정보 저장요소를 갖는 상기 반도체기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 상에 상기 상부전극과 전기적으로 접속된 플레이트 라인을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  22. 반도체기판 상부에 형성된 금속 층간절연막;
    상기 금속 층간절연막을 관통하는 하부전극 콘택 플러그;
    상기 하부전극 콘택 플러그를 덮도록 상기 금속 층간절연막 상에 배치된 하부전극;
    상기 하부전극 상에 배치되어 상기 하부전극의 소정영역을 노출시키는 비아홀을 제공하는 몰딩 절연막 패턴;
    상기 하부전극의 소정영역과 접촉하도록 상기 비아홀을 채우는 상변화 물질막 패턴;및
    상기 상변화 물질막 패턴과 접촉하는 부분의 상기 하부전극에 형성된 고저항영역을 포함하는 반도체 소자.
  23. 제 22 항에 있어서,
    상기 고저항 영역은 상기 하부전극을 이루는 금속을 포함하는 금속 질화층인 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서,
    상기 하부전극은 전이금속으로 이루어지는 것을 특징으로 하는 반도체 소자.
  25. 제 24 항에 있어서,
    상기 하부전극은 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀 및 탄탈륨으로 이루어진 군에서 선택된 하나의 금속을 포함하는 금속전극인 것을 특징으로 하는 반도체 소자.
  26. 제 25 항에 있어서,
    상기 하부전극은 하프늄 전극, 니오븀 전극 또는 탄탈륨 전극인 것을 특징으로 하는 반도체 소자.
  27. 제 26 항에 있어서,
    상기 금속 질화층은 하프늄 질화층, 니오븀 질화층 또는 탄탈륨 질화층인 것을 특징으로 하는 반도체 소자.
  28. 제 22 항에 있어서,
    상기 상변화 물질막 패턴은 칼코게나이드 물질막 패턴인 것을 특징으로 하는 반도체 소자.
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