KR100621228B1 - 반도체 소자의 배선 및 배선연결부 제조방법 - Google Patents

반도체 소자의 배선 및 배선연결부 제조방법 Download PDF

Info

Publication number
KR100621228B1
KR100621228B1 KR1020000081955A KR20000081955A KR100621228B1 KR 100621228 B1 KR100621228 B1 KR 100621228B1 KR 1020000081955 A KR1020000081955 A KR 1020000081955A KR 20000081955 A KR20000081955 A KR 20000081955A KR 100621228 B1 KR100621228 B1 KR 100621228B1
Authority
KR
South Korea
Prior art keywords
wiring
insulating layer
layer
forming
semiconductor device
Prior art date
Application number
KR1020000081955A
Other languages
English (en)
Other versions
KR20020052566A (ko
Inventor
이병주
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020000081955A priority Critical patent/KR100621228B1/ko
Publication of KR20020052566A publication Critical patent/KR20020052566A/ko
Application granted granted Critical
Publication of KR100621228B1 publication Critical patent/KR100621228B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H

Abstract

본 발명은 반도체 소자의 배선 및 배선연결부 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부 배선이 형성될 트렌치를 저유전상수값을 갖는 절연층의 소정 부위를 제거하여 형성한 다음, 노출된 절연층의 표면을 질화처리하여 배리어층의 구리에 대한 확산방지 기능을 강화하도록 한 반도체 소자의 다마신 구조 배선 및 배선연결부 제조방법에 관한 것이다. 본 발명에 따른 반도체 소자의 배선 및 배선연결부 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면을 소정 두께로 질화시켜 질화막을 형성하는 단계와, 노출된 상기 기판과 접촉하도록 상기 질화막 표면에 배리어층을 형성하는 단계와, 상기 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계와, 상기 도전층을 평탄화하여 상기 절연층 표면을 노출시키는 동시에 상기 홀과 트렌치 내부에만 상기 도전층을 잔류시키는 단계를 포함한다.

Description

반도체 소자의 배선 및 배선연결부 제조방법{Method of fabricating conductive lines and interconnections in semiconductor devices}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 및 배선연결부 제조방법을 도시하는 공정 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 배선 및 배선연결부 제조방법을 도시하는 공정 단면도.
본 발명은 반도체 소자의 배선 및 배선연결부 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부 배선이 형성될 트렌치를 저유전상수값을 갖는 절연층의 소정 부위를 제거하여 형성한 다음, 노출된 절연층의 표면을 질화처리하여 배리어층의 구리에 대한 확산방지 기능을 강화하도록 한 반도체 소자의 다마신 구조 배선 및 배선연결부 제조방법에 관한 것이다.
구리 배선을 적용하는 반도체 소자의 소자간 전기적 연결을 위한 배선연결부 및 배선과 그 형성기술은 층간 절연층의 콘택홀 또는 비아홀(via hole) 내에 플러그를 형성한 다음, 플러그 상에 배선을 패터닝하여 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.
이를 개선하기 위하여, 콘택 또는 비어플러그와 배선을 동시에 패터닝하여 형성하는 방법으로 듀알 다마신(dual damascene)구조가 제안되었으나, 이러한 구조 및 그 제조방법은 주변과의 단차(step difference)를 완화하는데는 우수하지만 배리어층의 단차피복도의 개선과 배선연결부에서의 저항감소가 더 필요하다.
최근까지의 배리어층에 대한 연구결과를 보면, 배리어층 형성물질로 Ta, TaN, TiN, WN, WSiN, TiSiN 등이 있다. 이중 대표적인 Ta 박막을 형성하기 위하여 스퍼터링의 일종인 IMP(ionized metal plasma)방법이 사용된다. 그러나, IMP 방법은 배선연결부의 바닥면에서의 단차피복도는 우수하지만 비어홀의 측면 카버리지가 열악하여 구리원자들의 절연층 측면으로의 확산방지 효과가 불리하다.
한편, TaN 박막으로 배리어층을 IMP 방법으로 형성할 경우, Ta 증착과 동시에 반응성질소 플라즈마에 의하여 질화반응(nitridation)이 일어나야 하므로 비어홀 또는 콘택홀 내부의 TaN 형성을 위한 스토이키오메트리(stoichiometry)가 불충분해져서 홀의 바닥 및 측면에서의 카버리지가 불량하다.
또한, 반도체소자의 고집적화와 고속화를 실현하기 위하여 배선공정에서는 RC 시간 지연(time delay)을 감소시켜야 하며, 동시에 배선연결부를 이루는 금속플러그의 단차피복도와 매립특성을 향상시켜야 한다.
반고체소자 형성시, 구리 배선과 저유전상수(k=약 2.7)를 갖는 층간 절연층을 사용하는 경우 층간 절연층으로 배선 또는 플러그의 구리원자가 확산되는 것을 방지하여야 한다. 이러한 구리원자에 대한 배리어 특성이 열악한 경우, 배선간의 누설전류(leakage)가 증가하고 수율이 감소하며, 비어홀간의 단락, RC 시간 지연의 증가 및 EM, SM 등의 신뢰성이 저하된다.
따라서, 종래 기술에서는 구리 도전층 형성전 단계에서 배리어 금속층의 단차피복도를 향상시키는 방법으로 이러한 문제의 해결을 시도하고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 배선 및 그 연결부 형성방법을 도시하는 공정 단면도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.
그리고, 제1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후, 제1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제1 배선(12)을 형성한다.
그 다음, 제1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 금속 배선 층간 절연층(inter-metal dielectric, 13)을 증착한다. 이때, 층간 절연층(13)은 TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.
그리고, 층간 절연층(13)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제1 배선층(12)을 노출시키는 접촉홀 내지는 비아홀 및 상부 배선인 제2 배선의 패턴이 음각된 트렌치를 형성한다. 즉, 후속공정에서 비아홀에는 상부 배선과 하부 배선인 제1 배선(12)을 연결하는 플러그가 형성되고, 트렌치에는 상부 배선이 형성된다.
이때, 접촉홀 내지는 비어홀과 트렌치는 동시에 패터닝되는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부를 정의하는 제1 홀을 소정의 깊이로 층간 절연층을 제거하여 형성한다. 이때, 제1 홀에 의하여 제1 배선(12)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제1 홀을 포함하는 부위 상부의 층간 절연층(13) 위에 형성한 다음, 식각마스크를 이용하여 층간 절연층(13)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제1 홀 하부의 층간 절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
도 1b를 참조하면, 잔류한 층간 절연층(13) 상에 트렌치 및 비아홀을 통해 제1 배선(12)과 접촉되도록 배리어층(14)을 PVD(physical vapor deposition)법으로 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP 법으로 Ta 또는 TaN을 증착하여 형성한다. 그러나, 상기한 바와 같이 TiN의 이러한 배리어층으로의 역할이 불안정하며, TaN의 경우 홀의 바닥면 및 측면에서 단차피복도가 열악하다.
도 1c를 참조하면, 배리어층(14) 상에 상부 배선인 제2 배선을 형성하기 위하여 금속 등의 상부 도전층(15)을 CVD 또는 스퍼터링 등의 방법으로 증착하여 형성한다. 이때, 상부 도전층은 Al, Cu 등을 사용하여 형성할 수 있다. 구리를 사용할 경우, 배리어층(14) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(electroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(15)을 상에 형성한다. 따라서, 배선간의 연결부와 상부 배선 형성층이 동시에 형성되었다.
도 1d를 참조하면, 형성된 구리 벌크층에 평탄화 공정을 실시하여 잔류한 층간 절연층(13) 표면을 노출시켜 별도의 패터닝공정 없이 제1 배선(12)과 전기적으로 연결된 상부 배선인 제2 배선(150)을 형성한다. 이때, 평탄화 공정은 화학기계적 연마법으로 한다.
그러나, 종래 기술에 따른 반도체 소자의 배선연결부 및 배선 형성방법은 구리 배선공정에서 배리어층 형성시 단차피복도가 열악하거나 배리어층으로의 역할이 불안정한 문제점이 있다.
따라서, 본 발명의 목적은 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부 배선이 형성될 트렌치를 저유전상수값을 갖는 절연층의 소정 부위를 제거하여 형성한 다음, 노출된 절연층의 표면을 질화처리하여 배리어층의 구리에 대한 확산방지 기능을 강화하도록 한 반도체 소자의 다마신 구조 배선 및 배선연결부 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 배선 및 배선연결부 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면을 소정 두께로 질화시켜 질화막을 형성하는 단계와, 노출된 상기 기판과 접촉하도록 상기 질화막 표면에 배리어층을 형성하는 단계와, 상기 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계와, 상기 도전층을 평탄화하여 상기 절연층 표면을 노출시키는 동시에 상기 홀과 트렌치 내부에만 상기 도전층을 잔류시키는 단계를 포함한다.
바람직하게, 상기 질화막은 상기 절연층의 표면을 질소 플라즈마 분위기에서 상기 질화하여 100-800Å 두께로 형성하고, 상기 절연층은 SiOC로 형성하고 상기 질화막은 SiON 또는 SiN으로 형성하며, 상기 질화는 200-400℃에서 10분 이내의 처리시간으로 실시한다.
본 발명은 비저항이 낮은 구리 배선과 유전상수(k)가 작은 절연층, 예를 들면, SiOC(CORAL, Novellus사), 블랙 다이아몬드(Applied Materials사) 등의 절연층을 사용하여 다마신 구조의 배선공정을 구현한다. 이때, 상기와 같은 물질로 배선과 절연층을 형성하는 이유는 금속의 비저항과 절연막의 유전상수가 작을수록 RC 시간 지연이 감소하여 고성능소자에 적합하기 때문이다.
본 발명에서는 금속 배선 절연층으로 낮은 유전상수를 갖는 SiOC를 사용하여 형성하고, 절연층의 소정 부위를 제거하여 배선연결부(interconnection)를 형성하는 비어홀 또는 콘택홀과 상부 배선을 정의하는 트렌치를 형성하고, 절연층의 노출된 표면을 질화(nitridation)시킨다.
따라서, 절연층 표면이 SiON 또는 SiN 형태로 변화하여 질화막을 형성하게 되며, 이러한 질화막은 구리이온 또는 원자의 확산을 막는 배리어층 역할을 한다. 따라서, 질화막은 별도의 금속 배리어층과 함께 구리에 대한 배리어 특성을 향상시키게 된다.
따라서, 본 발명은 구리로 배선 및 배선연결부를 형성하고 저유전상수 절연층을 이용하는 다마신(damascene)구조의 형성 공정에서 구리층이 형성되는 절연층의 표면을 질소분위기에서 플라즈마 처리하는 방법으로 질화시켜 다음과 같은 효과를 가져온다.
먼저, 유전상수가 작은 절연층과 비저항이 작은 구리 배선을 형성하므로 반도체소자의 RC 시간 지연을 감소시킨다.
그리고, 질화된 절연층 표면은 SiON 또는 SiN으로 변화하며, 이러한 질화막은 절연층 내부로 구리원자 확산을 막는 배리어 특성이 우수하므로, 구리원자 확산에 기인한 배선간의 누설(leakage), 비어홀간의 단락 및 소자신뢰성 저하 등을 방지할 수 있다.
그리고, 절연층의 질화를 위한 플라즈마 처리온도가 약 200-400℃이고 처리시간을 10분 이내로 한정하므로 반도체소자에 스트레스 등의 열 충격을 유발하지 않는 등의 안정성이 보장된다.
또한, 저유전상수 절연층의 표면을 질화하여 질화막을 형성하지 않는 종래 기술에 비하여 배리어 금속층의 두께를 감소시킬 수 있으므로 구리 형성 두께를 증가시켜 전체 배선 저항을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 배선 및 배선연결부 제조방법을 도시하는 공정 단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 위에 구리 등으로 이루어진 하부 배선(21)이 층간 절연층(22)에 의하여 상부 표면만 노출시키도록 형성되어 있다.
이러한 하부 배선(21)과 층간 절연층(22)의 상부 표면에 질화막 등으로 이루어진 캡핑층(23)을 형성한다.
그리고, 캡핑층(23)상에 저유전상수값을 갖는 금속 배선 절연층(inter metal dielectric, 24)을 형성한다. 이때, 층간 절연층(24)은 SiOC를 PVD(physical vapor deposition)로 증착하여 형성할 수 있다.
그리고, 금속 배선 절연층(24)과 캡핑층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 하부 배선(21)을 노출시키는 접촉홀(H) 내지는 비아홀(H) 및 이후 형성될 상부 배선 패턴이 음각된 트렌치(T)를 형성한다. 즉, 후속공정에서 비아홀(H)에는 상부 배선과 하부 배선(21)을 연결하는 플러그가 형성되고, 트렌치(T)에는 상부 배선이 형성된다.
이때, 접촉홀(H) 내지는 비어홀(H)과 트렌치(T)는 동시에 패터닝될 수 있는데 그 방법은 다음과 같다.
먼저, 비아홀 형성부를 정의하는 제1 홀을 소정의 깊이로 금속 배선 절연층(24)의 소정 부위를 제거하여 형성한다. 이때, 제1 홀에 의하여 캡핑층(23)의 표면이 노출되지 않도록 한다.
그리고, 트렌치 패턴이 정의된 식각마스크를 제1 홀을 포함하는 부위 상부의 금속 배선 절연층(24) 위에 형성한 다음, 식각마스크를 이용하여 금속 배선 절연층(24)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제1 홀 하부의 금속 배선 절연층이 자동얼라인되어 동시에 식각되어 상부가 확장된 비아홀이 형성된다.
그 다음, 캡핑층의노출 부위를 제거하여 하부 배선(21)의 상부 표면을 노출시킨 후, 식각마스크를 제거한다.
도 2b를 참조하면, 비아홀과 트렌치 형성으로 노출된 부위를 포함하는 금속 배선 절연층(24)의 표면을 질화시켜 질화막(25)을 형성한다. 이때, 질화막(25)은 금속 배선 절연층(24)을 질소분위기에서 플라즈마 처리하여 특히, 비아홀 및 트렌치의 내부 표면의 금속 배선 절연층 표면을 SiON 또는 SiN으로 변화시켜 약 100-800Å의 두께로 형성한다. 이러한 질화막(25)은 구리원자의 확산에 대한 배리어 특성이 우수한 물질로 알려져 있다. 이러한 질화공정 조건은 질소 플라즈마의 처리온도를 200-400℃로 하며 처리시간은 10분 이내로 한다. 질화 공정 조건의 처리온도가 타공정 진행 온도와 비슷한 수준이므로 기판에 열적 스트레스 등을 유발하지 않아 공정 안정성이 확보된다.
도 2c를 참조하면, RF 스퍼터링 세정 또는 수소환원 세정공정 등의 방법으로 역시 질화된 하부 배선(21)의 표면을 세정한다.
금속 배선 절연층이 질화되어 형성된 질화막(25)상에 트렌치 및 비아홀을 통해 하부 배선(21)과 접촉되도록 배리어층(26)을 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP 법으로 Ta 또는 TaN을 증착하여 형성할 수 있다. Ta 또는 TaN을 형성한 경우, 그 두께는 100-800Å 정도로 한다.
그러나, 상기한 바와 같이 TiN의 이러한 배리어층으로의 역할이 불안정하며, TaN의 경우 홀의 바닥면 및 측면에서 단차피복도가 열악하다. 따라서, 이러한 배리어층(26)의 불완전한 배리어 특성을 질화막(25)이 보완한다.
또한, 질화막(25)에 의하여 배리어 특성이 강화되므로 종래의 공정에 비하여 배리어층을 더 얇게 증착할 수 있다.
도 2d를 참조하면, 배리어층(26) 상에 상부 배선과 배선연결부 플러그를 동시에 형성하기 위하여 금속 등의 상부 도전층(27)을 형성한다. 이때, 상부 도전층은 구리(Cu)를 사용하여 형성하며, 이러한 구리층(27)은 무전해도금, 전해도금, 스퍼터링, CVD 중 어느 방법으로 증착하여도 무방하다.
그러나, 매립 특성 및 물성이 우수한 전해도금법으로 구리층(27)을 형성할 경우, 배리어층(26) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 IMP 스퍼터링 또는 PVD법으로 증착하여 500-2000Å 두께로 형성한 다음, 구리 씨드층을 이용하는 전기도금법(electroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(27)을 형성한다. 따라서, 배선간의 연결부와 상부 배선 형성층이 동시에 형성되었다.
도 2e를 참조하면, 형성된 구리 벌크층에 평탄화 공정을 실시하여 금속 배선 절연층(24) 표면을 노출시켜 별도의 패터닝공정 없이 하부 배선(21)과 전기적으로 연결된 상부 배선(270)을 형성한다. 이때, 평탄화 공정은 화학기계적 연마법으로 한다.
그리고, 도시되지는 않았지만, 상부 배선(27)을 포함하는 금속 배선 절연층(24)상에 캡핑층을 질화막 등으로 증착할 수 있다. 이러한 캡핑층은 상부 배선의 구리원자가 상부 층간 절연층(interlayer dielectric)으로 확산하는 것을 방지하는 역할을 한다.
따라서, 본 발명은 유전상수가 작은 절연층과 비저항이 작은 구리 배선을 형성하므로 반도체소자의 RC 시간 지연을 감소시키고, 질화된 절연층 표면은 SiON 또는 SiN으로 변화하며 이러한 질화막은 절연층 내부로 구리원자 확산을 막는 배리어 특성이 우수하므로 구리원자 확산에 기인한 배선간의 누설(leakage), 비어홀간의 단락 및 소자신뢰성 저하 등을 방지할 수 있고, 절연층의 질화를 위한 플라즈마 처리온도가 약 200-400℃이고 처리시간을 10분 이내로 한정하므로 반도체소자에 스트레스 등의 열충격을 유발하지 않는 등의 안정성이 보장되며, 또한, 저유전상수 절연층의 표면을 질화하여 질화막을 형성하지 않는 종래 기술에 비하여 배리어 금속층의 두께를 감소시킬 수 있으므로 구리 형성 두께를 증가시켜 전체 배선 저항을 감소시킬 수 있는 장점이 있다.

Claims (5)

  1. 반도체 기판상에 절연층을 형성하는 단계와,
    상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와,
    상기 홀과 트렌치에 의하여 노출된 표면을 포함하는 상기 절연층의 표면을 질소 플라즈마 분위기에서 100-800Å 두께로 질화시켜 질화막을 형성하는 단계와,
    노출된 상기 기판과 접촉하도록 상기 질화막 표면에 배리어층을 형성하는 단계와,
    상기 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계와,
    상기 도전층을 평탄화하여 상기 절연층 표면을 노출시키는 동시에 상기 홀과 트렌치 내부에만 상기 도전층을 잔류시키는 단계
    를 포함하는 반도체 소자의 배선 및 배선연결부 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연층은 SiOC로 형성하고 상기 질화막은 SiON 또는 SiN으로 형성하는 것이 특징인 반도체 소자의 배선 및 배선연결부 제조방법.
  4. 제 1 항에 있어서,
    상기 질화는 200-400℃에서 10분 이내의 처리시간으로 실시하는 것이 특징인 반도체 소자의 배선 및 배선연결부 제조방법.
  5. 제 1 항에 있어서,
    상기 도전층은 구리로 형성하는 것이 특징인 반도체 소자의 배선 및 연결부 제조방법.
KR1020000081955A 2000-12-26 2000-12-26 반도체 소자의 배선 및 배선연결부 제조방법 KR100621228B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000081955A KR100621228B1 (ko) 2000-12-26 2000-12-26 반도체 소자의 배선 및 배선연결부 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000081955A KR100621228B1 (ko) 2000-12-26 2000-12-26 반도체 소자의 배선 및 배선연결부 제조방법

Publications (2)

Publication Number Publication Date
KR20020052566A KR20020052566A (ko) 2002-07-04
KR100621228B1 true KR100621228B1 (ko) 2006-09-13

Family

ID=27685946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000081955A KR100621228B1 (ko) 2000-12-26 2000-12-26 반도체 소자의 배선 및 배선연결부 제조방법

Country Status (1)

Country Link
KR (1) KR100621228B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629265B1 (ko) 2004-08-04 2006-09-29 삼성전자주식회사 국부적인 고저항영역을 구비하는 도전층 형성방법 및 이를사용하여 제조된 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040756A (ko) * 1997-11-19 1999-06-05 김영환 반도체 소자의 금속 배선층 콘택 형성 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040756A (ko) * 1997-11-19 1999-06-05 김영환 반도체 소자의 금속 배선층 콘택 형성 방법

Also Published As

Publication number Publication date
KR20020052566A (ko) 2002-07-04

Similar Documents

Publication Publication Date Title
US7550822B2 (en) Dual-damascene metal wiring patterns for integrated circuit devices
US6509267B1 (en) Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
KR100422597B1 (ko) 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100482180B1 (ko) 반도체 소자 제조방법
US6821879B2 (en) Copper interconnect by immersion/electroless plating in dual damascene process
JP4516640B2 (ja) 半導体素子における相互接続構造の形成方法
US7651942B2 (en) Metal interconnect structure and method
US6011311A (en) Multilevel interconnect structure for integrated circuits
US6472231B1 (en) Dielectric layer with treated top surface forming an etch stop layer and method of making the same
US20020064941A1 (en) Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US6365506B1 (en) Dual-damascene process with porous low-K dielectric material
WO2004100257A1 (en) Method to form selective cap layers on metal features with narrow spaces
US6555461B1 (en) Method of forming low resistance barrier on low k interconnect
KR100860133B1 (ko) 이온 주입에 의한 측벽 밀도의 국부적 증가
KR20010076659A (ko) 반도체 소자의 배선형성 방법
US6713874B1 (en) Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
KR100482179B1 (ko) 반도체 소자 제조방법
US6576982B1 (en) Use of sion for preventing copper contamination of dielectric layer
KR100376873B1 (ko) 반도체 장치의 배선 및 배선 연결부와 그 제조방법
US6380082B2 (en) Method of fabricating Cu interconnects with reduced Cu contamination
JP2000150517A (ja) 半導体集積回路装置およびその製造方法
KR100621228B1 (ko) 반도체 소자의 배선 및 배선연결부 제조방법
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
US6277755B1 (en) Method for fabricating an interconnect
KR100386628B1 (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee