JP4516640B2 - 半導体素子における相互接続構造の形成方法 - Google Patents

半導体素子における相互接続構造の形成方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に、半導体素子に関し、更に特定すれば、半導体素子における相互接続構造およびその形成方法に関するものである。
【０００２】
【従来の技術】
半導体業界では、導電性相互接続部を形成する場合には、従来より化学蒸着（ＣＶＤ：Chemical Vapor Deposition）プロセスおよび物理蒸着（ＰＶＤ：Physical Vapor Deposition）プロセスが用いられている。現在では、コスト，堆積の容易性，および機器の可用性のため、ＰＶＤプロセスの方が好適である。しかしながら、半導体素子の臨界寸法(critical dimension)が縮小するに連れて、コンタクトおよびバイア開口のアスペクト比が増大し、ＰＶＤプロセスを用いてこれらの開口内にコンフォーマルな膜(conformal film)を形成することが難しくなっている。このように、現在のＰＶＤプロセスは、アスペクト比が高い開口内におけるステップ・カバレッジ(step coverage)が貧弱であり、形成される相互接続構造にボイドが含まれる場合もしばしばある。これらのボイドは、相互接続構造の全体的な導電性を低下させ、半導体素子の信頼性に悪影響を与える。一方、ＣＶＤプロセスは、典型的にＰＶＤプロセスよりもコンフォーマルな膜を与える。しかしながら、ＣＶＤプロセスは、高価な処理機器を必要とし、および清浄のための中断を頻繁に必要とし、しかも高コストで低効率の化学先駆体(chemical precursor)を使用する。加えて、ＣＶＤ技術を用いて高アスペクト比の開口内に形成される相互接続構造は、ボイドの形成という問題もあり、これらのフィルムの下地誘電体物質への接着がしばしば問題となる。
【０００３】
【発明が解決しようとする課題】
したがって、高アスペクト比の開口内に非常にコンフォーマルな膜を堆積し、相互接続構造におけるボイドの形成を低減するために使用可能な、メタライゼーション・プロセスが必要とされている。
【０００４】
【発明の実施の形態】
図１に示すのは、本発明の一実施例による集積回路構造の部分５である。この集積回路構造は、半導体基板１０，フィールド分離領域１２，トランジスタ１４，導電性プラグ２４，誘電体層２２，エッチ・ストップ層２６，および誘電体層２８を備えている。トランジスタ１４は、ソース／ドレイン領域１６，ゲート誘電体層１８，およびゲート電極２０を備えている。一実施例では、半導体基板１０は単結晶シリコン基板である。あるいは、半導体基板１０は、絶縁物上シリコン基板(silicon-on-insulator substrate)，サファイア上シリコン基板(silicon-on-sapphire substrate)等としてもよい。
【０００５】
一実施例では、フィールド分離領域１２は、トレンチ分離領域であり、従来のエッチングおよび化学機械式研摩技法を用いて形成される。あるいは、フィールド分離領域１２は、フィールド酸化物領域としてもよく、その場合、シリコン選択酸化（ＬＯＣＯＳ：local oxidation of silicon），ポリ・バッファＬＯＣＯＳ（ＰＢＬ：poly-buffered LOCOS），ポリシリコン封入選択酸化（ＰＥＬＯＸ：polysilicon encapsulated local oxidation）等のような、従来からの技術を用いて形成する。
【０００６】
一実施例では、ゲート誘電体層１８は、熱二酸化シリコンの層であり、半導体基板１０の一部を熱的に酸化させることによって形成する。あるいは、ゲート誘電体層１８は、窒化シリコンの層，酸窒化シリコンの層，化学蒸着二酸化シリコンの層，窒化酸化物層，またはこれらの組み合わせとすることも可能である。
【０００７】
一実施例では、ゲート電極２０はポリシリコンの層である。あるいは、ゲート電極２０は、タングステンまたはモリブデンのような金属層，窒化チタンまたは窒化タングステンのような金属窒化物層、あるいはこれらの組み合わせとすることも可能である。加えて、ゲート電極２０は、ポリシリコン層上を覆う珪化タングステン，珪化チタン，または珪化コバルトのような金属珪化物層から成るポリサイド層とすることも可能である。
【０００８】
一実施例では、誘電体層２２はプラズマ堆積酸化物の層であり、これを形成するには、ＴＥＯＳをソース・ガスとして用いる。あるいは、誘電体層２２は、窒化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧ層，酸窒化シリコン層，ポリイミド層，低誘電率絶縁物，またはこれらの組み合わせとすることも可能である。
【０００９】
一実施例では、導電性プラグ２４を形成するには、チタン／窒化チタン・バリア層およびタングステン・コンタクト・フィル(tungsten contact fill)を用いる。堆積した後、従来のエッチングまたは化学機械式研摩技法を用いてタングステンおよび下地のチタン／窒化チタン・バリア層の部分を除去し、導電性プラグ２４を形成する。あるいは、導電性プラグ２４は、ポリシリコンをコンタクト・フィル材として用いて形成することも可能である。
【００１０】
一実施例では、エッチ・ストップ層２６は、酸窒化シリコンの層であり、従来のプラズマ堆積技術を用いて形成する。あるいは、エッチ・ストップ層２６は、プラズマ堆積窒化シリコンの層，窒化硼素層等とすることも可能である。
【００１１】
一実施例では、誘電体層２８は、プラズマ堆積酸化物の層であり、ＴＥＯＳをソース・ガスとして用いて形成する。あるいは、誘電体層２８は、窒化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧ層，酸窒化シリコン層，ポリイミド層，低誘電率絶縁体等とすることも可能である。加えて、前述の誘電体物質の組み合わせを用いても、誘電体層２８を形成可能である。
【００１２】
次に、図２において、誘電体層２８の一部およびエッチ・ストップ層２６の一部を除去し、導電性プラグ２４の一部を露出させ、相互接続開口２９を形成する。次に、相互接続開口２９内に導電性バリア層３０を形成する。一実施例では、導電性バリア層３０は窒化タンタルの層である。あるいは、導電性バリア層３０は、窒化チタンの層，窒化タングステンの層，窒化タンタル・シリコンの層，タンタルの層，チタン−タングステン層（ＴｉＷ）等とすることも可能である。導電性バリア層３０は、従来のスパッタリングまたは化学蒸着技術を用いて堆積することができる。
【００１３】
次に、従来からの技法を用いて、無電解堆積プロセスのための触媒層３１を、導電性バリア層３０上に形成する。一実施例では、触媒層３１はパラジウム−錫（Ｐｄ−Ｓｎ）コロイドから成る。この特定実施例では、パラジウム−錫コロイドから成る層を形成する前に、酸性溶液において導電性バリア層３０にエッチングを行い、導電性バリア層３０の外面上に酸化物が形成されている場合、これを全て除去する。例えば、導電性バリア層３０が窒化チタンから成る場合、硫酸溶液を用いれば、窒化チタン・バリア層の上面上に形成され得るあらゆる酸化チタンを除去することができる。同様に、導電性バリア層３０がタンタルまたは窒化タンタルから成る場合、フッ化水素酸の溶液を用いれば、タンタルまたは窒化タンタル・バリア層の上面上に形成されるあらゆる五酸化タンタルを除去することができる。導電性バリア層３０をエッチングすることにより、触媒層３１の下地の導電性バリア層３０に対する接着性が向上することがわかっている。尚、導電性バリア層３０が酸化物の形成を生じ難い場合、前述のエッチング・プロセスは不要としてもよいことは認められよう。あるいは、他の金属コロイド、あるいは銅または金のような他の導電性材料を用いて触媒層３１を形成してもよい。例えば、プラチナ酸(platinic acid)を用いて、プラチナから成る触媒層を導電性バリア層３０上に形成することが可能である。同様に、塩化パラジウムを用いて、パラジウムから成る触媒層を導電性バリア層３０上に形成することも可能である。
【００１４】
次に、無電解堆積プロセスを用いて、触媒層３１上に導電性シード層３２を形成する。導電性シード層３２は、図２に示すように、相互接続開口２９を充填するには不十分な厚さを有するが、電気めっきに必要な電流密度を導通させかつ搬送するには十分に厚いので、電気めっきシード層として用いることができる。一実施例では、導電性シード層３２は、約５００オングストロームの厚さを有する銅の層である。この特定実施例では、第二銅イオン，ホルムアルデヒド，およびエチレンジアミン四酢酸（ＥＤＴＡ）を含む無電解めっき溶液を用いて、無電解銅層を下地の触媒層３１上にめっきする。
【００１５】
あるいは、他の従来からの銅めっき溶液を用いて、または無電解プロセスによって触媒層３１上にめっき可能な他の導電性物質を用いて、導電性シード層３２を形成することも可能である。例えば、導電性シード層３２は、無電解ニッケル，無電解錫，無電解銀，無電解パラジウム，または無電解金の層とすることが可能である。
【００１６】
無電解堆積プロセスは、導電性シード層３２をコンフォーマルに高アスペクト比の開口に堆積することができ、しかもステップ・カバレッジが良好であることを注記するのは重要である。
【００１７】
次に、図３において、電気めっきプロセスを用いて導電性シード層３２上に導電性金属層３４を形成する。導電性金属層３４は、図３に示すように、相互接続開口２９を充填するのに十分な厚さを有する。一実施例では、導電性金属層３４は、銅の層であり、銅（Ｃｕ），硫酸銅（Ｃｕ2ＳＯ4），硫酸（Ｈ2ＳＯ4），および塩酸（ＨＣｌ）等からの塩素イオンを含むめっき溶液を用いて堆積する。この特定実施例では、銅電気めっきプロセスの間、半導体基板の縁付近では電流密度を変更し、銅の電気めっき均一性向上を図る。あるいは、導電性金属層３４は、従来からの電気めっき技術を用いて形成することも可能であり、更に、ニッケルまたは金のようなその他の導電性材料を用いて形成することも可能である。導電性シード層３２は、前述の電気めっきプロセスのためのシード層として機能することを注記するのは重要である。したがって、高いアスペクト比を有する開口に、導電性金属層３４を確実に充填することができる。何故なら、高アスペクト比の開口内にコンフォーマルに堆積可能な導電性シード層３２によって、導電性金属層３４を続いて同じ高アスペクト比の開口内に、高いコンフォーマリティ(conformality)で堆積することが可能となるからである。
【００１８】
図４において、導電性金属層３４，導電性シード層３２，触媒層３１，および導電性バリア層３０の部分を除去し、図２に示す、相互接続開口２９内に導電性相互接続部３９を形成する。この場合、導電性相互接続部３９は、導電性バリア層３０の残り部分３６，触媒層３１の残り部分３５，導電性シード層３２の残り部分３７，および導電性金属層３４の残り部分２８から成る。導電性金属層３４および導電性シード層３２が銅であり、触媒層３１がパラジウムから成り、導電性バリア層３０がチタン，タングステン，またはタンタルから成る特定実施例では、導電性相互接続部３９は、化学機械式研摩プロセスによって形成することができる。ここで、化学機械式研摩プロセスは、過酸化水素，クエン酸アンモニウム，アルミナ，１，２，４−トリアゾル，および脱イオン水から成る研磨用スラリを用いる。あるいは、導電性相互接続部３９は、イオン・ビーム・ミリング(ion-beam milling)，反応性イオン・ビーム・エッチング，およびプラズマ・エッチングのような従来からのエッチング技術を用いて、あるいはエッチングおよび研磨技術の組み合わせを用いて形成することも可能である。無電解めっきプロセスを電気めっきプロセスと組み合わせることにより、高アスペクト比の開口内に信頼性高くしかも抵抗が小さい導電性相互接続部３９の形成が可能となることが認められよう。
【００１９】
次に、導電性相互接続部３９上に、バリア層４０を形成する。一実施例では、バリア層４０はプラズマ堆積窒化シリコンの層である。あるいは、バリア層４０は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層等とすることも可能である。導電性相互接続部３９上には次に誘電体層を堆積するが、バリア層４０は、導電性相互接続部３９内の金属原子が、上に位置する誘電体層内に拡散するのを防止するように作用する。例えば、導電性相互接続部３９が銅から成る場合、バリア層４０は、銅拡散バリアとして機能する。
【００２０】
バリア層４０上に、レベル間誘電体層４８を形成する。一実施例では、レベル間誘電体層４８は、図５に示すように、誘電体層４２，エッチ・ストップ層４４および誘電体層４６から成る。
【００２１】
誘電体層４２は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして堆積する。あるいは、誘電体層４２は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁体等とすることも可能である。
【００２２】
エッチ・ストップ層４４は、プラズマ堆積酸窒化シリコンの層とすることができる。あるいは、エッチ・ストップ層４４は、プラズマ堆積窒化シリコンの層，窒化硼素の層等とすることも可能である。
【００２３】
誘電体層４６は、ＴＥＯＳをソース・ガスとして用いて形成した、プラズマ堆積酸化物の層とすることができる。あるいは、誘電体層４６は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁体等とすることも可能である。尚、レベル間誘電体層４８は、異なる誘電体を用いて形成する必要はないことは認められよう。例えば、レベル間誘電体層４８は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，ポリイミド，低誘電率絶縁体等のような、単一の誘電体物質を用いて形成することも可能である。
【００２４】
図６において、レベル間誘電体層４８の一部およびバリア層４０の一部にパターニングを行い、レベル間誘電体層４８内にデュアル・インレイド開口(dual inlaid opening)５０を形成する。図６に示すように、デュアル・インレイド開口５０は相互接続部５２およびバイア部５４から成り、バイア部５４は導電性相互接続部３９の一部を露出させる。パターニング・プロセスの間、誘電体層４６にエッチングを行い相互接続部５２を形成する際に、エッチ・ストップ層４４が誘電体層４２を保護する。
【００２５】
次に、図７において、導電性バリア層５２をデュアル・インレイド開口５０内に形成する。一実施例では、導電性バリア層５２は窒化タンタルの層である。あるいは、導電性バリア層５２は、窒化チタンの層，窒化タングステンの層，窒化タンタル・シリコンの層，タンタルの層，チタン−タングステン層（ＴｉＷ）等とすることも可能である。導電性バリア層５２は、従来のスパッタリングまたは化学蒸着技術を用いて堆積することができる。
【００２６】
次に、従来からの技術を用いて導電性バリア層５２上に、無電解堆積プロセスのために触媒層５３を形成する。一実施例では、触媒層５３はパラジウム−錫（Ｐｄ−Ｓｎ）コロイドから成る。この特定実施例では、パラジウム−錫コロイドから成る層を形成する前に、酸性溶液内で導電性バリア層５２にエッチングを行い、導電性バリア層５２の外面上に酸化物が形成されている場合、これを全て除去する。例えば、導電性バリア層５２が窒化チタンから成る場合、硫酸溶液を用いれば、窒化チタン・バリア層の上面上に形成され得るあらゆる酸化チタンを除去することができる。同様に、導電性バリア層５２がタンタルまたは窒化タンタルから成る場合、フッ化水素酸の溶液を用いれば、タンタルまたは窒化タンタル・バリア層の上面上に形成されるあらゆる五酸化タンタルを除去することができる。導電性バリア層５２をエッチングすることにより、触媒層５３の下地の導電性バリア層５２に対する接着性が向上することがわかっている。尚、導電性バリア層５２が酸化物の形成を生じ難い場合、前述のエッチング・プロセスは不要としてもよいことは認められよう。あるいは、他の金属コロイド、あるいは銅または金のような他の導電性材料を用いて触媒層３１を形成してもよい。例えば、プラチナ酸を用いて、プラチナから成る触媒層を導電性バリア層５２上に形成することが可能である。同様に、塩化パラジウムを用いて、パラジウムから成る触媒層を導電性バリア層５２上に形成することも可能である。
【００２７】
次に、無電解堆積プロセスを用いて、触媒層５３上に導電性シード層５４を形成する。導電性シード層５４の厚さは、図７に示すように、デュアル・インレイド開口５０を充填するには不十分である。一実施例では、導電性シード層５４は、約５００オングストロームの厚さを有する銅の層である。この特定実施例では、第二銅イオン，ホルムアルデヒド，およびエチレンジアミン四酢酸（ＥＤＴＡ）を含む無電解めっき溶液を用いて、無電解銅層を下地の触媒層５３上にめっきする。
【００２８】
あるいは、他の従来からの銅めっき溶液を用いて、または無電解プロセスによって触媒層５３上にめっき可能な他の導電性物質を用いて、導電性シード層５４を形成することも可能である。例えば、導電性シード層５４は、無電解ニッケル，無電解錫，無電解銀，無電解パラジウム，または無電解金の層とすることが可能である。
【００２９】
無電解堆積プロセスは、導電性シード層５４を高アスペクト比の開口にコンフォーマルに堆積することができ、しかもステップ・カバレッジが良好であることを注記するのは重要である。
【００３０】
次に、図８において、電気めっきプロセスを用いて導電性シード層５４上に導電性金属層を形成する。導電性金属層は、デュアル・インレイド開口５０を充填するのに十分な厚さを有する。一実施例では、導電性金属層は銅の層であり、銅（Ｃｕ），硫酸銅（Ｃｕ2ＳＯ4），硫酸（Ｈ2ＳＯ4），および塩酸（ＨＣｌ）等からの塩素イオンを含むめっき溶液を用いて堆積する。この特定実施例では、図３において先に説明したように、銅電気めっきプロセスの間、半導体基板の縁付近では電流密度を変更し、銅の電気めっき均一性向上を図る。あるいは、導電性金属層は、従来からの電気めっき技術を用いて形成してもよく、更に、ニッケルまたは金のようなその他の導電性材料を用いて形成してもよい。導電性シード層５４は、前述の電気めっきプロセスのためのシード層として機能することを注記するのは重要である。したがって、高いアスペクト比を有する開口に、導電性金属層を確実に充填することができる。何故なら、高アスペクト比の開口内にコンフォーマルに堆積可能な導電性シード層５４によって、続いて同じ高アスペクト比の開口内に高い一致性(conformality)で導電性金属層を堆積することが可能となるからである。
【００３１】
図８において、導電性金属層，導電性シード層５４，触媒層５３，および導電性バリア層５２の部分を除去し、デュアル・インレイド開口５０内に導電性相互接続部６２を形成する。この場合、導電性相互接続部６２は、導電性バリア層５２の残り部分５７，触媒層５３の残り部分５８，導電性シード層５４の残り部分５９，および導電性金属層の残り部分６０から成る。導電性金属層および導電性シード層５４が銅であり、触媒層５３がパラジウムから成り、導電性バリア層５２がチタン，タングステン，またはタンタルから成る特定実施例では、導電性相互接続部６２は、化学機械式研摩プロセスによって形成することができる。ここで、化学機械式研摩プロセスは、図４において先に説明したように、過酸化水素，クエン酸アンモニウム，アルミナ，１，２，４−トリアゾル，および脱イオン水から成る研磨用スラリを用いる。あるいは、導電性相互接続部６２は、イオン・ビーム・ミリング(ion-beam milling)，反応性イオン・ビーム・エッチング，およびプラズマ・エッチングのような従来からのエッチング技術を用いて、あるいはエッチングおよび研磨技術の組み合わせを用いて形成することも可能である。尚、無電解めっきプロセスを電気めっきプロセスと組み合わせることにより、高アスペクト比の開口内に信頼性高くしかも抵抗が小さい導電性相互接続部６２の形成が可能となることが認められよう。
【００３２】
次に、導電性相互接続部６２上にバリア層６４を形成する。一実施例では、バリア層６４はプラズマ堆積窒化シリコンの層である。あるいは、バリア層６４は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層等とすることも可能である。導電性相互接続部６２上には次に誘電体層を堆積するが、バリア層６４は、導電性相互接続部６２内の金属原子が、上に位置する誘電体層内に拡散するのを防止するように作用する。例えば、導電性相互接続部６２が銅から成る場合、バリア層６４は銅拡散バリアとして機能する。
【００３３】
尚、図５ないし図８に記載した工程を繰り返せば、導電性相互接続の追加レベルを作成可能であることは認められよう。
【００３４】
図９に示すのは、本発明の別の実施例にしたがって形成された集積回路構造の部分１５である。具体的には、図９は、単一インレイド・メタライゼーションを用いたマルチレベル相互接続部の形成を示す。本発明のこの実施例では、図４に示した集積回路構造上に誘電体層７０を形成する。誘電体層７０は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて形成する。あるいは、誘電体層７０は、窒化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，酸窒化シリコンの層，ポリイミド層，低誘電率絶縁体等とすることも可能である。加えて、前述の誘電体材料の組み合わせも、誘電体層７０を形成するために使用可能である。例えば、誘電体層７０は、プラズマ堆積酸化物の層と、その上に位置する酸窒化シリコン層から成るものとしてもよい。
【００３５】
次に、誘電体層７０の部分およびバリア層４０の部分を除去し、導電性相互接続部３８の部分を露出させるバイア開口を形成する。次に、図２および図３において先に説明したように、導電性バリア層，触媒層，導電性シード層，および導電性金属層をバイア開口内に形成する。次に、図４において先に説明したように、導電性金属層，導電性シード層，触媒層，および導電性バリア層の部分を除去し、バイア開口内に導電性相互接続部７６を形成する。この場合、導電性相互接続部７６は、導電性バリア層の残り部分７２，触媒層の残り部分７３，導電性シード層の残り部分７４，および導電性金属層の残り部分７５から成る。
【００３６】
次に、導電性相互接続部７６上にエッチ・ストップ層７８を形成する。エッチ・ストップ層７８は、プラズマ堆積酸窒化シリコンの層とすることができる。あるいは、エッチ・ストップ層７８は、プラズマ堆積窒化シリコンの層，窒化硼素の層等とすることも可能である。
【００３７】
次に、エッチ・ストップ層７８上に誘電体層８０を形成する。誘電体層８０は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて形成する。あるいは、誘電体層８０は、窒化シリコンの層，ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，酸窒化シリコン層，ポリイミド層，低誘電率絶縁体等とすることも可能である。加えて、前述の誘電体材料の組み合わせも、誘電体層８０を形成するために使用可能である。例えば、誘電体層８０は、プラズマ堆積酸化物の層と、その上に位置する酸窒化シリコン層から成るものとしてもよい。
【００３８】
次に、誘電体層８０の部分およびエッチ・ストップ層７８の部分を除去し、導電性相互接続部７６の部分を露出させる相互接続部開口を形成する。次に、図２および図３において先に説明したように、導電性バリア層，触媒層，導電性シード層，および導電性金属層をバイア開口内に形成する。次に、図４において先に説明したように、導電性金属層，導電性シード層，触媒層，および導電性バリア層の部分を除去し、バイア開口内に導電性相互接続部８６を形成する。この場合、導電性相互接続部８６は、導電性バリア層の残り部分８２，触媒層の残り部分８３，導電性シード層の残り部分８４，および導電性金属層の残り部分８５から成る。
【００３９】
次に、導電性相互接続部８６の上に、バリア層８８を形成する。一実施例では、バリア層８８はプラズマ堆積窒化シリコンの層である。あるいは、バリア層８８は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層等とすることも可能である。導電性相互接続部８６上には次に誘電体層を堆積するが、バリア層８８は、導電性相互接続部８６内の金属原子が、上に位置する誘電体層内に拡散するのを防止するように作用する。例えば、導電性相互接続部８６が銅から成る場合、バリア層８８は銅拡散バリアとして機能する。
【００４０】
尚、前述の工程を繰り返せば、導電性相互接続の追加レベルを作成可能であることは認められよう。
【００４１】
図１０に示すのは、本発明の別の実施例にしたがって形成された集積回路構造の部分１７である。具体的には、図１０は、デュアル・インレイド・メタライゼーションを用いたマルチレベル相互接続部の形成を示す。図１０では、トランジスタ１４およびフィールド分離領域１２を形成した後に、トランジスタ１４およびフィールド分離領域１２の上にレベル間誘電体層９０を形成する。一実施例では、レベル間誘電体層９０は、誘電体層９２，エッチ・ストップ層９４および誘電体層９６から成る。
【００４２】
誘電体層９２は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて堆積する。あるいは、誘電体層９２は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁物等とすることも可能である。
【００４３】
エッチ・ストップ層９４は、プラズマ堆積酸窒化シリコンの層とすることができる。あるいは、エッチ・ストップ層９４は、プラズマ堆積窒化シリコンの層，窒化硼素の層等とすることも可能である。
【００４４】
誘電体層９６は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて堆積する。あるいは、誘電体層９６は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁物等とすることも可能である。尚、レベル間誘電体層９０は、異なる誘電体物質を用いて形成する必要はないことは認められよう。例えば、レベル間誘電体層９０は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，ポリイミド，低誘電率絶縁体等のような、単一の誘電体物質を用いて形成することも可能である。
【００４５】
次に、レベル間誘電体層９０の一部にパターニングを行い、レベル間誘電体層９０内に、デュアル・インレイド開口を形成する。デュアル・インレイド開口は相互接続部およびバイア部から成り、バイア部はソース／ドレイン領域１６の一部を露出させる。パターニング・プロセスの間、誘電体層９６にエッチングを行い相互接続部を形成する際に、エッチ・ストップ層９４が誘電体層９２を保護する。
【００４６】
次に、図７および図８において先に説明したように、導電性バリア層，触媒層，導電性シード層，および導電性金属層を、デュアル・インレイド開口内に形成する。次に、図８において先に説明したように、導電性金属層，導電性シード層，触媒層，および導電性バリア層の一部を除去し、デュアル・インレイド開口内に導電性相互接続部１０２を形成する。この場合、導電性相互接続部１０２は、導電性バリア層の残り部分９７，触媒層の残り部分９８，導電性シード層の残り部分９９，および導電性金属層の残り部分１００から成る。
【００４７】
次に、導電性相互接続部１０２上にバリア層１０４を形成する。一実施例では、バリア層１０４はプラズマ堆積窒化シリコンの層である。あるいは、バリア層１０４は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層等とすることも可能である。導電性相互接続部１０２上には次に誘電体層を堆積するが、バリア層１０４は、導電性相互接続部１０２内の金属原子が、上に位置する誘電体層内に拡散するのを防止するように作用する。例えば、導電性相互接続部１０２が銅から成る場合、バリア層１０４は銅拡散バリアとして機能する。
【００４８】
次に、バリア層１０４上に、レベル間誘電体層１１２を形成する。一実施例では、レベル間誘電体層１１２は、誘電体層１０６，エッチ・ストップ層１０８および誘電体層１１０から成る。
【００４９】
誘電体層１０６は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて堆積する。あるいは、誘電体層１０６は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁物等とすることも可能である。
【００５０】
エッチ・ストップ層１０８は、プラズマ堆積酸窒化シリコンの層とすることができる。あるいは、エッチ・ストップ層１０８は、プラズマ堆積窒化シリコンの層，窒化硼素の層等とすることも可能である。
【００５１】
誘電体層１１０は、プラズマ堆積酸化物の層とすることができ、ＴＥＯＳをソース・ガスとして用いて堆積する。あるいは、誘電体層１１０は、ＰＳＧの層，ＢＰＳＧの層，ＳＯＧの層，ポリイミド層，低誘電率絶縁物等とすることも可能である。尚、レベル間誘電体層１１２は、異なる誘電体物質を用いて形成する必要はないことは認められよう。例えば、レベル間誘電体層１１２は、プラズマ堆積酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，ポリイミド，低誘電率絶縁体等のような、単一の誘電体物質を用いて形成することも可能である。
【００５２】
次に、レベル間誘電体層１１２の一部にパターニングを行い、レベル間誘電体層１１２内に、デュアル・インレイド開口を形成する。デュアル・インレイド開口は相互接続部およびバイア部から成り、バイア部は導電性相互接続部１０２の一部を露出させる。パターニング・プロセスの間、誘電体層１１０にエッチングを行い相互接続部を形成する際に、エッチ・ストップ層１０８が誘電体層１０６を保護する。
【００５３】
次に、図７および図８において先に説明したように、導電性バリア層，触媒層，導電性シード層，および導電性金属層を、デュアル・インレイド開口内に形成する。次に、図８において先に説明したように、導電性金属層，導電性シード層，触媒層，および導電性バリア層の一部を除去し、デュアル・インレイド開口内に導電性相互接続部１１８を形成する。この場合、導電性相互接続部１１８は、導電性バリア層の残り部分１１４，触媒層の残り部分１１５，導電性シード層の残り部分１１６，および導電性金属層の残り部分１１７から成る。
【００５４】
次に、導電性相互接続部１１８上にバリア層１２０を形成する。一実施例では、バリア層１２０はプラズマ堆積窒化シリコンの層である。あるいは、バリア層１２０は、プラズマ堆積酸窒化シリコンの層，窒化硼素の層等とすることも可能である。導電性相互接続部１１８上には次に誘電体層を堆積するが、バリア層１２０は、導電性相互接続部１１８内の金属原子が、上に位置する誘電体層内に拡散するのを防止するように作用する。例えば、導電性相互接続部１１８が銅から成る場合、バリア層１２０は銅拡散バリアとして機能する。
【００５５】
尚、前述の工程を繰り返せば、導電性相互接続の追加レベルを作成可能であることは認められよう。
【００５６】
以上の説明から、本発明によれば、高アスペクト比の開口内に非常にコンフォーマルな膜を堆積するメタライゼーション・プロセスが提供され、高アスペクト比の開口内に、抵抗が小さく信頼性の高い相互接続構造を形成するために使用可能であることが認められよう。本発明は、具体的な実施例を参照しながら説明しかつ図示したが、本発明をこれら例示した実施例に限定することを意図する訳ではない。本発明の精神および範囲から逸脱することなく、変更や変形が可能であることを当業者は認めよう。したがって、本発明は、特許請求の範囲に該当する全ての変形および変更を包含することを意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセス工程を示す断面図。
【図２】本発明の一実施例によるプロセス工程を示す断面図。
【図３】本発明の一実施例によるプロセス工程を示す断面図。
【図４】本発明の一実施例によるプロセス工程を示す断面図。
【図５】本発明の一実施例によるプロセス工程を示す断面図。
【図６】本発明の一実施例によるプロセス工程を示す断面図。
【図７】本発明の一実施例によるプロセス工程を示す断面図。
【図８】本発明の一実施例によるプロセス工程を示す断面図。
【図９】本発明の別の実施例による相互接続構造を示す断面図。
【図１０】本発明の別の実施例による相互接続構造を示す断面図。
【符号の説明】
５ 集積回路構造の部分
１０ 半導体基板
１２ フィールド分離領域
１４ トランジスタ
１６ ソース／ドレイン領域
１７ 集積回路構造の部分
１８ ゲート誘電体層
２０ ゲート電極
２２，２８，４２，４６，７０，８０，９２，９６，１０６，１１０ 誘電体層
２４ 導電性プラグ
２６，４４，７８，９４，１０８ エッチ・ストップ層
２９ 相互接続開口
３０ 導電性バリア層
３１，５３ 触媒層
３２ シード層
３４ 導電性金属層
３９，６２，７６，８６，１０２，１１８ 導電性相互接続部
４０，６４，８８，１０４，１２０ バリア層
４８，９０，１１２ レベル間誘電体層
５０ デュアル・インレイド開口
５２ 相互接続部
５４ バイア部
５４ 導電性シード層
６０，７５，８５，１００，１１７ 導電性金属層
７２，８２，９７，１１４ 導電性バリア層
７３，８３，９８，１１５ 触媒層
７４，８４，９９，１１６ 導電性シード層

Claims (3)

  1. 半導体素子内に相互接続構造を形成する方法であって、
    半導体基板を用意する段階と、
    前記半導体基板上に誘電体層を形成する段階と、
    前記誘電体層内に開口を形成する段階と、
    前記開口内に導電性バリア層を形成する段階と、
    酸性溶液で前記導電性バリア層をエッチングすることにより、前記導電性バリア層の外面上の酸化物を除去する段階と、
    前記開口内において前記導電性バリア層上にプラチナ酸を用いてプラチナからなる触媒層を形成する段階と、
    無電解めっきプロセスを用いて前記開口内に銅層を形成する段階であって、前記触媒層を形成した後に、前記開口内に前記銅層を形成する段階と、
    前記銅層上に導電性金属層を形成する段階であって、電気めっきプロセスを用いて前記導電性金属層を形成する段階と
    から成ることを特徴とする方法。
  2. 半導体素子内に相互接続構造を形成する方法であって、
    半導体基板を用意する段階と、
    前記半導体基板上に誘電体層を形成する段階と、
    前記誘電体層内に開口を形成する段階と、
    前記開口内に導電性バリア層を形成する段階と、
    酸性溶液で前記導電性バリア層をエッチングすることにより、前記導電性バリア層の外面上の酸化物を除去する段階と、
    前記開口内において前記導電性バリア層上にプラチナ酸を用いてプラチナからなる触媒層を形成する段階と、
    無電解めっきプロセスを用いて前記開口内に第１銅層を形成する段階であって、前記触媒層を形成した後に、前記開口内に前記第１銅層を形成する段階と、
    電気めっきプロセスを用いて前記開口内に第２銅層を形成する段階であって、前記第２銅層を前記第１銅層に当接させ、前記第１銅層を前記電気めっきプロセスのためのシード層として用いる段階と、
    前記第２銅層および前記第１銅層を研磨し、前記開口内に導電性相互接続部を形成する段階と
    から成ることを特徴とする方法。
  3. 半導体素子において相互接続構造を形成する方法であって、
    半導体基板を用意する段階と、
    前記半導体基板内にドープ領域を形成する段階と、
    前記半導体基板上に第１誘電体層を形成する段階と、
    前記第１誘電体層内に第１開口を形成する段階と、
    前記第１開口内に第１導電性バリア層を形成する段階と、
    酸性溶液で前記第１導電性バリア層をエッチングすることにより、前記第１導電性バリア層の外面上の酸化物を除去する段階と、
    前記第１開口内において前記第１導電性バリア層上にプラチナ酸を用いてプラチナからなる第１触媒層を形成する段階と、
    無電解めっきプロセスを用いて前記第１開口内に第１銅層を形成する段階であって、前記第１銅層を前記第１触媒層上に配する段階と、
    電気めっきプロセスを用いて前記第１開口内に第２銅層を形成する段階であって、前記第２銅層を前記第１銅層上に配する段階と、
    前記第１銅層および前記第２銅層を研磨し、第１導電性相互接続部を形成する段階と、
    前記第１導電性相互接続部上に第２誘電体層を形成する段階と、
    前記第２誘電体層内に第２開口を形成し、前記第１導電性相互接続部の一部を露出させる段階と、
    前記第２開口内に第２導電性バリア層を形成する段階と、
    酸性溶液で前記第２導電性バリア層をエッチングすることにより、前記第２導電性バリア層の外面上の酸化物を除去する段階と、
    前記第２開口内において前記第２導電性バリア層上にプラチナ酸を用いてプラチナからなる第２触媒層を形成する段階と、
    無電解めっきプロセスを用いて前記第２開口内に第３銅層を形成する段階であって、前記第３銅層を前記第２触媒層上に配する段階と、
    電気めっきプロセスを用いて前記第２開口内に第４銅層を形成する段階であって、前記第４銅層を前記第３銅層上に配する段階と、
    前記第３銅層および前記第４銅層を研磨し、第２導電性相互接続部を形成する段階と
    から成ることを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9850564B2 (en) 2011-02-24 2017-12-26 Nippon Steel & Sumitomo Metal Corporation High-strength α+β titanium alloy hot-rolled sheet excellent in cold coil handling property and process for producing the same

Families Citing this family (321)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US7244677B2 (en) 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
KR100404649B1 (ko) * 1998-02-23 2003-11-10 가부시끼가이샤 히다치 세이사꾸쇼 반도체장치 및 그 제조방법
US6197181B1 (en) 1998-03-20 2001-03-06 Semitool, Inc. Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece
US6565729B2 (en) * 1998-03-20 2003-05-20 Semitool, Inc. Method for electrochemically depositing metal on a semiconductor workpiece
TWI223678B (en) 1998-03-20 2004-11-11 Semitool Inc Process for applying a metal structure to a workpiece, the treated workpiece and a solution for electroplating copper
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
DE19843624C1 (de) * 1998-09-23 2000-06-15 Siemens Ag Integrierte Schaltungsanordnung und Verfahren zu deren Herstellung
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
JP3708732B2 (ja) 1998-12-25 2005-10-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
TW426980B (en) * 1999-01-23 2001-03-21 Lucent Technologies Inc Wire bonding to copper
KR100280288B1 (ko) * 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
JP4270632B2 (ja) * 1999-03-12 2009-06-03 株式会社東芝 ドライエッチングを用いた半導体装置の製造方法
TW444252B (en) * 1999-03-19 2001-07-01 Toshiba Corp Semiconductor apparatus and its fabricating method
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001077118A (ja) * 1999-06-30 2001-03-23 Toshiba Corp 半導体装置およびその製造方法
US6627542B1 (en) * 1999-07-12 2003-09-30 Applied Materials, Inc. Continuous, non-agglomerated adhesion of a seed layer to a barrier layer
US6521532B1 (en) * 1999-07-22 2003-02-18 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance
US6551872B1 (en) 1999-07-22 2003-04-22 James A. Cunningham Method for making integrated circuit including interconnects with enhanced electromigration resistance using doped seed layer and integrated circuits produced thereby
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US6451689B1 (en) * 1999-10-20 2002-09-17 Rohm Co., Ltd. Method for manufacturing semiconductor device
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer
KR100436134B1 (ko) * 1999-12-30 2004-06-14 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7045461B2 (en) * 2000-01-07 2006-05-16 Nikkon Materials Co., Ltd. Metal plating method, pretreatment agent, and semiconductor wafer and semiconductor device obtained using these
WO2001049898A1 (fr) * 2000-01-07 2001-07-12 Nikko Materials Co., Ltd. Procede de galvanoplastie, agent de pretraitement et tranche de semi-conducteurs et dispositif semi-conducteur utilisant cette derniere
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6656831B1 (en) * 2000-01-26 2003-12-02 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of a metal nitride layer
JP4055319B2 (ja) * 2000-02-18 2008-03-05 ソニー株式会社 半導体装置の製造方法
US6528180B1 (en) * 2000-05-23 2003-03-04 Applied Materials, Inc. Liner materials
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6291082B1 (en) * 2000-06-13 2001-09-18 Advanced Micro Devices, Inc. Method of electroless ag layer formation for cu interconnects
US6479902B1 (en) * 2000-06-29 2002-11-12 Advanced Micro Devices, Inc. Semiconductor catalytic layer and atomic layer deposition thereof
WO2002004704A2 (en) * 2000-07-11 2002-01-17 Applied Materials, Inc. Method and apparatus for patching electrochemically deposited layers using electroless deposited materials
US6501180B1 (en) * 2000-07-19 2002-12-31 National Semiconductor Corporation Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6846737B1 (en) * 2000-08-15 2005-01-25 Intel Corporation Plasma induced depletion of fluorine from surfaces of fluorinated low-k dielectric materials
US6511912B1 (en) * 2000-08-22 2003-01-28 Micron Technology, Inc. Method of forming a non-conformal layer over and exposing a trench
JP3986743B2 (ja) * 2000-10-03 2007-10-03 株式会社日立製作所 配線基板とその製造方法及びそれに用いる無電解銅めっき液
US6663915B2 (en) * 2000-11-28 2003-12-16 Interuniversitair Microelektronica Centrum Method for copper plating deposition
US20020064592A1 (en) * 2000-11-29 2002-05-30 Madhav Datta Electroless method of seed layer depostion, repair, and fabrication of Cu interconnects
US6977224B2 (en) 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
US6429523B1 (en) * 2001-01-04 2002-08-06 International Business Machines Corp. Method for forming interconnects on semiconductor substrates and structures formed
US6326306B1 (en) * 2001-02-15 2001-12-04 United Microelectronics Corp. Method of forming copper dual damascene structure
US6514844B1 (en) * 2001-04-23 2003-02-04 Advanced Micro Devices, Inc. Sidewall treatment for low dielectric constant (low K) materials by ion implantation
JP3530149B2 (ja) * 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
US20030008243A1 (en) * 2001-07-09 2003-01-09 Micron Technology, Inc. Copper electroless deposition technology for ULSI metalization
US6610594B2 (en) * 2001-07-10 2003-08-26 Advanced Micro Devices, Inc. Locally increasing sidewall density by ion implantation
KR100425458B1 (ko) * 2001-08-21 2004-03-30 삼성전자주식회사 무전해 도금을 이용한 금속 배선 형성 방법
US6723219B2 (en) * 2001-08-27 2004-04-20 Micron Technology, Inc. Method of direct electroplating on a low conductivity material, and electroplated metal deposited therewith
DE10154500B4 (de) * 2001-11-07 2004-09-23 Infineon Technologies Ag Verfahren zur Herstellung dünner, strukturierter, metallhaltiger Schichten mit geringem elektrischen Widerstand
KR100406592B1 (ko) * 2001-12-03 2003-11-20 김재정 반도체 금속막 형성방법
FR2833411B1 (fr) * 2001-12-11 2004-02-27 Memscap Procede de fabrication d'un composant electronique incorporant un micro-composant inductif
US6824666B2 (en) * 2002-01-28 2004-11-30 Applied Materials, Inc. Electroless deposition method over sub-micron apertures
US7138014B2 (en) 2002-01-28 2006-11-21 Applied Materials, Inc. Electroless deposition apparatus
KR100870697B1 (ko) * 2002-03-07 2008-11-27 엘지디스플레이 주식회사 저저항 구리배선 형성방법
JP4063619B2 (ja) * 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6905622B2 (en) * 2002-04-03 2005-06-14 Applied Materials, Inc. Electroless deposition method
US6899816B2 (en) * 2002-04-03 2005-05-31 Applied Materials, Inc. Electroless deposition method
WO2003085166A2 (en) * 2002-04-03 2003-10-16 Applied Materials, Inc. Electroless deposition methods
US6472310B1 (en) 2002-04-08 2002-10-29 Advanced Micro Devices, Inc. Tin palladium activation with maximized nuclei density and uniformity on barrier material in interconnect structure
US20030207206A1 (en) * 2002-04-22 2003-11-06 General Electric Company Limited play data storage media and method for limiting access to data thereon
US7008872B2 (en) 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
US6599838B1 (en) * 2002-07-02 2003-07-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming metal filled semiconductor features to improve a subsequent metal CMP process
US20040007342A1 (en) * 2002-07-09 2004-01-15 Coulter George Gary Process for the control of the physical and chemical characteristics of cellulose fiber containing molded articles
US6875692B1 (en) 2002-07-09 2005-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Copper electromigration inhibition by copper alloy formation
US7025866B2 (en) * 2002-08-21 2006-04-11 Micron Technology, Inc. Microelectronic workpiece for electrochemical deposition processing and methods of manufacturing and using such microelectronic workpieces
US8003513B2 (en) * 2002-09-27 2011-08-23 Medtronic Minimed, Inc. Multilayer circuit devices and manufacturing methods using electroplated sacrificial structures
US20040061232A1 (en) * 2002-09-27 2004-04-01 Medtronic Minimed, Inc. Multilayer substrate
US6642597B1 (en) * 2002-10-16 2003-11-04 Lsi Logic Corporation Inter-layer interconnection structure for large electrical connections
US20040082169A1 (en) * 2002-10-29 2004-04-29 Chartered Semiconductor Manufacturing Ltd. Deposition of barrier metal in damascene interconnects using metal carbonyl
US6821909B2 (en) * 2002-10-30 2004-11-23 Applied Materials, Inc. Post rinse to improve selective deposition of electroless cobalt on copper for ULSI application
US7214609B2 (en) * 2002-12-05 2007-05-08 Texas Instruments Incorporated Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities
US6875260B2 (en) * 2002-12-10 2005-04-05 Enthone Inc. Copper activator solution and method for semiconductor seed layer enhancement
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
WO2004068576A2 (en) * 2003-01-23 2004-08-12 Advanced Micro Devices, Inc. Method of forming a catalyst containing layer over a patterned dielectric
DE10302644B3 (de) * 2003-01-23 2004-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels stromloser Abscheidung unter Verwendung eines Katalysators
US7402514B2 (en) * 2003-01-24 2008-07-22 Texas Instruments Incorporated Line-to-line reliability enhancement using a dielectric liner for a low dielectric constant interlevel and intralevel (or intermetal and intrametal) dielectric layer
US6686282B1 (en) * 2003-03-31 2004-02-03 Motorola, Inc. Plated metal transistor gate and method of formation
JP2004319834A (ja) * 2003-04-17 2004-11-11 Renesas Technology Corp 半導体装置およびその製造方法
US7202162B2 (en) * 2003-04-22 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US6903013B2 (en) * 2003-05-16 2005-06-07 Chartered Semiconductor Manufacturing Ltd. Method to fill a trench and tunnel by using ALD seed layer and electroless plating
US7087104B2 (en) * 2003-06-26 2006-08-08 Intel Corporation Preparation of electroless deposition solutions
JP2005038884A (ja) 2003-07-15 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7220665B2 (en) * 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
US6964908B2 (en) * 2003-08-19 2005-11-15 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabricating same
US6967405B1 (en) * 2003-09-24 2005-11-22 Yongsik Yu Film for copper diffusion barrier
US7420275B1 (en) 2003-09-24 2008-09-02 Novellus Systems, Inc. Boron-doped SIC copper diffusion barrier films
US7654221B2 (en) 2003-10-06 2010-02-02 Applied Materials, Inc. Apparatus for electroless deposition of metals onto semiconductor substrates
US7827930B2 (en) * 2004-01-26 2010-11-09 Applied Materials, Inc. Apparatus for electroless deposition of metals onto semiconductor substrates
US7465358B2 (en) * 2003-10-15 2008-12-16 Applied Materials, Inc. Measurement techniques for controlling aspects of a electroless deposition process
US7064065B2 (en) * 2003-10-15 2006-06-20 Applied Materials, Inc. Silver under-layers for electroless cobalt alloys
US20070111519A1 (en) * 2003-10-15 2007-05-17 Applied Materials, Inc. Integrated electroless deposition system
US20050095830A1 (en) * 2003-10-17 2005-05-05 Applied Materials, Inc. Selective self-initiating electroless capping of copper with cobalt-containing alloys
TW200530427A (en) * 2003-10-17 2005-09-16 Applied Materials Inc Selective self-initiating electroless capping of copper with cobalt-containing alloys
US20050092611A1 (en) * 2003-11-03 2005-05-05 Semitool, Inc. Bath and method for high rate copper deposition
US7205233B2 (en) * 2003-11-07 2007-04-17 Applied Materials, Inc. Method for forming CoWRe alloys by electroless deposition
US20060003570A1 (en) * 2003-12-02 2006-01-05 Arulkumar Shanmugasundram Method and apparatus for electroless capping with vapor drying
CN1312745C (zh) * 2003-12-16 2007-04-25 上海华虹（集团）有限公司 一种去除铜籽晶表面氧化膜及增强铜层黏附力的前处理方法
KR100577528B1 (ko) * 2003-12-30 2006-05-10 매그나칩 반도체 유한회사 반도체 소자의 인덕터 제조 방법
KR100587657B1 (ko) * 2003-12-31 2006-06-08 동부일렉트로닉스 주식회사 이씨피공정에서의 터미날 효과 최소화 방법
US20050161338A1 (en) * 2004-01-26 2005-07-28 Applied Materials, Inc. Electroless cobalt alloy deposition process
US20060033678A1 (en) * 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US20050170650A1 (en) * 2004-01-26 2005-08-04 Hongbin Fang Electroless palladium nitrate activation prior to cobalt-alloy deposition
US20050181226A1 (en) * 2004-01-26 2005-08-18 Applied Materials, Inc. Method and apparatus for selectively changing thin film composition during electroless deposition in a single chamber
US20050230350A1 (en) 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
US7582901B2 (en) * 2004-03-26 2009-09-01 Hitachi, Ltd. Semiconductor device comprising metal insulator metal (MIM) capacitor
US20050253268A1 (en) * 2004-04-22 2005-11-17 Shao-Ta Hsu Method and structure for improving adhesion between intermetal dielectric layer and cap layer
US7282438B1 (en) 2004-06-15 2007-10-16 Novellus Systems, Inc. Low-k SiC copper diffusion barrier films
US7214644B2 (en) 2004-07-30 2007-05-08 Xerox Corporation Cross-coupling reactions
US7279407B2 (en) * 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
US7259463B2 (en) * 2004-12-03 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Damascene interconnect structure with cap layer
US7192856B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Forming dual metal complementary metal oxide semiconductor integrated circuits
US20060240187A1 (en) * 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
US7438949B2 (en) * 2005-01-27 2008-10-21 Applied Materials, Inc. Ruthenium containing layer deposition method
US20060162658A1 (en) * 2005-01-27 2006-07-27 Applied Materials, Inc. Ruthenium layer deposition apparatus and method
US7659203B2 (en) * 2005-03-18 2010-02-09 Applied Materials, Inc. Electroless deposition process on a silicon contact
US20060246699A1 (en) * 2005-03-18 2006-11-02 Weidman Timothy W Process for electroless copper deposition on a ruthenium seed
US20060252252A1 (en) * 2005-03-18 2006-11-09 Zhize Zhu Electroless deposition processes and compositions for forming interconnects
US7651934B2 (en) 2005-03-18 2010-01-26 Applied Materials, Inc. Process for electroless copper deposition
JP2006294979A (ja) * 2005-04-13 2006-10-26 Toshiba Corp 半導体装置およびその製造方法
CN1905177B (zh) * 2005-07-29 2010-10-20 米辑电子股份有限公司 线路组件结构及其制作方法
US8148822B2 (en) * 2005-07-29 2012-04-03 Megica Corporation Bonding pad on IC substrate and method for making the same
US20070071888A1 (en) * 2005-09-21 2007-03-29 Arulkumar Shanmugasundram Method and apparatus for forming device features in an integrated electroless deposition system
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces
US20070099422A1 (en) * 2005-10-28 2007-05-03 Kapila Wijekoon Process for electroless copper deposition
US7960838B2 (en) * 2005-11-18 2011-06-14 United Microelectronics Corp. Interconnect structure
KR100702797B1 (ko) * 2005-12-09 2007-04-03 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
US7341948B2 (en) * 2006-01-17 2008-03-11 International Business Machines Corporation Method of making a semiconductor structure with a plating enhancement layer
JP5464780B2 (ja) * 2006-05-08 2014-04-09 キヤノン株式会社 膜の製造方法
DE102006025405B4 (de) * 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
US7585768B2 (en) * 2006-06-16 2009-09-08 Chartered Semiconductor Manufacturing, Ltd. Combined copper plating method to improve gap fill
US7586175B2 (en) * 2006-10-23 2009-09-08 Samsung Electronics Co., Ltd. Semiconductor wafer having embedded electroplating current paths to provide uniform plating over wafer surface
US7915166B1 (en) 2007-02-22 2011-03-29 Novellus Systems, Inc. Diffusion barrier and etch stop films
US8173537B1 (en) 2007-03-29 2012-05-08 Novellus Systems, Inc. Methods for reducing UV and dielectric diffusion barrier interaction
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US7867900B2 (en) 2007-09-28 2011-01-11 Applied Materials, Inc. Aluminum contact integration on cobalt silicide junction
US7998857B2 (en) * 2007-10-24 2011-08-16 Intel Corporation Integrated circuit and process for fabricating thereof
US20090108450A1 (en) * 2007-10-30 2009-04-30 International Business Machines Corporation Interconnect structure and method of making same
US8124522B1 (en) 2008-04-11 2012-02-28 Novellus Systems, Inc. Reducing UV and dielectric diffusion barrier interaction through the modulation of optical properties
CN101630667A (zh) 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和系统
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP5388191B2 (ja) * 2009-05-26 2014-01-15 Ｊｘ日鉱日石金属株式会社 貫通シリコンビアを有するめっき物及びその形成方法
US8247332B2 (en) * 2009-12-04 2012-08-21 Novellus Systems, Inc. Hardmask materials
US8377722B2 (en) * 2010-02-10 2013-02-19 International Business Machines Corporation Methods of forming structures with a focused ion beam for use in atomic force probing and structures for use in atomic force probing
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9117882B2 (en) * 2011-06-10 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Non-hierarchical metal layers for integrated circuits
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US8649820B2 (en) 2011-11-07 2014-02-11 Blackberry Limited Universal integrated circuit card apparatus and related methods
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US8936199B2 (en) 2012-04-13 2015-01-20 Blackberry Limited UICC apparatus and related methods
USD703208S1 (en) 2012-04-13 2014-04-22 Blackberry Limited UICC apparatus
USD701864S1 (en) * 2012-04-23 2014-04-01 Blackberry Limited UICC apparatus
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
KR102003523B1 (ko) * 2012-08-17 2019-07-24 삼성전자주식회사 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
CN102915958A (zh) * 2012-09-20 2013-02-06 上海集成电路研发中心有限公司 一种铜互连结构及其制造方法
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
JP6009300B2 (ja) * 2012-09-27 2016-10-19 新光電気工業株式会社 配線基板及びその製造方法
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9245846B2 (en) 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
JP6415376B2 (ja) * 2015-04-16 2018-10-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US9905459B1 (en) * 2016-09-01 2018-02-27 International Business Machines Corporation Neutral atom beam nitridation for copper interconnect
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US9837270B1 (en) 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10515921B2 (en) * 2017-07-27 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN112086399A (zh) * 2019-06-13 2020-12-15 芯恩（青岛）集成电路有限公司 半导体结构及制备方法
US11967550B2 (en) * 2020-05-22 2024-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure with via extending across adjacent conductive lines and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799196A (ja) * 1993-09-28 1995-04-11 Matsushita Electric Ind Co Ltd 集積回路用金属膜形成方法
JPH07122556A (ja) * 1993-10-22 1995-05-12 Matsushita Electric Ind Co Ltd めっき法による配線金属膜形成方法
JPH0883796A (ja) * 1994-07-14 1996-03-26 Matsushita Electric Ind Co Ltd 半導体装置の配線形成に用いる無電解めっき浴及び半導体装置の配線形成方法
JPH1012619A (ja) * 1996-06-25 1998-01-16 Fujitsu Ltd 外部接続用電極の製造方法及び外部接続用電極及び 半導体装置
JPH11186261A (ja) * 1997-12-19 1999-07-09 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3844799A (en) 1973-12-17 1974-10-29 Ibm Electroless copper plating
US5079600A (en) * 1987-03-06 1992-01-07 Schnur Joel M High resolution patterning on solid substrates
US5169680A (en) 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
GB2233820A (en) 1989-06-26 1991-01-16 Philips Nv Providing an electrode on a semiconductor device
US5266446A (en) 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
US5447887A (en) * 1994-04-01 1995-09-05 Motorola, Inc. Method for capping copper in semiconductor devices
US5674787A (en) 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
US5953594A (en) * 1997-03-20 1999-09-14 International Business Machines Corporation Method of making a circuitized substrate for chip carrier structure
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
JP3277855B2 (ja) * 1997-08-27 2002-04-22 ヤマハ株式会社 半導体装置の配線形成方法
US6136682A (en) * 1997-10-20 2000-10-24 Motorola Inc. Method for forming a conductive structure having a composite or amorphous barrier layer
US6077780A (en) * 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
US5939788A (en) * 1998-03-11 1999-08-17 Micron Technology, Inc. Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper
US6168991B1 (en) * 1999-06-25 2001-01-02 Lucent Technologies Inc. DRAM capacitor including Cu plug and Ta barrier and method of forming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799196A (ja) * 1993-09-28 1995-04-11 Matsushita Electric Ind Co Ltd 集積回路用金属膜形成方法
JPH07122556A (ja) * 1993-10-22 1995-05-12 Matsushita Electric Ind Co Ltd めっき法による配線金属膜形成方法
JPH0883796A (ja) * 1994-07-14 1996-03-26 Matsushita Electric Ind Co Ltd 半導体装置の配線形成に用いる無電解めっき浴及び半導体装置の配線形成方法
JPH1012619A (ja) * 1996-06-25 1998-01-16 Fujitsu Ltd 外部接続用電極の製造方法及び外部接続用電極及び 半導体装置
JPH11186261A (ja) * 1997-12-19 1999-07-09 Fujitsu Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9850564B2 (en) 2011-02-24 2017-12-26 Nippon Steel & Sumitomo Metal Corporation High-strength α+β titanium alloy hot-rolled sheet excellent in cold coil handling property and process for producing the same

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