JP2006294979A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006294979A JP2006294979A JP2005115728A JP2005115728A JP2006294979A JP 2006294979 A JP2006294979 A JP 2006294979A JP 2005115728 A JP2005115728 A JP 2005115728A JP 2005115728 A JP2005115728 A JP 2005115728A JP 2006294979 A JP2006294979 A JP 2006294979A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring layer
- film
- wiring
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract description 84
- 239000011229 interlayer Substances 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 18
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 230000001629 suppression Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 19
- 230000004888 barrier function Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】 ヴィアホールを形成する際にマスクパターンのあわせずれが生じても配線間の寄生容量を抑制できるようにする。
【解決手段】 層間絶縁膜４の面に形成されたシリコン窒化膜６よりも上面が下方に位置するよう配線層５を形成する。これにより、あわせずれが生じても、ヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができる。
【選択図】 図１
【解決手段】 層間絶縁膜４の面に形成されたシリコン窒化膜６よりも上面が下方に位置するよう配線層５を形成する。これにより、あわせずれが生じても、ヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができる。
【選択図】 図１
Description
本発明は、第１および第２の配線層間を電気的に導通接続するためのヴィアプラグを備えた半導体装置およびその製造方法に関する。
配線やヴィアプラグを形成する場合、ダマシンプロセスが広く用いられる。このダマシンプロセスは、絶縁膜に形成された溝や孔に配線材料を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、配線やヴィアホールを形成するプロセスである。
近年の半導体装置の高集積化に伴い隣接配線間の距離が短縮する。しかし第１および第２の配線層間の絶縁性能を保持する必要があるため、第１および第２の配線層間の距離を短縮することが難しい。したがって、高アスペクト比の加工が必然的に要求されると共に高度な微細加工が要求されている。そこで、誘電率を例えば３．０以下に設定した低誘電率絶縁膜を層間絶縁膜として用いる技術が開発されている（例えば、特許文献１参照）。この特許文献１によれば、配線構造が形成された下地基板の上に低誘電率絶縁膜を形成し、当該低誘電率絶縁膜にヴィアホールを形成し、当該ヴィアホール内に配線層を形成するようにしている。
特開２００１−３４５３８０号公報
しかし、近年の半導体装置のさらなる高集積化に伴い複数の隣接配線間の距離がますます短縮している。したがって、ヴィアホールを形成するときに層間絶縁膜上に形成されるマスクパターンのあわせずれが生じると、ヴィアホールに配線層を埋込み形成しても当該配線層と隣接する配線との間の寄生容量が増加し所望の特性を得ることができない。
本発明は、上記事情に鑑みてなされたものであり、その目的は、ヴィアホールを形成する際にマスクパターンのあわせずれが生じても隣接配線間の寄生容量を抑制することができる半導体装置およびその製造方法を提供することにある。
本発明の半導体装置は、複数の配線用溝が所定間隔で上部に形成された第１の絶縁膜と、配線用溝間の前記第１の絶縁膜の上面上に形成された第２の絶縁膜と、配線用溝に埋込み形成されると共に、上面が前記第２の絶縁膜の上面より下方に位置するよう形成された配線層と、配線層の上面に接続されるように形成されたヴィアプラグとを備えたことを特徴としている。
本発明の半導体装置の製造方法は、第１の絶縁膜を形成する工程と、第１の絶縁膜上に第２の絶縁膜を形成する工程と、第１および第２の絶縁膜を平面的に同一領域についてエッチングすることで溝部を形成する工程と、溝部内に配線層を埋込み形成する工程と、配線層の上部を第２の絶縁膜の上面より下方に後退させる工程と、配線層および第２の絶縁膜の上に第２の絶縁膜とは異なる材質からなる第３の絶縁膜を形成する工程と、第２および第３の絶縁膜間で選択性を有する条件下で第３の絶縁膜をエッチングしヴィアホールを形成する工程と、ヴィアホール内にヴィアプラグを埋込み形成する工程とを備えたことを特徴としている。
本発明によれば、ヴィアホールを形成するときにマスクパターンのアライメントずれが生じたとしても隣接配線間の寄生容量を抑制できるようになる。
以下、本発明を、ＤＲＡＭ半導体記憶装置のメモリセル領域の配線構造に適用した一実施形態について、図１ないし図８を参照しながら説明する。図２は、ＤＲＡＭ半導体記憶装置Ｓのメモリセル領域のうちの一部分について平面図を示している。図１は、図２のＸ−Ｘ線に沿う縦断側面図を模式的に示している。
図２において、ＢＬはビット線を示している。ＤＲＡＭ半導体記憶装置Ｓのメモリセル領域においては、ビット線ＢＬのノイズを低減するため、図２に示すようにビット線ＢＬを三次元的に交差させた構造で形成する場合がある。この場合に適用し、以下本実施形態の構造を説明する。尚、図示しないが、ビット線ＢＬの下層側には例えばスイッチング用のトランジスタや、トレンチ型のキャパシタが形成されることによりメモリセルが構成されている。
以下、図１を参照しながらこの構造を簡単に説明する。この図１に示すように、シリコン半導体基板１には溝部２が形成されている。この溝部２には、素子分離絶縁膜３が埋込み形成され、当該素子分離絶縁膜３はシリコン半導体基板１の上面に面一に形成されている。この素子分離絶縁膜３は、例えばＴＥＯＳ（Tetraethoxy Silane）膜により形成されている。
シリコン半導体基板１および素子分離絶縁膜３の上には、第１の絶縁膜としてシリコン酸化膜４が形成されている。このシリコン酸化膜４の上部には、溝部４ａ（配線用溝に相当）が形成されている。シリコン酸化膜４は、溝部４ａの形成部分を除いてその上面が例えば平面状になるように形成されている。
シリコン半導体基板１および素子分離絶縁膜３の上には、第１の絶縁膜としてシリコン酸化膜４が形成されている。このシリコン酸化膜４の上部には、溝部４ａ（配線用溝に相当）が形成されている。シリコン酸化膜４は、溝部４ａの形成部分を除いてその上面が例えば平面状になるように形成されている。
溝部４ａには、第１の配線層５（本発明の配線層に相当：下層配線，ビット線）が埋込み形成されている。この第１の配線層５は、溝部４ａの内面に等方的に形成されたバリアメタル層５ａと、このバリアメタル層５ａの内側に埋込み形成された導電層５ｂとを備えて構成され、その上面が例えば平面状に形成されている。バリアメタル層５ａは、Ｔｉ／ＴｉＮ材料により形成されている。また導電層５ｂは、タングステン材等により形成されている。この配線層５は、その上面がシリコン酸化膜４の上面より下方に後退するように例えば平面状に形成されている。なお、配線層５の上面はシリコン酸化膜４の上面より上方に位置しても良い。
シリコン酸化膜４の上には、平面的に溝部４ａの形成領域Ｓ以外の領域上に第２の絶縁膜としてシリコン窒化膜６が形成されている。尚、溝部４ａの形成領域Ｓと平面的に同一領域にシリコン窒化膜６にも溝部６ａ（配線用溝に相当）が形成されている。
このシリコン窒化膜６は、例えば３５ｎｍ程度の膜厚により形成されている。図１に示すように、配線層５の上面はシリコン窒化膜６の上面より下方に位置するように形成されている。
このシリコン窒化膜６は、例えば３５ｎｍ程度の膜厚により形成されている。図１に示すように、配線層５の上面はシリコン窒化膜６の上面より下方に位置するように形成されている。
また、配線層５およびシリコン窒化膜６の上には、第３の絶縁膜として層間絶縁膜７が形成されている。この層間絶縁膜７は、例えばシリコン酸化膜により形成されている。層間絶縁膜７には、ヴィアホールＨが形成されており、当該ヴィアホールＨ内にはヴィアプラグ８が埋込み形成されている。ヴィアプラグ８は、ヴィアホールＨ内面に膜厚が略同一に形成されたバリアメタル層８ａ，および当該バリアメタル層８ａの内側に埋込み形成された配線層８ｂにより形成されている。
図１および図２は、本実施形態の特徴部分を示すため、層間絶縁膜７上にレジストマスクパターンを形成し層間絶縁膜７をエッチングしヴィアホールＨを形成する際に、形成領域Ｈ１の位置ずれが引き起こされた状態を断面図により模式的に示している。すなわち、図２に示す下方向，図１に示す右方向にヴィアホールＨおよびヴィアプラグ８の形成領域Ｈ１の位置ずれが引き起こされ、配線層５上から平面的に一部はみだした状態を示している。
図２に示すように、ヴィアプラグ８の位置ずれが大きくなると、ヴィアプラグ８と隣接する配線層５（ビット線ＢＬ）との間の離間距離ｄ（図２参照）が短くなる。しかし、図１に示すように、シリコン窒化膜６がシリコン酸化膜４の上に形成されていると共にシリコン窒化膜６の上面が配線層５の上面より上方に位置して形成されているため、シリコン窒化膜６上にヴィアプラグ８の一部が載置された状態で形成されるようになる。すなわち、ヴィアプラグ８は、配線層５およびシリコン窒化膜６の上面を跨ぐように形成されるようになる。
したがって、たとえ隣接配線層１１（ビット線ＢＬ）と絶縁特性を保持する必要のあるヴィアプラグ８がレジストマスクあわせずれの影響により当該隣接配線層１１に近接して形成されたとしても、従来構成に比較して隣接配線層１１（ビット線ＢＬ）およびヴィアプラグ８間の距離を長距離に保つことができ、これら隣接するビット線ＢＬおよびＢＬ間の寄生容量およびリーク電流を抑制、さらには低減できるようになる。
尚、図１に示すように、シリコン酸化膜７およびヴィアプラグ８の上面は面一に形成されている。さらに配線層９（第２の配線層、上層配線）が、ヴィアプラグ８と構造的および電気的に導通接続するように形成されている。層間絶縁膜７の上には、そのビット線形成領域に配線層９が形成されている。配線層９は下層バリアメタル９ａおよび上層バリアメタル９ｂに導電層９ｃが挟まれた構造である。配線層９の間および上方に層間絶縁膜１０が堆積されている。
図２に示すように、配線層５（ビット線ＢＬ）は、水平方向に電気的に導通接続する配線構造をなしている。ヴィアプラグ８は、シリコン半導体基板１の表面（配線層５の表面）に対して略垂直方向で且つ上方向に電気的に導通接続する配線構造をなしている。配線層９は、ヴィアプラグ８の上に水平方向に電気的に導通接続するための配線構造をなしている。
従来より、マスクパターンのあわせずれが生じることによりヴィアホールＨの底面が配線層５上から平面的に一部外部にはみ出したり、ヴィアホールＨの径が所望の径よりも大きくなる等の理由によりヴィアホールＨの底面が配線層５上から平面的に一部外部にはみ出すことが想定されていた。このような理由から、配線層５にはフリンジと称される余裕領域が設けられ、ヴィアホールＨの底部が配線層５上からはみ出さないようになっている。
しかし、近年の半導体装置の集積度の向上に伴い配線間ピッチが狭くなり余裕領域を設けることがチップ面積の拡大の要因となってしまうため好ましくない。さらにＤＲＡＭ半導体装置のメモリセル領域等のように繰り返しパターンの多い半導体装置の場合、各配線層に余裕領域を設けることはチップ面積が拡大してしまう要因となる。
本実施形態に係る構成によれば、シリコン窒化膜６が配線層５の上面より上方に位置するように形成領域Ｓに隣接して形成されているため、たとえマスクパターンのあわせずれが生じヴィアホールＨの形成領域Ｈ１が所望の位置からずれることにより配線層５の上面およびシリコン窒化膜６の上面を跨ぐようにヴィアプラグ８が形成されたとしても、ヴィアホールＨに埋込み形成されたヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができ、寄生容量を抑制、低減できるようになる。また、半導体チップを形成するために必要な面積を抑制することができる。
＜製造方法について＞
以下、ダマシンプロセスを使用し配線層５を形成するための製造方法について図３ないし図８をも参照しながら説明する。尚、本実施形態では、特徴的な製造方法について説明を行うが、本発明を実現できれば以下に説明する工程については必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
以下、ダマシンプロセスを使用し配線層５を形成するための製造方法について図３ないし図８をも参照しながら説明する。尚、本実施形態では、特徴的な製造方法について説明を行うが、本発明を実現できれば以下に説明する工程については必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
以下、図３に示す構造を形成するための工程について説明する。シリコン半導体基板１に溝部２を形成し、当該溝部２に素子分離膜３を埋込み形成しシリコン半導体基板１の上面を平坦化する。そして、シリコン半導体基板１および素子分離膜３の上にシリコン酸化膜４を化学気相成長法（ＣＶＤ法：Chemical Vapor Deposition法)等により形成する。次に、シリコン酸化膜４の上にシリコン窒化膜６を例えば３５ｎｍ程度形成する。このシリコン窒化膜６は、シリコン酸化膜４にエッチングにより溝部４ａを形成するときのエッチングストッパ膜として機能する。次に、レジスト（図示せず）を塗布し、当該レジストをパターニングした後、導電層５の形成領域Ｓについてシリコン窒化膜６を除去し溝部６ａを形成すると共に、シリコン酸化膜４の上部を除去し溝部４ａを形成する。このようにして、図３に示す構造が形成される。
次に図４に示すように、溝部４ａ内に等方的にバリアメタル層５ａを形成すると共に、バリアメタル層５ａの内部に導電層５ｂを埋込み形成し、バリアメタル層５ａおよび導電層５ｂをシリコン窒化膜６の上面に面一となるように平坦化する。
次に図５に示すように、例えば希釈硫酸／過酸化水素水混合液により導電層５の上部をウェットエッチングし選択的に除去する。このときの導電層５の後退量は、配線層５の配線抵抗の設計値から決定される。尚、導電層５の上部を除去できれば、他のエッチング方法を使用しても良い。エッチング後には、シリコン窒化膜６の上面よりも導電層５の上面が下方に後退する。
次に図５に示すように、例えば希釈硫酸／過酸化水素水混合液により導電層５の上部をウェットエッチングし選択的に除去する。このときの導電層５の後退量は、配線層５の配線抵抗の設計値から決定される。尚、導電層５の上部を除去できれば、他のエッチング方法を使用しても良い。エッチング後には、シリコン窒化膜６の上面よりも導電層５の上面が下方に後退する。
次に図６に示すように、導電層５およびシリコン窒化膜６の上に層間絶縁膜７を堆積し、当該層間絶縁膜７にヴィアホールＨを形成する。このとき、シリコン窒化膜６に対して高選択比を有する条件下で異方性エッチングすることによりヴィアホールＨを形成する。この場合、ヴィアホールＨの形成領域Ｈ１は導電層５の形成領域Ｓと一致することが望ましいが、集積度の向上によりこれらの領域ＳおよびＨ１を一致させることが困難となってきている。すると、図６に示すようにヴィアホールＨの形成領域Ｈ１が導電層５の形成領域Ｓとずれてしまうことがある。
しかし、シリコン窒化膜６がエッチングストッパ膜として機能するため、ヴィアホール形成領域Ｈ１内におけるシリコン窒化膜６の形成領域については、層間絶縁膜７がシリコン窒化膜６の上面までしか深さ方向に除去されないものの、その他の形成領域Ｈ１については、導電層５の上面までエッチングされるようになる。
この場合、仮に形成領域Ｈ１内にシリコン窒化膜６が形成されていないと、同一条件下においてエッチングした場合、層間絶縁膜７およびシリコン酸化膜４間の選択比を有する条件によりエッチングすることが難しい。このため、図８に示すように、シリコン酸化膜４が導電層５の上面より下方までエッチングされ溝部７ａが形成されるようになる。するとこの後、シリコン酸化膜４が除去された領域に対してヴィアプラグが埋込み形成されると、当該ヴィアプラグと隣接する導電層１１との間の距離が短縮し、寄生容量が増加してしまう。そこで、本実施形態においては、シリコン酸化膜とシリコン窒化膜との間で選択比を有する条件によりエッチングしている。これにより、導電層５の側部に形成されたシリコン酸化膜４が除去されることがなくなる。
次に図７に示すように、ヴィアホールＨ内にバリアメタル膜８ａをスパッタ法等により形成し、当該バリアメタル膜８ａ内に配線層８ｂをＣＶＤ法等により埋込み形成することによりヴィアプラグ８として形成する。次にＣＭＰ法等により層間絶縁膜７の上面まで平坦化する。次に、下層バリアメタル９ａおよび導電層９ｃ、上層バリアメタル９ｂを順次堆積させ、リソグラフィー技術により所望の形にパターニングする。下層および上層バリアメタルとしてはTi／TiＮ積層膜等、導電層としてはアルミニウム等が用いられる。その後、シリコン酸化膜などの層間絶縁膜１０を堆積することにより、図１に示す状態となる。
このような実施形態の製造方法によれば、シリコン酸化膜４およびシリコン窒化膜６を領域Ｓについてエッチングすることにより溝部４ａを形成し、当該溝部４ａに配線層５を埋込み形成し、配線層５の上部をシリコン窒化膜６の上面より下方に後退させ、配線層５およびシリコン窒化膜６の上にシリコン酸化膜７を形成し、シリコン窒化膜６および配線層５とシリコン酸化膜７との間で選択性を有する条件下でシリコン酸化膜７をエッチングすることによりヴィアホールＨを形成し、このヴィアホールＨ内にヴィアプラグ８を埋込み形成するため、たとえアライメントずれなどの影響によりヴィアホールＨの形成領域Ｈ１が配線層５の形成領域Ｓから外れたとしてもシリコン窒化膜６の上面でエッチング処理がストップし、ヴィアホールＨに埋込み形成されたヴィアプラグ８と隣接配線層１１との間の距離を長く保つことができ、寄生容量を抑制、低減できるようになる。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第２の絶縁膜としてシリコン窒化膜６を適用し、第３の絶縁膜としての層間絶縁膜７にシリコン酸化膜を適用した実施形態を示したが、これらの第２および第３の絶縁膜は異なる材料により形成され選択比の高低条件を有するエッチング処理を行うことができればどのような材料により形成されていても良い。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第２の絶縁膜としてシリコン窒化膜６を適用し、第３の絶縁膜としての層間絶縁膜７にシリコン酸化膜を適用した実施形態を示したが、これらの第２および第３の絶縁膜は異なる材料により形成され選択比の高低条件を有するエッチング処理を行うことができればどのような材料により形成されていても良い。
図面中、４はシリコン酸化膜（第１の絶縁膜）、５は第１の配線層（配線層）、６はシリコン窒化膜（第２の絶縁膜）、７は層間絶縁膜（第３の絶縁膜）、Ｈはヴィアホール、８はヴィアプラグを示す。
Claims (4)
- 複数の配線用溝が所定間隔で上部に形成された第１の絶縁膜と、
前記配線用溝間の前記第１の絶縁膜の上面上に形成された第２の絶縁膜と、
前記配線用溝に埋込み形成されると共に、上面が前記第２の絶縁膜の上面より下方に位置するよう形成された配線層と、
前記配線層の上面に接続されるように形成されたヴィアプラグとを備えたことを特徴とする半導体装置。 - 前記第１の絶縁膜はシリコン酸化膜により形成され、前記第２の絶縁膜はシリコン窒化膜により形成されていることを特徴とする請求項１記載の半導体装置。
- 第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１および第２の絶縁膜を平面的に同一領域についてエッチングすることで溝部を形成する工程と、
前記溝部内に配線層を埋込み形成する工程と、
前記配線層の上部を前記第２の絶縁膜の上面より下方に後退させる工程と、
前記配線層および前記第２の絶縁膜の上に前記第２の絶縁膜とは異なる材質からなる第３の絶縁膜を形成する工程と、
前記第２および第３の絶縁膜間で選択性を有する条件下で前記第３の絶縁膜をエッチングしヴィアホールを形成する工程と、
前記ヴィアホール内にヴィアプラグを埋込み形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜としてシリコン窒化膜を形成し、前記第３の絶縁膜としてシリコン酸化膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005115728A JP2006294979A (ja) | 2005-04-13 | 2005-04-13 | 半導体装置およびその製造方法 |
| US11/402,919 US20060231956A1 (en) | 2005-04-13 | 2006-04-13 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005115728A JP2006294979A (ja) | 2005-04-13 | 2005-04-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006294979A true JP2006294979A (ja) | 2006-10-26 |
Family
ID=37107731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005115728A Pending JP2006294979A (ja) | 2005-04-13 | 2005-04-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20060231956A1 (ja) |
| JP (1) | JP2006294979A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7994642B2 (en) | 2008-10-06 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device which includes contact plug and embedded interconnection connected to contact plug |
| KR101430868B1 (ko) | 2013-01-18 | 2014-08-18 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 패턴 붕괴 완화 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10515896B2 (en) | 2017-08-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure for semiconductor device and methods of fabrication thereof |
| JP2020150214A (ja) * | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244837A (en) * | 1993-03-19 | 1993-09-14 | Micron Semiconductor, Inc. | Semiconductor electrical interconnection methods |
| US6197688B1 (en) * | 1998-02-12 | 2001-03-06 | Motorola Inc. | Interconnect structure in a semiconductor device and method of formation |
-
2005
- 2005-04-13 JP JP2005115728A patent/JP2006294979A/ja active Pending
-
2006
- 2006-04-13 US US11/402,919 patent/US20060231956A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7994642B2 (en) | 2008-10-06 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device which includes contact plug and embedded interconnection connected to contact plug |
| KR101430868B1 (ko) | 2013-01-18 | 2014-08-18 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 패턴 붕괴 완화 |
| US10043706B2 (en) | 2013-01-18 | 2018-08-07 | Taiwan Semiconductor Manufacturing Company Limited | Mitigating pattern collapse |
| US10950495B2 (en) | 2013-01-18 | 2021-03-16 | Taiwan Semiconductor Manufacturing Company Limited | Mitigating pattern collapse |
| US11961761B2 (en) | 2013-01-18 | 2024-04-16 | Taiwan Semiconductor Manufacturing Company Limited | Mitigating pattern collapse |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060231956A1 (en) | 2006-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100902581B1 (ko) | 반도체 소자의 스택 커패시터 및 그의 형성방법 | |
| US8871638B2 (en) | Semiconductor device and method for fabricating the same | |
| US20140159131A1 (en) | Reservoir capacitor of semiconductor device and method for fabricating the same | |
| US7056828B2 (en) | Sidewall spacer structure for self-aligned contact and method for forming the same | |
| US8058734B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9287214B2 (en) | Semiconductor device | |
| US20040232558A1 (en) | Semiconductor device and method of manufacturing the same | |
| US11670591B2 (en) | Semiconductor device and method of fabricating same | |
| US6930341B2 (en) | Integrated circuits including insulating spacers that extend beneath a conductive line | |
| JP2006294979A (ja) | 半導体装置およびその製造方法 | |
| JPWO2005034234A1 (ja) | 半導体装置及びその製造方法 | |
| US6967150B2 (en) | Method of forming self-aligned contact in fabricating semiconductor device | |
| US20070026680A1 (en) | Method for manufacturing semiconductor device | |
| JP5107499B2 (ja) | 半導体装置 | |
| KR100886642B1 (ko) | 캐패시터의 제조 방법 | |
| JP2009252825A (ja) | 半導体装置およびその製造方法 | |
| US7678534B2 (en) | Mask for forming landing plug contact hole and plug forming method using the same | |
| TWI834203B (zh) | 包括含碳接觸柵的半導體裝置 | |
| US20050006761A1 (en) | Bit line contact structure and fabrication method thereof | |
| US9349813B2 (en) | Method for fabricating semiconductor device | |
| US10256312B1 (en) | Semiconductor structure with a gap between conductor features and fabrication method thereof | |
| KR100687862B1 (ko) | 랜딩 플러그 콘택 제조 방법 | |
| KR100369355B1 (ko) | 고집적 반도체소자의 제조방법 | |
| JPH11284069A (ja) | 半導体装置の製造方法 | |
| KR20080055402A (ko) | 배선 구조물 및 이를 형성하기 위한 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080916 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080918 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090203 |