KR100369355B1 - 고집적 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 콘택의 어스펙트 비를 증가시키지 않으면서 도전층 간의 절연을 위한 공간 마진을 충분히 확보하므로써 소자의 신뢰성 및 생산성을 향상시키는 개선된 자기정렬 콘택 공정의 반도체소자 제조방법을 제공하는데 그 목적이 있는 것으로, 이를 위한 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 제1도전층상에 제1절연막과 제2도전층과 제2절연막을 차례로 적층하는 제1단계; 상기 제2절연막을 선택적으로 식각하고 이에 의해 드러난 상기 제2도전층의 일부두께를 식각하는 제2단계; 상기 제2단계가 완료된 결과물의 단차 측벽에 스페이서 제3절연막을 형성하는 제3단계; 상기 스페이서 제3절연막과 상기 제2절연막을 식각마스크로하여 상기 제2도전층을 상기 제1절연막이 드러나도록 식각하는 제4단계; 상기 제4단계가 완료된 결과물의 전면에 식각정지층인 제4절연막과 층간절연을 위한 제5절연막을 형성하는 제5단계; 및 콘택마스크를 사용하여 상기 제5절연막과 상기 제4절연막 및 상기 제1절연막을 식각하여 콘택홀을 형성하는 제6단계를 포함하여 이루어짐을 특징으로 한다.

Description

고집적 반도체소자의 제조방법{Method for fabricating highly integrated semiconductor device}
본 발명은 고집적 반도체소자의 제조방법에 관한 것으로, 특히 개선된 자기정렬콘택(SAC; Self-Aligned Contact) 공정의 반도체소자 제조방법에 관한 것이다.
반도체소자가 고집적화되어 그 크기가 작아짐에 따라, 보다 많은 집적을 용이하게 하기 위한 여러 가지 수단이 강구되고 있다. 서로 다른 층의 도전막을 서로 연결하여 주는 콘택의 경우, 리소그래피(Lithography) 공정에 의해 정해지는 하부 도전막과 콘택 사이의 간격을 줄여주기 위한 노력, 즉, 자기정렬콘택 기술은 향후 고집적 반도체 소자의 성패를 가름하는 관건이 되고 있다. 그런데, 자기정렬콘택 공정 기술도 집적도가 증가함에 따라 하부 도전막과의 단락 위험성이 존재하게 되는바, 이를 이하에서 살펴보도록 한다.
도1a 내지 도1c에는 종래기술에 따른 가기정렬콘택 공정이 도시되어 있다.
종래에는 예컨대 실리콘기판과 같은 제1도전층(1) 상에 그 상단에 마스크절연막(3)을 갖는 제2도전층(2)을 패터닝하고(실질적으로 제1도전층과 제2도전층 사이에는 절연막이 개재되어 있음), 콘택식각시의 식각정지층(4)을 결과물 전면에 형성한 다음, 층간절연막(5)을 형성하고, 콘택마스크(6)를 형성한다(도1a 참조). 이어서, 콘택마스크를 식각베리어로하여 층간절연막(5)을 식각하고(도1b 참조), 이어서 식각정지층(4)을 식각하여 제1도전층(1)을 노출시키는 콘택홀 형성한다(도1c 참조). 이후 이 콘택홀 내에 제3도전층이 매립되도록 결과물 전면에 제3도전층을 형성하므로써 자기정렬콘택 공정이 완료된다.
그러나, 상술한 바와 같은 종래의 자기정렬콘택 공정시 식각정지층의 손실을 거의 없게 하는 공정이 불가능한 바, 이는 식각정지층과 층간절연막 간의 식각선택비 또는 마스크절연막(3)과 식각정지층(4) 간의 식각선택비를 충분히 얻을 수 없기 때문이다. 일예로 DRAM 제조공정에서 층간절연막은 통상 산화막 계열이 사용되고 식각정지층은 질화막 또는 산화질화막이 사용되고 있으며 마스크절연막으로는 산화막 또는 질화막 게열이 적용되고 있기 때문에 이들간의 식각선택비를 크게 얻는다는 것이 불가능하다. 따라서, 도1c의 "a"에 도시된 바와 같이 제2도전층(2)과 콘택홀 간의 절연 마진이 부족하기 때문에 이 콘택홀 내에 매립되는 제3도전층과 제2도전층(2)이 단락(Short)될 가능성이 매우 높아지게 된다. 또는 절연 마진의 부족으로 누설전류가 발생될 수 있다.
한편, 이를 방지하기 위하여 마스크절연막(3)의 두께를 증가시킬 경우 전체적인 층간절연막 두께가 증가하게 되어, 콘택홀의 어스펙트 비(aspect ratio)를 증가시키게 되는바, 이 역시 제3도전층의 매립 특성을 저하시키는 문제점뿐만 아니라 콘택식각의 공정 마진 저하 등 다른 문제가 발생되게 된다. 결국, 종래에는 도전층간의 단락 또는 콘택 매립 특성 저하 등의 문제가 발생하여 소자의 전기적 특성을 저하시키거나 또는 소자 페일(fail)을 유발하게 된다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 콘택의 어스펙트 비를 증가시키지 않으면서 도전층 간의 절연을 위한 공간 마진을 충분히 확보하므로써 소자의 신뢰성 및 생산성을 향상시키는 개선된 자기정렬 콘택 공정의 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래기술에 따른 가기정렬콘택 공정의 반도체소자 제조 공정도,
도2a 내지 도2f는 본 발명의 일실시예에 따른 자기정렬콘택 공정의 반도체소자 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 제1도전층 20 : 제1절연막
22 : 제2도전층 23 : 제3절연막
24 : 마스크패턴 25 : 제3절연막
26 : 제4절연막 27 : 제5절연막
28 : 콘택마스크
상기 목적을 달성하기 위하여 본 발명의 반도체소자 제조방법은, 반도체소자 제조방법에 있어서, 제1도전층상에 제1절연막과 제2도전층과 제2절연막을 차례로 적층하는 제1단계; 상기 제2절연막을 선택적으로 식각하고 이에 의해 드러난 상기 제2도전층의 일부두께를 식각하는 제2단계; 상기 제2단계가 완료된 결과물의 단차 측벽에 스페이서 제3절연막을 형성하는 제3단계; 상기 스페이서 제3절연막과 상기 제2절연막을 식각마스크로하여 상기 제2도전층을 상기 제1절연막이 드러나도록 식각하는 제4단계; 상기 제4단계가 완료된 결과물의 전면에 식각정지층인 제4절연막과 층간절연을 위한 제5절연막을 형성하는 제5단계; 및 콘택마스크를 사용하여 상기 제5절연막과 상기 제4절연막 및 상기 제1절연막을 식각하여 콘택홀을 형성하는 제6단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 자기정렬콘택 공정의 반도체소자 제조방법을 보여준다.
먼저, 도2a를 참조하면, 제1도전층(21) 상에 제1절연막(20)과 제2도전층(22)과 마스크용 제2절연막(23)을 적층하고, 마스크패턴(24)을 형성한 상태이다.
이어서, 도2b에 도시된 바와 같이 상기 마스크패턴(24)을 식각베리어로하여상기 제2절연막(23)을 식각하고 계속해서 드러난 제2도전층(22)을 일부두께 식각한다.
이어서, 도2c와 같이 상기 마스크패턴(24)을 제거하고 제3절연막을 증착한 후 이를 다시 비등방성 전면 식각하여 도2b의 결과물의 단차진 부위 측벽에 식각정지층으로서 스페이서 제3절연막(25)을 형성한다.
이어서, 도2d와 같이 상기 제2절연막(23)과 제3절연막(25)를 식각마스크로하여 드러난 제2도전층(22)을 하부의 제1절연막(20)이 드러나도록 식각한다. 이에 의해 제2도전층(22) 패턴은 종래와는 다르게 그 상부 모서리에 스페이서 형상의 제3절연막(25)을 갖게 된다.
이어서, 도2e에 도시된 바와 같이, 결과물 전면에 식각정지층으로서 제4절연막(26)을 형성하고, 이어서 층간절연을 위한 제5절연막(27)을 형성한 다음, 콘택 마스크패턴(28)을 형성한다.
이어서, 도2f에 도시된 바와같이 제5절연막(27)을 식각하고 계속해서 식각정지층인 제4절연막(26)과 그 하부의 제1절연막(20)을 식각하여 콘택홀을 형성한다.
이후 이 콘택홀 내에 제3도전층이 매립되도록 결과물 전면에 제3도전층을 형성하므로써 자기정렬콘택 공정이 완료된다.
이상에서 살펴본 바와같이 본 발명은 자기정렬콘택시 콘택이 지나는 인접한 도전층의 상부 모서리에 스페이서 형상으로 식각정지층을 형성하는 것에 그 특징이 있는 것으로, 이에 의해 종래에 비해 콘택과 도전층 간의 절연 공간이 충분히 확보되므로써, 원하지 않은 도전층과 콘택 간의 단락을 미연에 방지한다.
본 실시예에서 상기 제2도전층으로 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 전이금속실리사이드, 알루미늄을 단독으로 사용하거나 이들의 조합으로 도전층을 이중구조 이상으로 형성하는 것이 가능한 바, 이중 구조 이상으로 형성하는 경우 도전층의 일부두께 식각시 이중 구조의 경계면까지 식각하여 식각 타겟 설정이 용이하도록 할 수 있다.
또한, 층간절연막용 제5절연막(27)은 도핑된 산화막(BPSG, PSG, BSG 등) 계열이 주로 이용되므로, 식각정지층인 상기 제3절연막과 제4절연막은 질화막 또는 산화질화막 또는 비도핑 폴리실리콘막을 사용하는 것이 바람직하며, 마스크용 제2절연막은 비도핑산화막(USG, HTO, MTO, TEOS 등) 또는 질화막 또는 산화질화막 계열이 모두 이용 가능하다. 한편, 제2절연막(23)과 제3절연막(25)은 서로 식각선택비가 유사한 것이 바람직한데, 이는 두 층간에 이단 프로파일(profile)이 형성되지 않아야 하기 때문이다.
아울러, 상기 실시예는 통상의 DRAM 구조에서 비트라인 콘택, 커패시터의 스토리지노드 콘택, 및 메탈 콘택 등 모든 부분에 응용가능한 바, 당업자라면 상기 본 실시예를 적용하여 이들의 응용이 충분히 가능할 것이다. 즉, 통상의 DRAM 구조에서, 상기 제2도전층이 게이트전극이고 상기 제3도전층이 비트라인 또는 스트라지노드 또는 메탈인 경우에 적용가능할 뿐더러, 상기 제2도전층이 비트라인이고, 상기 제3도전층이 스토리지노드 또는 메탈인 경우에 적용가능하다.이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 콘택의 어스펙트 비를 증가시키지 않으면서 콘택이 지나가는 도전층과의 절연 공간 마진을 충분히 확보하므로써 소자의 신뢰성 및 생산성을 향상시킨다.

Claims (9)

  1. 반도체소자 제조방법에 있어서,
    제1도전층상에 제1절연막과 제2도전층과 제2절연막을 차례로 적층하는 제1단계;
    상기 제2절연막을 선택적으로 식각하고 이에 의해 드러난 상기 제2도전층의 일부두께를 식각하는 제2단계;
    상기 제2단계가 완료된 결과물의 단차 측벽에 스페이서 제3절연막을 형성하는 제3단계;
    상기 스페이서 제3절연막과 상기 제2절연막을 식각마스크로하여 상기 제2도전층을 상기 제1절연막이 드러나도록 식각하는 제4단계;
    상기 제4단계가 완료된 결과물의 전면에 식각정지층인 제4절연막과 층간절연을 위한 제5절연막을 형성하는 제5단계; 및
    콘택마스크를 사용하여 상기 제5절연막과 상기 제4절연막 및 상기 제1절연막을 식각하여 콘택홀을 형성하는 제6단계
    를 포함하여 이루어진 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  2. 제1항 있어서,
    상기 제2도전층을 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 전이금속실리사이드 및 알루미늄중 어느한 단일층 또는 이들의 조합으로된 이중층 이상으로형성하는 것을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  3. 제1항에 있어서,
    상기 제5절연막은 도핑된 산화막임을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  4. 제1항에 있어서,
    상기 제3절연막과 제4절연막은 각각 질화막 또는 산화질화막 또는 비도핑 폴리실리콘막임을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  5. 제1항에 있어서,
    상기 제2절연막과 제3절연막은 서로 식각선택비가 유사한 박막임을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  6. 제1항에 있어서,
    상기 제1단계에서 상기 제2도전층을 서로 상이한 재질의 두층의 박막으로 형성하고, 상기 제2단계에서 상기 제2도전층의 일부두께 식각시 상기 두층 박막의 경계면 까지 상층의 박막을 식각하는 것을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  7. 제1항 내지 제6항 중 어느한 항에 있어서,
    상기 제6단계 후 상기 콘택홀 내에 제3도전층을 매립하는 제7단계를 더 포함하는 것을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  8. 제7항에 있어서,
    상기 제2도전층은 게이트전극이고, 상기 제3도전층은 비트라인 또는 스토리지노드 또는 메탈임을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
  9. 제7항에 있어서,
    상기 제2도전층은 비트라인이고, 상기 제3도전층은 스토리지노드 또는 메탈임을 특징으로 하는 개선된 자기정렬콘택 공정의 반도체소자 제조방법.
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