KR100549576B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 단일 질화막 비트라인 스페이서보다 유전율이 낮은 스페이서를 형성함으로써 비트라인 캐패시턴스 증가를 방지하여 센스 앰프 동작 마진을 확보하기 위한 반도체 소자의 제조 방법에 관한 것으로, 소정의 하부 구조가 형성된 반도체 기판 상에 비트라인을 형성하는 단계와, 상기 비트라인이 형성된 결과물에 캐핑 산화막과 캐핑 질화막을 증착하는 단계와, 상기 캐핑 질화막을 증착한 결과물에 층간 절연막을 증착한 후 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택홀이 매립되도록 도전층을 증착한 후 상기 산화막일 노출될 때까지 평탄화 하는 단계와, 상기 비트라인 측벽의 캐핑 산화막을 제거하여 비트라인과 캐핑 질화막 사이에 보이드를 형성하는 단계와, 상기 보이드가 형성된 결과물에 캐핑막을 증착하는 단계를 포함하여 구성된다.
비트라인, 스페이서, 질화막, 보이드, 유전율, 센스 앰프

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
도1a 내지 도1e는 종래 기술에 의한 반도체 소자의 비트라인 형성 방법을 나타낸 공정 단면도들이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 게이트 230 : 제 1 층간 절연막
240 : 비트라인 물질 250 : 하드마스크용 질화막
260 : 캐핑 산화막 270 : 캐핑 질화막
280 : 제 2 층간 절연막 290 :
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 단일 질화막으로 이루어진 비트라인 스페이서보다 유전율이 낮은 스페이서를 형성함으로써 비트라인 캐패시턴스 증가를 방지할 수 있도록 하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 소자간의 거리가 좁아지고, 소자들이 형성될 수 있는 영역도 좁아지고 있다. 이에 따라, 콘택 영역도 축소되어 콘택 마진이 감소되므로, 포토리소그래피 공정에서의 정렬 여유도가 감소된다.
특히 워드라인 또는 비트라인 사이에 콘택홀(contact hole)을 개방할 경우에는 사진 공정시의 미스 얼라인(misalign)에 의한 전기적 단락(short)에 의한 브리지가 발생할 수 있다. 따라서 워드라인 또는 비트라인 간에 콘택홀을 개방할 경우에는 자동 정렬 콘택(Self Aligned Contact, SAC)을 이용하고 있다. 자동 정렬 콘택은 콘택홀을 식각할 때, 식각 저지층으로 워드라인이나 비트라인에 스페이서를 형성하여, 사진공정시 맞춤이 어긋나는 오정렬이 발생하여도 콘택홀과 워드라인 또는 비트라인 사이에 전기적 단락(short)이 생기지 않도록 하는 기술이다.
상기 식각 저지용 스페이서로는 회로선폭이 큰 0.22㎛ 이상의 디바이스에서는 화학기상증착(Chemical Vapor Deposition, CVD) 산화막을 사용하였다. 그런데 디자인 룰이 0.18㎛~0.13㎛으로 미세화되고 텅스텐 등의 금속을 비트라인이나 워드라인으로 사용함에 따라, 상기 산화막 스페이서를 나이트라이드(nitride) 스페이서로 변경하여 워드라인이나 비트라인으로 쓰이는 금속의 산화를 막는 것과 동시에 스페이서의 두께도 일정 정도 감소시킬 수 있게되었다.
이러한 종래 기술에 의한 나이트 라이드 스페이서를 이용한 비트라인 형성 방법의 문제점을 도면을 참조하여 상세히 설명한다.
도1a 내지 도1e는 종래 기술에 의한 반도체 소자의 비트라인 형성 방법을 나타낸 공정 단면도들이다.
우선, 도1a에 도시된 바와 같이 게이트(110)와 랜딩플러그 폴리(120) 및 소정의 하부 구조가 형성된 실리콘 기판(100)에 비트라인용 도전 물질(130) 및 하드 마스크로 이용할 질화막(140)을 증착한다.
그리고 나서, 감광막 패턴(미도시함)을 이용하여 상기 질화막(140)을 패터닝하여 하드마스크를 형성한 다음 감광막을 제거하고, 식각 공정을 진행하여 비트라인을 형성한다.
이어서, 도1b에 도시된 바와 같이 비트라인 스페이서로 이용할 캐핑 질화막(150)을 증착한 후 도1c에 도시된 바와 같이 층간 절연막(160)을 이용하여 매립하고 평탄화 공정을 진행한 다음 스토리지 노드용 콘택홀을 형성한다. 상기 스토리지 노드 콘택홀이 완전히 매립되도록 플러그용 폴리(170)를 증착한다.
상기 플러그용 폴리(170)를 증착한 결과물에, 도1d에 도시된 바와 같이 CMP를 통한 평탄화 공정을 진행하여 스토리지 노드 플러그(170')를 형성한 후 도1e에 도시된 바와 같이 캐핑막(180)을 증착한다.
즉, 종래 기술에서는 비트라인 사이의 전지적 단락을 방지하기 위해, 질화막을 비트라인 스페이서로 이용하게 되는바, 이러한 종래 기술에서는 질화막의 높은 유전율로 인해 비트라인의 캐패시턴스가 커져 센스 앰프 동작 마진이 작아져 소자 동작의 페일(Fail)을 유발하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 비트라인 스페이서를 형성함에 있어서, 캐핑 질화막과 비트라인 사이에 캐핑 형태의 보이드를 형성하여 질화막의 단일 스페이서에 비해 유전율이 낮은 스페이서를 형성함으로써, 비트라인의 캐패시턴스 증가를 방지할 수 있도록 하는 반도체 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 상에 비트라인을 형성하는 단계와, 상기 비트라인이 형성된 결과물에 캐핑 산화막과 캐핑 질화막을 증착하는 단계와, 상기 캐핑 질화막을 증착한 결과물에 층간 절연막을 증착한 후 스토리지 노드 콘택홀을 형성하는 단계와, 상기 스토리지 노드 콘택홀이 매립되도록 도전층을 증착한 후 상기 산화막일 노출될 때까지 평탄화 하는 단계와,, 상기 비트라인 측벽의 캐핑 산화막을 제거하여 비트라인과 캐핑 질화막 사이에 보이드를 형성하는 단계와, 상기 보이드가 형성된 결과물에 캐핑막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도테 소자의 제조 방법에 관한 것이다.
이와 같은 본 발명에 의한 반도체 소자의 제조 방법에 의해서는, 보이드와 질화막으로 소정 두께를 갖춘 비트라인 스페이서를 형성함으로써, 단일 질화막에 의한 비트라인 스페이서를 이용하는데 비해 캐패시턴스를 감소시켜 센스 앰프의 동작 마진 확보가 가능하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 공정단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 게이트 전극(210)을 형성한 후 상기 게이트 전극(210)을 포함한 실리콘 기판(200) 전면에 제 1 층간 절연막(220)을 증착한다. 그런 다음, 사진 및 식각 공정을 진행하여 불순물 접합 영역(미도시함)이 노출되도록 랜딩 플러그 콘택홀을 형성한 후 상기 랜딩 플러그 콘택홀이 매립되도록 다결정실리콘을 증착한다. 이어, CMP 또는 에치백 공정을 진행하여 상기 불순물 영역과 전기적으로 접속하는 랜딩 플러그(230)를 형성한 후 비트라인용 도전 물질(240) 및 하드 마스크로 이용할 질화막(250)을 500~3000Å의 두께로 증착한다.
그리고 나서, 감광막 패턴(미도시함)을 이용하여 상기 질화막(250)을 패터닝하여 하드마스크를 형성한 다음 감광막을 제거하고, 식각 공정을 진행하여 비트라 인을 형성한다.
이어서, 도2b에 도시된 바와 같이 상기 비트라인을 형성한 결과물에 PE-산화막, BPSG, HTO 및 PSG 등으로 캐핑 산화막(260)을 10~400Å의 두께로 증착한 후 캐핑 질화막(270)을 100~1000Å의 두께로 증착한다. 이때, 상기 캐핑 산화막(260)과 캐핑 질화막(270)은 비트 라인의 식각 정지막으로 이용할 수 있도록 두께를 조정하되, 유전율을 고려하여 너무 두껍지 않게 형성하는 것이 바람직하다.
그리고, 도2c에 도시된 바와 같이 제 2 층간 절연막(280)을 증착하고 랜딩플러그와 접속 되도록 스토리지 노드 콘택홀(미도시함)을 형성한 후에, 상기 스토리지 노드 콘택홀이 매립되도록 플러그 폴리(290)를 증착한다.
그런 다음, 도2d에 도시된 바와 같이 화학 기계적 평탄화(CMP) 공정을 진행하여 스토리지 노드(290')를 형성한 후에 상기 비트라인 캐핑 산화막(260)을 선택적으로 식각하여 도2e의 A 부위와 같이 보이드를 임의로 형성한다. 이때, 상기 비트라인의 스페이서는 소정의 두께를 갖되, 보이드와 나이트라이드로 형성되도록 하는바, 종래의 질화막으로 이루어진 스페이서보다 더 낮은 유전율을 얻게되고, 그로 인해 비트라인 캐패시턴스 증가를 방지하여 센스 앰프 동작 마진 감소를 방지할 수 있게된다.
그 후에, 도2f에 도시된 바와 같이 상기 보이드가 발생한 결과물 상에 산화 물질 또는 질화 물질을 캐핑막(300)으로 100~3000Å의 두께로 증착한다.
상기 본 발명에 의한 반도체 소자의 제조 방법에 따르면, 도2e와 같이 비트라인 상부 및 측벽에 형성된 캐핑 산화막을 제거하여 보이드를 임의로 형성함으로 써, 소정 두께의 스페이서를 갖게되므로 단일 질화막 스페이서에 비해 유전율이 낮은 스페이서를 형성할 수 있게되어, 결국 비트라인의 캐패시턴스 증가를 방지하여 센스 앰프 동작 마진 감소를 방지할 수 있게된다.
상기한 바와 같이 본 발명은 단일 질화막 스페이서보다 유전율이 낮은 스페이서를 형성함으로써 비트라인의 캐패시턴스 증가를 방지하여 센스 앰피 동작 마진을 확보할 수 있는 이점이 있고, 내부 MPS 성장시 스토리지 노드의 바텀(Bottom) 영역을 확보할 수 있는 이점이 있다.
또한, 캐패시터의 누설 전류를 방지하여 소자 동작의 페일(Fail)을 감소시킬 뿐만 아니라 리프레쉬(Refresh) 증가로 인해 소자의 수율을 향상시킬 수 있는 이점 있다.

Claims (5)

  1. 소정의 하부 구조가 형성된 반도체 기판상에 비트라인을 형성하는 단계와,
    상기 비트라인이 형성된 결과물에 캐핑 산화막과 캐핑 질화막을 증착하는 단계와,
    상기 캐핑 질화막을 증착한 결과물에 상기 캐핑 산화막과의 식각 선택비를 갖는 층간 절연막을 증착한 후 스토리지 노드 콘택홀을 형성하는 단계와,
    상기 스토리지 노드 콘택홀이 매립되도록 도전층을 증착한 후 상기 캐핑 산화막이 노출될 때까지 평탄화 하는 단계와,
    상기 층간 절연막과의 식각 선택비를 이용하여 비트라인 측벽의 캐핑 산화막을 선택적으로 제거하여 비트라인과 캐핑 질화막 사이에 보이드를 형성하는 단계와,
    상기 보이드가 형성된 결과물에 캐핑막을 증착하는 단계를
    포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 캐핑 산화막은 10~400Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 캐핑 질화막은 100~1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서, 상기 캐핑 산화막은 PE-산화막, BPSG, HTO, PSG 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서, 상기 캐핑막은 질화막 또는 산화막으로 100~3000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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