KR100743622B1 - 반도체 소자의 비트라인 콘택 형성방법 - Google Patents

Abstract

본 발명은 주변영역의 콘택저항을 줄일 수 있는 반도체 소자의 비트라인 콘택 형성방법에 관한 것이다. 본 발명에 따라, 셀 영역과 주변 영역을 갖는 반도체 소자의 비트라인 콘택 형성방법이 제공되고, 상기 주변 영역에 형성하는 비트라인 콘택용 콘택홀의 일부는 인접하는 콘택홀들을 병합(merge)하여 상기 셀 영역에 형성하는 비트라인 콘택용 콘택홀보다 큰 크기로 형성하는 것을 특징으로 한다.

Description

반도체 소자의 비트라인 콘택 형성방법{Method for manufacturing bit line contact of semiconductor device}

도 1a 및 도 1b는 종래기술에 따른 비트라인 콘택 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인 콘택 형성방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

31: 기판 32: 소자분리막

33: 게이트 산화막 34: 게이트 도전막

35: 하드마스크 36: 스페이서

37: 제1층간절연막 38: 랜딩플러그폴리

39: 제2층간절연막 40: 감광막 패턴

41a,41b: 비트라인 콘택홀 42a,42b: 비트라인 콘택

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 주변영역에서의 콘 택저항을 줄일 수 있는 반도체 소자의 비트라인 콘택 형성방법에 관한 것이다.

고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 하지만, 이에 수반해서, 하부 패턴과 상부 패턴간의 안정적인 콘택도 확보 되어야만 한다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.

도 1a 및 도 1b는 종래기술에 따른 비트라인 콘택 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 1a를 참조하면, 셀 영역과 주변 영역이 정의된 반도체 기판(11) 내에 소자분리막(12)을 형성한 후, 반도체 기판(11)의 각 영역 상에 게이트 산화막(13), 게이트 도전막(14) 및 하드마스크(15)의 순서로 적층된 게이트를 형성한다. 그런다음, 게이트를 포함한 기판 전면 상에 절연막을 증착한 후, 전면 식각과정을 통해 게이트 양측벽에 스페이서(16)를 형성한다.

이어서, 기판 전면 상에 제1층간절연막(17)을 형성한 후, 상기 제1층간절연막(17)을 식각하여 게이트들 사이의 반도체 기판 부분을 노출시키는 랜딩 플러그 콘택을 형성한다. 이때, 랜딩 플러그 콘택은 셀 영역에만 형성한다. 상기 랜딩 플러그 콘택을 포함한 기판 전면에 폴리실리콘막을 증착한 후, 하드마스크(15)의 표면이 드러날 때까지 화학적기계연마를 수행하여 폴리실리콘 플러그(18)를 형성한다. 그런 다음, 폴리실리콘 플러그(18)가 형성된 반도체 기판(11)의 전면 상에 제2층간절연막(19)을 형성한다.

도 1b를 참조하면, 제2층간절연막(19)과 기판 주변 영역의 제1층간절연막(17)을 식각하여 셀 영역 및 주변 영역 각각에 비트라인 콘택홀(20a,20b)을 형성하고, 상기 비트라인 콘택홀(20a,20b) 내에 도전막을 매립하여 비트라인 콘택(21a,21b)을 형성한다.

그러나, 소자가 고집적화됨에 따라, 비트라인 콘택의 임계치수가 감소하여 콘택저항이 높아지게 된다. 특히, 주변영역에서의 콘택저항이 높아지는바, 소자의 구동속도가 저하되고, 심한 경우에는 소자 페일(fail)까지 유발할 수 있다.

따라서, 본 발명은 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 주변 영역에서의 콘택저항을 감소시킬 수 있는 반도체 소자의 비트라인 콘택 형성방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 비트라인 콘택 형성방법은, 셀 영역과 주변 영역을 갖는 반도체 소자의 비트라인 콘택 형성방법에 있어서, 상기 주변 영역에 형성하는 비트라인 콘택용 콘택홀의 일부는 인접하는 콘택홀들을 병합(merge)하여 상기 셀 영역에 형성하는 비트라인 콘택용 콘택홀 보다 큰 크기로 형성하며, 상기 주변 영역에의 콘택홀 형성은 병합된 콘택홀과 병합되지 않은 콘택홀간의 기판 손실이 유사하게 되도록 1∼10sccm의 낮은 O2 플로우로 진행하는 1차 식각 공정과, 100∼400W의 낮은 바이어스 파워로 진행하는 2차 식각 공정 및 1∼170mT의 낮은 압력과 50∼200W의 낮은 바이어스 파워로 진행하는 3차 식각 공정을 순차 진행하는 방식으로 수행하는 것을 특징으로 한다.

삭제

여기서, 상기 주변 영역에 형성하는 비트라인 콘택용 콘택홀은 장축 길이를 300∼600㎚로 하여 형성한다.

(실시예)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트라인 콘택 형성방법을 설명하기 위한 공정 단면도이다.

도 2a를 참조하면, 셀 영역과 주변 영역이 정의된 반도체 기판(31) 내에 소자분리막(32)을 형성한 후, 반도체 기판(31)의 각 영역 상에 게이트 산화막(33), 게이트 도전막(34) 및 하드마스크(35)의 순서로 적층한 게이트 전극을 형성한다. 그런다음, 게이트 전극을 포함한 기판 전면 상에 절연막을 증착한 후, 전면 식각과정을 통해 게이트 전극의 양측벽에 스페이서(36)를 형성한다.

이어서, 기판 전면 상에 제1층간절연막(37)을 형성한 후, 상기 제1층간절연막(37)을 식각하여 게이트들 사이의 반도체 기판부분을 노출시키는 랜딩 플러그 콘택을 형성한다. 이때, 랜딩 플러그 콘택은 셀 영역에만 형성한다. 콘택홀을 포함한 기판 전면에 폴리실리콘막을 증착한 후, 하드마스크(35)의 표면이 드러날 때까지 화학적기계연마를 수행하여 폴리실리콘 플러그(38)를 형성한다. 그런 다음, 폴리실리콘 플러그(38)가 형성된 반도체 기판(31)의 전면 상에 제2층간절연막(39)을 형성한다.

도 2b를 참조하면, 마스크 공정을 진행하여 제2층간절연막(39) 상에 비트라인 콘택을 형성하기 위한 감광막 패턴(40)을 형성한다. 이때, 주변영역에 형성되는 감광막 패턴은 레티클을 변경하여 인접한 두 개의 홀 패턴이 하나의 홀 패턴으로 병합되도록 형성한다.

여기서, 셀 영역은 후속 공정에서 캐패시터가 형성되어야 하므로, 비트라인 콘택홀을 병합할 수 없지만, 주변 영역에는 캐패시터가 형성되지 않으므로 비트라인 콘택홀의 일부를 병합할 수 있다.

도 2c를 참조하면, 상기 감광막 패턴(40)을 식각장벽으로 이용하여 제2층간절연막(39)과 기판 주변 영역의 제1층간절연막(37)을 식각하여 셀 영역 및 주변 영역 각각에 비트라인 콘택홀(41a,41b)을 형성한다. 그런 다음, 상기 비트라인 콘택홀(41a,41b) 내에 도전막을 매립하여 비트라인 콘택(42a,42b)을 형성한다. 주변 영역의 콘택크기를 증가시킴으로써 콘택저항을 감소시킬 수 있으며, 따라서, 소자의 구동속도를 증가시킬 수 있다. 상기 주변 영역에 형성하는 비트라인 콘택용 비트라인 콘택홀(41b)은 장축 길이를 600㎚ 이하, 구체적으로는 300∼600㎚로 하여 형성한다.

여기서, 콘택홀 형성시 주변영역의 병합된 콘택홀과 병합되지 않은 콘택홀간 기판 손실 정도가 차이가 난다. 콘택의 크기가 증가할 수록 기판 손실이 감소하는 경향을 보이는데, 주변영역내 콘택홀 크기에 따른 기판 손실의 차이를 줄이기 위하여, 콘택홀 형성시 3단계의 식각공정을 수행한다.

1단계 식각은 60mT의 압력에서 600W의 작동파워 및 600W의 바이어스 파워를 인가하여 수행하며, 또한, 300 sccm의 Ar, 60 sccm의 CF4 및 10sccm 이하, 구체적으로는 1∼10sccm, 바람직하게는 4 sccm의 O2를 플로우시킨다.

2단계 식각은 메인 식각으로 55mT의 압력에서 800W의 작동파워 및 400W 이하, 구체적으로 100∼400W의 낮은 바이어스 파워를 인가하여 수행하며, 300 sccm의 Ar, 40 sccm의 CHF3 및 4 sccm의 O2를 이용하여 수행한다.

3단계 식각은 PET(post etch treatment)로서, 170mT 이하, 구체적으로 1∼150mT의 낮은 압력에서 350W의 작동파워 및 200W 이하, 구체적으로 50∼200W, 바람직하게는 100W의 낮은 바이어스 파워를 인가하여 수행하며, 300 sccm의 Ar, 20 sccm의 CF4 및 200 sccm의 O2를 이용하여 수행한다.

이상에서와 같이 본 발명은, 주변영역의 비트라인 콘택을 병합하여 형성해 줌으로써, 주변 영역에 형성되는 비트라인 콘택의 콘택저항을 감소시킬 수 있는 바, 소자의 구동속도를 증가시킬 수 있으며, 소자 특성 또한 향상시킬 수 있다.

본 발명을 특정의 바림직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 일탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (3)

1. 셀 영역과 주변 영역을 갖는 반도체 소자의 비트라인 콘택 형성방법에 있어서,

   상기 주변 영역에 형성하는 비트라인 콘택용 콘택홀의 일부는 인접하는 콘택홀들을 병합(merge)하여 상기 셀 영역에 형성하는 비트라인 콘택용 콘택홀 보다 큰 크기로 형성하며,

   상기 주변 영역에의 콘택홀 형성은 병합된 콘택홀과 병합되지 않은 콘택홀간의 기판 손실이 유사하게 되도록 1∼10sccm의 낮은 O2 플로우로 진행하는 1차 식각 공정과, 100∼400W의 낮은 바이어스 파워로 진행하는 2차 식각 공정 및 1∼170mT의 낮은 압력과 50∼200W의 낮은 바이어스 파워로 진행하는 3차 식각 공정을 순차 진행하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법.
2. 삭제
3. 제 1 항에 있어서, 상기 주변 영역에 형성하는 비트라인 콘택용 콘택홀은 장축 길이를 300∼600㎚로 하여 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 콘택 형성방법.

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