KR100547247B1 - 반도체 메모리 소자 제조방법 - Google Patents

반도체 메모리 소자 제조방법 Download PDF

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 MOS 트랜지스터 형성 공정에 관한 것이다. 본 발명은 게이트 프로파일의 변형에 따른 층간절연막 증착시 보이드 발생을 억제할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명에서는 게이트 스페이서 질화막 증착 후 셀 오픈 마스크 공정을 진행한 상태에서 건식 식각을 수행하여 셀 영역의 게이트 스페이서 질화막의 프로파일을 다듬은 상태에서 후속 공정을 진행한다. 이 경우, 셀 영역의 게이트 프로파일이 변형되더라도 게이트 스페이서 질화막의 식각에 의해 매끈한 프로파일을 확보한 상태에서 후속 공정을 진행하기 때문에 층간절연막 증착시 갭필 마진을 확보할 수 있다.
게이트 전극, 게이트 스페이서 질화막, 셀 오픈 마스크, 건식 식각, 층간절연막 갭필 마진

Description

반도체 메모리 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 DRAM 제조 공정을 나타낸 단면도(셀 영역).
도 2는 종래기술에 따른 게이트 프로파일을 나타낸 전자현미경 사진.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 DRAM 제조 공정을 나타낸 단면도(셀 영역).
도 4는 본 발명의 일 실시예에 따라 층간절연막까지 형성된 게이트 프로파일을 나타낸 전자현미경 사진.
* 도면의 주요 부분에 대한 부호의 설명
27 : 게이트 버퍼 산화막
28 : 게이트 스페이서 질화막
29 : 게이트 스페이서 산화막
30 : 셀 스페이서 질화막
31 : 층간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 MOS 트랜지스터 형성 공정에 관한 것이다.
최근 반도체 메모리 소자의 디자인 룰이 100nm급 이하의 레벨로 급격히 축소됨에 따라 게이트 전극의 선폭 및 게이트 전극간 스페이스 역시 현저히 줄어들고 있다.
그 결과, 전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 저항값으로 인하여 적용 한계를 드러내고 있으며, 이에 실리사이드/폴리실리콘 또는 금속/폴리실리콘 적층 구조를 적용하게 되었다. 즉, 게이트 전극 자체의 높이는 기존에 비해 증가할 수밖에 없다.
결국, 고집적화에 따라 게이트 전극 자체의 높이는 증가하고 게이트 전극간 스페이스는 줄어들기 때문에 게이트 전극간 스페이스의 종횡비는 급격히 증가하게 되었다. 이러한 게이트 전극간 스페이스의 종횡비 증가는 게이트 전극 형성 후 진행되는 층간절연막 증착시 갭필 특성을 열화시키는 요인이 되고 있으며, 갭필 특성 열화에 의해 층간절연막 내에 형성된 보이드는 후속 랜딩 플러그 콘택 형성시 페일을 유발하는 문제점이 있었다.
전술한 바와 같은 층간절연막 갭필 마진 측면의 공정적 한계는 궁극적으로는 차세대 고집적 메모리 소자의 개발 자체를 제한 할 수 있는 핵심적인 이슈로 대두 되고 있어 이를 효과적으로 해결할 수 있는 대안이 필요한 실정이다.
도 1a 내지 도 1e는 종래기술에 따른 DRAM 제조 공정을 나타낸 단면도(셀 영역)이다.
종래기술에 따른 DRAM 제조 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(1) 상에 소자분리막(2)을 형성하여 활성 영역을 정의하고, 통상의 공정을 실시하여 웰 및 채널 관련 이온주입 공정을 순차적으로 실시한 다음, 활성 영역 표면에 게이트 산화막(3)을 성장시키고, 전체 구조 상부에 도핑된 폴리실리콘막(4), 텅스텐실리사이드막(5), 하드마스크 질화막(6)을 차례로 증착한다.
이어서, 도 1b에 도시된 바와 같이 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴을 형성하고, 통상적인 게이트 재산화 공정(LDD 산화 공정) 및 LDD 이온주입을 실시한다.
다음으로, 도 1c에 도시된 바와 같이 전체 구조 표면을 따라 게이트 버퍼 산화막(7), 게이트 스페이서 질화막(8), 게이트 스페이서 산화막(9)을 순차적으로 증착한다.
계속하여, 주변회로 영역(도시되지 않음)에 대하여 P+ 마스크 공정 및 스페이서 식각 공정, P+ 소오스/드레인 이온주입 공정, 포토레지스트 스트립 및 세정 공정, N+ 마스크 공정 및 스페이서 식각 공정, N+ 소오스/드레인 이온주입 공정, 포토레지스트 스트립 및 세정 공정 등을 실시하여 주변회로 트랜지스터 형성 공정을 마친 다음, 도 1d에 도시된 바와 같이 셀 오픈 마스크 공정 및 습식 식각 공정을 실시하여 셀 영역의 게이트 스페이서 산화막(9)을 제거한다.
이어서, 도 1e에 도시된 바와 같이 셀 소오스/드레인 이온주입을 실시하고, 포토레지스트 스트립 및 세정 공정을 실시한 후, 전체 구조 표면을 따라 셀 스페이서 질화막(10)을 증착하고, 전체 구조 상부에 층간절연막(11)을 증착하여 갭필을 이룬다.
이후, 랜딩 플러그 형성 공정을 실시하며, 이후의 후속 공정에 대해서는 고려 대상이 아니기 때문에 그 설명을 생략하기로 한다.
전술한 종래기술을 살펴보면, 층간절연막(11)으로서 주로 BPSG막이 적용되고 있는데, 게이트 프로파일 변형에 의하여 BPSG막 증착시 보이드를 유발하고, 이 보이드는 후속 랜딩 플러그 폴리실리콘막 증착시 브릿지를 유발하는 요인이 되고 있다. 게이트 프로파일의 변형은 주로 게이트 식각 후 게이트 버퍼 산화막(7) 증착 전에 수행되는 각종 세정 공정을 거치면서 실리사이드막(25)과 폴리실리콘막(24)의 계면 또는 각 필름의 표면이 케미컬의 공격을 받는데 기인한 것으로, 이와 같이 게이트 프로파일이 변형된 상태에서 게이트 스페이서 질화막(8)을 증착하더라도 질화막의 스텝 커버리지가 우수하기 때문에 변형된 게이트 프로파일이 유지되어 BPSG막 증착시 주로 실리사이드막(25)과 폴리실리콘막(24)의 계면 부분에서 보이드를 유발하게 되는 것이다.
도 2는 종래기술에 따른 게이트 프로파일을 나타낸 전자현미경 사진으로서, 실리사이드막과 폴리실리콘막의 계변 부분에서 게이트 스페이서 질화막이 함몰된 상태(A)를 확인할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 프로파일의 변형에 따른 층간절연막 증착시 보이드 발생을 억제할 수 있는 반도체 메모리 소자 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 게이트 산화막, 게이트 전극용 전도막, 하드마스크 절연막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 기판에 대해 LDD 이온주입을 실시하는 단계; 상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 게이트 버퍼 산화막 및 게이트 스페이서 질화막을 차례로 형성하는 단계; 셀 영역의 상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계; 및 상기 게이트 스페이서 질화막이 식각된 전체 구조 표면을 따라 게이트 스페이서 산화막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조방법이 제공된다.
바람직하게, 상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계는, 셀 오픈 마스크 공정을 실시하여 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 게이트 버퍼 산화막이 노출될 정도로 상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
한편, 상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계에서, 상기 게이트 버퍼 산화막이 50∼100Å 두께로 잔류하도록 건식 식각을 수행하는 것이 바람직하다.
나아가, 상기 건식 식각은 RF 파워(탑 파워)를 250W 이하로 설정하고 바이어스 파워(바텀 파워)를 인가하지 않는 상태에서 수행하는 것이 바람직하다.
나아가, 상기 건식 식각은 CF4 및 Ar를 50sccm 이하의 유량비로 흘려주면서 수행하는 것이 바람직하다.
또한, 본 발명의 다른 측면에 따르면, 기판 상에 게이트 산화막, 게이트 전극용 전도막, 하드마스크 절연막을 포함하는 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 기판에 대해 LDD 이온주입을 실시하는 단계; 상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 게이트 버퍼 산화막 및 게이트 스페이서 질화막을 차례로 형성하는 단계; 셀 영역의 상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계; 상기 게이트 스페이서 질화막이 식각된 전체 구조 표면을 따라 게이트 스페이서 산화막을 형성하는 단계; 주변회로 영역 트랜지스터 형성 공정을 수행하는 단계; 셀 영역의 상기 게이트 스페이서 산화막을 습식 제거하는 단계; 셀 소오스/드레인 이온주입을 실시하는 단계; 셀 소오스/드레인 이온주입이 실시된 전체 구조 표면을 따라 셀 스페이서 질화막을 형성하는 단계; 및 상기 셀 스페이서 질화막이 형성된 전체 구조 상부에 층간절연막을 증착하는 단계를 포함하는 반도체 메모리 소자 제조방법이 제공된다.
본 발명에서는 게이트 스페이서 질화막 증착 후 셀 오픈 마스크 공정을 진행한 상태에서 건식 식각을 수행하여 셀 영역의 게이트 스페이서 질화막의 프로파일을 다듬은 상태에서 후속 공정을 진행한다. 이 경우, 셀 영역의 게이트 프로파일이 변형되더라도 게이트 스페이서 질화막의 식각에 의해 매끈한 프로파일을 확보한 상태에서 후속 공정을 진행하기 때문에 층간절연막 증착시 갭필 마진을 확보할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 DRAM 제조 공정을 나타낸 단면도(셀 영역)이다.
본 실시예에 따른 DRAM 제조 공정은, 도 3a에 도시된 바와 같이 실리콘 기판(21) 상에 소자분리막(22)을 형성하여 활성 영역을 정의하고, 통상의 공정을 실시하여 웰 및 채널 관련 이온주입 공정을 순차적으로 실시한 다음, 활성 영역 표면에 30∼50Å 두께의 게이트 산화막(23)을 성장시키고, 전체 구조 상부에 600∼1000Å 두께의 도핑된 폴리실리콘막(24), 1000∼1500Å 두께의 텅스텐실리사이드막(25), 2000∼2500Å 두께의 하드마스크 질화막(26)을 차례로 증착한다. 이어서, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴을 형성하고, 통상적인 게이트 재산화 공정 및 LDD 이온주입을 실시한다. 계속하 여, 전체 구조 표면을 따라 100∼200Å 두께의 게이트 버퍼 산화막(27) 및 100∼200Å 두께의 게이트 스페이서 질화막(28)을 순차적으로 증착한다.
계속하여, 도 3b에 도시된 바와 같이 셀 오픈 마스크 공정을 통해 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성하고, 게이트 스페이서 질화막(28)에 대한 건식 식각을 실시한다. 이때, 건식 식각은 실리콘 기판(20)의 손상을 방지하기 위하여 게이트 버퍼 산화막(27)이 50∼100Å 정도 잔류하도록 타겟을 설정하여 수행하는 것이 바람직하며, 역시 실리콘 기판(20)의 손상을 방지하기 위하여 RF 파워(탑 파워)를 250W 이하로 설정하고 바이어스 파워(바텀 파워)를 인가하지 않는 상태에서, CF4와 같은 비수소계 가스와 Ar 등의 불활성 가스를 사용하되, 그 유량비를 50sccm 이하로 제한하여 식각율을 최소화하는 것이 바람직하다.
다음으로, 도 3c에 도시된 바와 같이 잔류하는 포토레지스트 패턴을 제거하고, 전체 구조 표면을 따라 게이트 스페이서 산화막(29)을 증착한다.
계속하여, 주변회로 영역(도시되지 않음)에 대하여 P+ 마스크 공정 및 스페이서 식각 공정, P+ 소오스/드레인 이온주입 공정, 포토레지스트 스트립 및 세정 공정, N+ 마스크 공정 및 스페이서 식각 공정, N+ 소오스/드레인 이온주입 공정, 포토레지스트 스트립 및 세정 공정 등을 실시하여 주변회로 트랜지스터 형성 공정을 마친 다음, 도 3d에 도시된 바와 같이 셀 오픈 마스크 공정 및 습식 식각 공정을 실시하여 셀 영역의 게이트 스페이서 산화막(29)을 제거한다.
이어서, 도 3e에 도시된 바와 같이 셀 소오스/드레인 이온주입을 실시하고, 포토레지스트 스트립 및 세정 공정을 실시한 후, 전체 구조 표면을 따라 셀 스페이서 질화막(30)을 증착하고, 전체 구조 상부에 층간절연막(31)을 증착하여 갭필을 이룬다.
이후, 랜딩 플러그 형성 공정을 실시하며, 이후의 후속 공정에 대해서는 고려 대상이 아니기 때문에 그 설명을 생략하기로 한다.
상기와 같이 본 실시예에서는 게이트 스페이서 질화막(28) 증착 직후에 셀 영역의 게이트 스페이서 질화막(28)을 건식 식각하는 공정을 추가하였다. 이러한 게이트 스페이서 질화막(28)의 건식 식각 공정을 실시하면, 상대적으로 게이트 측면으로 돌출된 부분이 먼저 식각되기 때문에 게이트 프로파일이 변형된 상태에서 게이트 스페이서 질화막(28)이 증착된 경우에도 굴곡 없이 매끈한 게이트 스페이서 질화막(28) 프로파일을 구현할 수 있다.
따라서, 후속 층간절연막(31) - 주로 BPSG막이 사용됨 - 증착시 보이드 발생을 방지할 수 있게 된다.
도 4는 본 발명의 일 실시예에 따라 층간절연막까지 형성된 게이트 프로파일을 나타낸 전자현미경 사진으로서, 상기 도 2와 비교하면 게이트 스페이서 질화막의 형태가 굴곡 없이 매끈한 상태를 나타내며, 이에 따라 층간절연막 또한 보이드 없이 갭필 됨을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 적용된 게이트 전극 패턴의 적층 구조는 본 발명의 기술적 원리와 직접적인 연관이 없으므로 다른 게이트 전극 패턴 구조에도 본 발명은 적용 가능하다.
전술한 본 발명은 비교적 간단한 공정의 추가를 통해 층간절연막(랜딩 플러그 콘택 산화막) 증착시 갭필 공정 마진을 확보할 수 있으며, 이에 따라 반도체 메모리 소자의 신뢰도 및 수율을 개선하는 효과를 기대할 수 있다.

Claims (10)

  1. 기판 상에 게이트 산화막, 게이트 전극용 전도막, 하드마스크 절연막을 포함하는 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴이 형성된 기판에 대해 LDD 이온주입을 실시하는 단계;
    상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 게이트 버퍼 산화막 및 게이트 스페이서 질화막을 차례로 형성하는 단계;
    셀 영역의 상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계; 및
    상기 게이트 스페이서 질화막이 식각된 전체 구조 표면을 따라 게이트 스페이서 산화막을 형성하는 단계
    를 포함하는 반도체 메모리 소자 제조방법.
  2. 제1항에 있어서,
    상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계는,
    셀 오픈 마스크 공정을 실시하여 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 게이트 버퍼 산화막이 노출될 정도로 상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  3. 제2항에 있어서,
    상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계에서,
    상기 게이트 버퍼 산화막이 50∼100Å 두께로 잔류하도록 건식 식각을 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  4. 제3항에 있어서,
    상기 건식 식각은 RF 파워(탑 파워)를 250W 이하로 설정하고 바이어스 파워(바텀 파워)를 인가하지 않는 상태에서 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  5. 제4항에 있어서,
    상기 건식 식각은 CF4 및 Ar를 50sccm 이하의 유량비로 흘려주면서 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  6. 기판 상에 게이트 산화막, 게이트 전극용 전도막, 하드마스크 절연막을 포함하는 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴이 형성된 기판에 대해 LDD 이온주입을 실시하는 단계;
    상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 게이트 버퍼 산화막 및 게이트 스페이서 질화막을 차례로 형성하는 단계;
    셀 영역의 상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계;
    상기 게이트 스페이서 질화막이 식각된 전체 구조 표면을 따라 게이트 스페이서 산화막을 형성하는 단계;
    주변회로 영역 트랜지스터 형성 공정을 수행하는 단계;
    셀 영역의 상기 게이트 스페이서 산화막을 습식 제거하는 단계;
    셀 소오스/드레인 이온주입을 실시하는 단계;
    셀 소오스/드레인 이온주입이 실시된 전체 구조 표면을 따라 셀 스페이서 질화막을 형성하는 단계; 및
    상기 셀 스페이서 질화막이 형성된 전체 구조 상부에 층간절연막을 증착하는 단계
    를 포함하는 반도체 메모리 소자 제조방법.
  7. 제6항에 있어서,
    상기 게이트 스페이서 질화막에 대한 건식 식각 공정을 수행하는 단계는,
    셀 오픈 마스크 공정을 실시하여 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 게이트 버퍼 산화막이 노출될 정도로 상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  8. 제7항에 있어서,
    상기 게이트 스페이서 질화막에 대한 건식 식각을 수행하는 단계에서,
    상기 게이트 버퍼 산화막이 50∼100Å 두께로 잔류하도록 건식 식각을 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  9. 제8항에 있어서,
    상기 건식 식각은 RF 파워(탑 파워)를 250W 이하로 설정하고 바이어스 파워(바텀 파워)를 인가하지 않는 상태에서 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
  10. 제9항에 있어서,
    상기 건식 식각은 CF4 및 Ar를 50sccm 이하의 유량비로 흘려주면서 수행하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.
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