KR100433491B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 누설 특성을 개선하면서 접촉저항(Rc)을 감소시킬 수 있는 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 도프트 폴리실리콘 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판 결과물 상에 평탄화된 표면을 갖는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 전극 및 소오스/드레인 영역을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 베리어막을 증착하는 단계; 상기 기판 결과물을 어닐링하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드를 형성하는 단계; 상기 콘택홀을 매립하도록 상기 베리어막 상에 도전막을 증착하는 단계; 및 상기 층간절연막이 노출되도록 상기 도전막과 베리어막을 연마하여 콘택 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 누설 특성을 개선하면서 접촉저항(Rc)을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
에스램(SRAM)과 같은 반도체 소자는 누설(leakage) 특성의 개선이 매우 중요하다. 이것은 누설 특성이 불량할 경우 불안정한 동작이 유발되어 소자의 신뢰성에 치명적인 악영향이 미치기 때문이다.
따라서, 누설 특성을 개선하기 위해, 종래에는 게이트 전극 및 접합 영역 표면에만 금속 실리사이드막을 형성해주는 살리사이드(salicide) 공정을 이용하거나, 또는, 도프트(doped) 폴리실리콘 게이트를 적용하고 있다.
여기서, 상기 도프트 폴리실리콘 게이트의 적용은 누설 특성을 현저히 개선시킬 수 있지만, 접촉저항(Rc)의 증가는 피할 수 없는 바, 그 이용에 한계가 있다. 따라서, 누설 특성을 개선하기 위한 방법으로서 살리사이드 공정의 적용이 주로 이용된다.
도 1a 내지 도 1e는 종래 기술에 따른 살리사이드 공정을 이용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(1)의 적소에 소자분리막(도시안됨)을 형성하고, 이어, 웰-이온주입을 통해 기판(1) 내에 웰(도시안됨)을 형성한다. 그런다음, 상기 기판(1) 상에 게이트 산화막과 게이트 도전막을 차례로 형성하고, 상기 막들을 패터닝하여 게이트 전극(2)을 형성한다. 여기서, 상기 게이트 도전막으로서는 넌-도프트(Non-doped) 폴리실리콘을 이용한다. 이어서, 상기 게이트 전극(2) 양측의 기판 표면에 LDD(Lightly doped Drain) 영역(3)을 형성한다. 그런다음, 상기 게이트 전극(2)의 양측벽에 스페이서(4)를 형성하고, 이어, 상기 스페이서(4)를 포함한 게이트 전극(2) 양측의 기판 표면에 소오스/드레인 영역(5)을 형성한다.
도 1b를 참조하면, 기판 결과물에 대해 예비-비정질 이온주입(pre-amorphous implant)을 수행한다. 그런다음, 기판(1) 상에 Ti/TiN을 증착하고, 1차 어닐링을 행하여 게이트 전극(2) 및 소오스/드레인 영역(5)의 표면에 C49 상의 티타늄 실리사이드(TiSi2: 6)를 형성한다. 이때, 상기 티타늄 실리사이드(6)는 게이트 전극(2) 및 소오스/드레인 영역(5)의 표면은 물론 스페이서(4) 상에도 형성된다.
도 1c를 참조하면, 상기 기판 결과물에 대해 클리닝을 행하여 스페이서(4) 상에 형성된 티타늄 실리사이드를 제거하고, 이를 통해, 게이트 전극(2)과 소오스/드레인 영역(5)간의 브릿지(bridge) 발생을 제거한다. 그 다음, 2차 어닐링을 행하여 C49 상의 티타늄 실리사이드를 C54 상의 티타늄 실리사이드(6a)로 전이시킨다.
도 1d를 참조하면, 상기 단계까지의 기판 결과물 상에 층간절연막(7)을 형성하고, 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(7)의 소정 부분들을 선택적으로 식각하여 게이트 전극(2) 및 소오스/드레인 영역(5)을 각각 노출시키는 콘택홀들(8)을 형성한다.
도 1e를 참조하면, 콘택홀들(8)의 표면 및 층간절연막(7) 상에 Ti/TiN의 베리어막(9)을 증착한다. 그런다음, 상기 베리어막(9) 상에 콘택홀들(8)을 매립하도록 텅스텐막을 증착하고, 이어, 상기 층간절연막(7)이 노출되도록 텅스텐막 및 베리어막(9)을 에치백 또는 연마하여 게이트 전극(2) 및 소오스/드레인 영역(5)과 각각 콘택되는 콘택플러그들(10)을 형성한다.
이후, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.
그러나, 종래의 살리사이드 공정을 적용한 반도체 소자의 제조방법은 실리사이드의 형성을 위해 2단계의 어닐링 공정을 수행해야 하는 번거로움이 있다.
또한, 전술한 바와 같이, 살리사이드 공정을 대신해서 도프트 폴리실리콘 게이트를 적용하기도 하는데, 이 경우에는 누설 특성은 개선할 수 있으나 Rc가 높다는 단점이 있어, 반도체 소자의 고집적화 및 고속화가 진행되는 추세에서, 실질적으로 그 적용은 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 누설 특성을 개선할 수 있음은 물론 Rc를 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 살리사이드 공정을 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공졍별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 게이트 전극
22a : 게이트 산화막 22b : 게이트 도전막
23 : 감광막 패턴 24 : LDD 영역
25 : 스페이서 26 : 소오스/드레인 영역
27 : 층간절연막 28 : 콘택홀
29 : 베리어막 30 : 티타늄 실리사이드
31 : 콘택 플러그
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 도프트 폴리실리콘 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계; 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판 결과물 상에 평탄화된 표면을 갖는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 게이트 전극 및 소오스/드레인 영역을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 베리어막을 증착하는 단계; 상기 기판 결과물을 어닐링하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드를 형성하는 단계; 상기 콘택홀을 매립하도록 상기 베리어막 상에 도전막을 증착하는 단계; 및 상기 층간절연막이 노출되도록 상기 도전막과 베리어막을 연마하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기 콘택홀들을 형성하는 단계 후, 상기 베리어막을 증착하는 단계 전, 상기 콘택홀에 의해 노출된 게이트 전극 및 소오스/드레인 영역의 표면에서 실리사이드가 형성될 수 있도록 상기 기판 결과물에 대해 예비-비정질 이온주입을 수행하는 단계를 더 포함한다.
본 발명의 방법에 있어서, 상기 베리어막은 Ti/TiN막 또는 Co/Ti/TiN막으로 형성하며, 상기 Ti/TiN막은 250∼350Å/100∼200Å 두께로 형성하고, 그리고, 상기 Co/Ti/TiN막은 100∼200Å/50∼150Å/100∼200Å 두께로 형성한다.
상기 기판 결과물을 어닐링하는 단계는 C49 상의 티타늄 실리사이드를 형성할 수 있는 조건의 1차 어닐링과, C49 상의 티타늄 실리사이드를 C54 상의 티타늄 실리사이드로 전이시킬 수 있는 조건의 2차 어닐링을 연속적으로 수행하는 방식으로 진행하며, 상기 1차 어닐링은 N2분위기 및 700∼740℃에서 25∼35초간 수행하고, 상기 2차 어닐링은 N2분위기 및 800∼840℃에서 25∼35초간 수행한다.
또한, 상기 기판 결과물을 어닐링하는 단계는 C49 상의 코발트 실리사이드를 형성할 수 있는 조건의 1차 어닐링과, C49 상의 코발트 실리사이드를 C54 상의 코발트 실리사이드로 전이시킬 수 있는 조건의 2차 어닐링을 연속적으로 수행하는 방식으로 진행하며, 상기 1차 어닐링은 N2분위기 및 460∼500℃에서 55∼65초간 수행하고, 상기 2차 어닐링은 N2분위기 및 800∼840℃에서 25∼35초간 수행한다.
본 발명에 따르면, 1단계의 어닐링을 통해 실리사이드를 형성할 수 있으며, 이에 따라, 제조 공정의 단순화를 얻을 수 있고, 특히, 누설 특성을 개선하면서 접촉저항(Rc)을 감소시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 실리콘 기판(21) 내에 공지의 공정에 따라 소자분리막 및 웰(도시안됨)을 형성한다. 그런다음, 상기 기판(21) 상에 게이트 산화막(22a)과 게이트 도전막(22b)을 차례로 형성한다. 이때, 상기 게이트 도전막(22b)으로서는 도프트 폴리실리콘을 이용한다. 이어서, 공지의 포토리소그라피 공정을 통해 상기 게이트 도전막(22b) 상에 게이트 형성 영역을 한정하는 감광막 패턴(23)을 형성한다.
도 2b를 참조하면, 상기 감광막 패턴을 식각 장벽으로 이용해서 게이트 도전막(22b)과 게이트 산화막(22a)을 식각하고, 이를 통해, 게이트 전극(22)을 형성한다. 그런다음, 식각 장벽으로 이용된 감광막 패턴을 제거한 후, 불순물의 저농도 이온주입을 통해 상기 게이트 전극(22) 양측의 기판 표면에 LDD 영역(24)을 형성한다. 이어서, 게이트 전극(22)을 포함한 기판(21) 상에 절연막을 증착하고, 이를 블랭킷 식각하여 상기 게이트 전극(22)의 양측벽에 스페이서(25)를 형성한다. 그리고나서, 불순물의 고농도 이온주입을 통해 상기 스페이서(24)를 포함한 게이트 전극(22) 양측의 기판 표면에 소오스/드레인 영역(26)을 형성한다.
도 2c를 참조하면, 기판(21) 상에 층간절연막(27)을 증착하고, CMP 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(27)의 소정 부분들을 선택적으로 식각하여 게이트 전극(22)의 표면 및 소오스/드레인 영역(26)의 표면을 각각 노출시키는 콘택홀들(28)을 형성한다. 이때, 상기 식각은 콘택홀(28)의 저면에 층간절연막 물질이 잔류되지 않도록 과도 식각으로 진행한다.
이어서, 상기 결과물에 대해 예비-비정질 이온주입(pre-amorphous implant)을 수행하고, 이를 통해, 실리사이드가 형성될 영역, 즉, 콘택홀들(28)에 의해 노출된 게이트 전극(22)의 표면 및 소오스/드레인 영역(26) 표면을 실리사이드가 형성될 수 있도록 만들어준다. 이때, 상기 예비-비정질 이온주입은 생략 가능하다.
도 2d를 참조하면, 콘택홀들(28)의 표면 및 층간절연막(27) 상에 Ti/TiN의 베리어막(29)을 증착한다. 이때, 상기 Ti/TiN막은 250∼350Å/100∼200Å, 보다 정확하게는, 300Å/150Å의 두께로 형성한다. 또한, 상기 베리어막(29)으로서 Ti/TiN 대신에 Co/Ti/TiN으로 형성하는 것도 가능하며, 그 증착 두께는 100∼200Å/ 50∼150Å/100∼200Å, 보다 정확하게는 150Å/100Å/150Å으로 한다. 계속해서, 상기 Ti/TiN의 베리어막(29)이 형성된 기판 결과물에 대해 어닐링을 수행하고, 이 결과로서 게이트 전극(22)의 표면 및 소오스/드레인 영역(26)의 표면에 C54 상의 티타늄 실리사이드(30)를 형성한다.
여기서, 상기 어닐링은 베리어막(29)의 Ti와 기판 실리콘 사이에서 반응이일어나 C49 상의 티타늄 실리사이드를 형성할 수 있는 조건, 예컨데, N2분위기 및 700∼740℃에서 25∼35초간, 보다 정확하게는 N2분위기 및 720℃에서 30초간 1차 어닐링을 수행한 후에 상기 C49 상의 티타늄 실리사이드를 C54 상의 티타늄 실리사이드로 전이시킬 수 있는 조건, 예컨데, N2분위기 및 800∼840℃에서 25∼35초간, 보다 정확하게는 N2분위기 및 820℃에서 30초간 2차 어닐링을 연속적으로 수행하는 방식으로 진행한다.
또한, 베리어막(29)으로서 Co/Ti/TiN을 형성한 경우, 상기 어닐링은 C49 상의 코발트 실리사이드를 형성할 수 있는 조건의 1차 어닐링과, C49 상의 코발트 실리사이드를 C54 상의 코발트 실리사이드로 전이시킬 수 있는 조건의 2차 어닐링을 연속적으로 수행하는 방식으로 진행하며, 상기 1차 어닐링은 N2분위기 및 460∼500℃에서 55∼65초간, 보다 정확하게는 N2분위기 및 480℃에서 60초간 수행하고, 상기 2차 어닐링은 N2분위기 및 800∼840℃에서 25∼35초간, 보다 정확하게는 N2분위기 및 820℃에서 30초간 수행한다.
따라서, 본 발명은 실리사이드 형성을 위한 어닐링을 2회 수행하되, 2단계로 수행하는 종래의 공정과는 달리, 1단계로 수행할 수 있으며, 이에 따라, 종래와 비교해서 제조 공정의 단순화를 얻을 수 있다. 또한, 본 발명은 도프트 폴리실리콘 게이트의 형성후 그 표면에 티타늄 실리사이드를 형성함으로써 누설 특성을 확보할 수 있음은 물론 접촉저항(Rc)의 증가도 방지할 수 있다.
계속해서, 상기 베리어막(29) 상에 콘택홀들(28)을 매립하도록 매립 특성이 우수한 도전막, 예컨데, 텅스텐막을 증착하고, 이어, 상기 층간절연막(28)이 노출되도록 텅스텐막 및 베리어막을 연마하여 상기 게이트 전극(22) 및 소오스/드레인 영역(26)과 각각 콘택되는 콘택플러그들(31)을 형성한다.
이후, 공지의 후속 공정을 진행하여 반도체 소자를 완성한다.
이상에서와 같이, 본 발명은 도프트 폴리실리콘 게이트를 적용하면서 부분적으로 살리사이드 공정을 적용함으로써 누설 특성을 개선시키면서 접촉저항(Rc)을 감소시킬 수 있다.
또한, 본 발명은 살리사이드 공정을 부분적으로 적용함에 있어서, 티타늄 실리사이드를 형성하기 위한 어닐링을 1단계로 수행함으로써, 2단계의 어닐링을 수행하는 종래의 공정과 비교해서, 공정 단순화를 얻을 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 반도체 기판 상에 도프트 폴리실리콘 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면에 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계;상기 스페이서를 포함한 게이트 전극 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계;상기 기판 결과물 상에 평탄화된 표면을 갖는 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 게이트 전극 및 소오스/드레인 영역을 각각 노출시키는 콘택홀들을 형성하는 단계;상기 콘택홀 표면 및 층간절연막 상에 베리어막을 증착하는 단계;상기 기판 결과물을 어닐링하여 상기 게이트 전극 및 소오스/드레인 영역의 표면에 티타늄 실리사이드를 형성하는 단계;상기 콘택홀을 매립하도록 상기 베리어막 상에 도전막을 증착하는 단계; 및상기 층간절연막이 노출되도록 상기 도전막과 베리어막을 연마하여 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 콘택홀들을 형성하는 단계 후, 상기 베리어막을 증착하는 단계 전,상기 콘택홀에 의해 노출된 게이트 전극 및 소오스/드레인 영역의 표면에서실리사이드가 형성될 수 있도록 상기 기판 결과물에 대해 예비-비정질 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 베리어막은 Ti/TiN막 또는 Co/Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 Ti/TiN막은 250∼350Å/100∼200Å 두께로 형성하고, 상기 Co/Ti/TiN막은 100∼200Å/50∼150Å/100∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 기판 결과물을 어닐링하는 단계는,C49 상의 티타늄 실리사이드를 형성할 수 있는 조건에서의 1차 어닐링과, C49 상의 티타늄 실리사이드를 C54 상의 티타늄 실리사이드로 전이시킬 수 있는 조건의 2차 어닐링을 연속적으로 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 1차 어닐링은 N2분위기 및 700∼740℃에서 25∼35초간 수행하고, 상기 2차 어닐링은 N2분위기 및 800∼840℃에서 25∼35초간 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 기판 결과물을 어닐링하는 단계는,C49 상의 코발트 실리사이드를 형성할 수 있는 조건에서의 1차 어닐링과, C49 상의 코발트 실리사이드를 C54 상의 코발트 실리사이드로 전이시킬 수 있는 조건에서의 2차 어닐링을 연속적으로 수행하는 방식으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 1차 어닐링은 N2분위기 및 460∼500℃에서 55∼65초간 수행하고, 상기 2차 어닐링은 N2분위기 및 800∼840℃에서 25∼35초간 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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