KR100628224B1 - 반도체 소자의 트랜지스터 형성방법 - Google Patents

반도체 소자의 트랜지스터 형성방법 Download PDF

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Abstract

본 발명은 건식식각에 의한 액티브 영역의 데미지를 제거하고 쇼트채널 현상을 최소화하여 소자의 신뢰도를 향상시키고자 하는 반도체 소자의 트랜지스터 형성방법에 관한 것으로서, 반도체 기판 상에 제1절연막, 제1전도체를 차례로 증착한 후, 상기 제1전도체를 패터닝하는 단계와, 상기 패터닝된 제1전도체를 마스크로 하여 저농도 불순물을 주입하여 LDD영역 형성하는 단계와, 상기 제1전도체 양측벽에 측벽스페이서를 형성하는 단계와, 상기 제1전도체 및 측벽스페이서를 마스크로 하여 고농도 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 제1전도체 및 측벽스페이서를 마스크로 하여 제1절연막을 패터닝하는 단계와, 상기 반도체 기판에 대해 Ge 이온주입을 수행하는 단계와, 상기 반도체 기판에 대해 금속을 증착하여 Ge이 이온주입된 살리사이드층을 형성하는 단계와, 상기 제1전도체를 포함한 전면에 제2절연막을 형성한 후, 상기 제1전도체를 엔드 포인트로 하여 제2절연막에 대해 CMP를 수행하는 단계와, 상기 제1전도체 및 제1절연막을 습식식각 방법을 이용하여 제거하여 오픈영역을 형성하는 단계와, 상기 오픈영역 내부에 제3절연막 및 제2전도체를 증착한 후, CMP를 수행하여 게이트 절연막 및 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
트랜지스터, 게이트, 습식식각

Description

반도체 소자의 트랜지스터 형성방법{Method for Forming Transistor Of Semi-conductor Device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정단면도.
*도면의 주요 부분에 대한 부호설명
1 : 반도체 기판 3 : 제1절연막
5 : 제1전도체 9 : 측벽스페이서
13 : 살리사이드층 15 : 제2절연막
17 : 오픈영역 19 : 게이트
20 : 게이트 절연막 21 : LDD영역
22 : HDD영역 30 : 감광막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 건식식각에 의한 액 티브 영역의 데미지를 제거하고 쇼트채널 현상을 최소화하여 소자의 신뢰도를 향상시키고자 하는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.
현재 반도체 소자는 미세화, 대용량화 및 고집적화를 위해서 반도체 소자의 트랜지스터, 비트라인 및 커패시터 등을 형성한 다음, 각각의 소자를 전기적으로 연결할 수 있는 금속 배선 등과 같은 다층 배선을 형성하기 위한 후속 공정을 필수적으로 요구하고 있다.
이 때, 반도체 소자의 트랜지스터는 쇼트-채널 효과를 방지하기 위해 짧은 채널 길이를 가지는 MOS 트랜지스터로 구성되는 바, 일반적으로 소스/드레인 영역이 LDD(Lightly Doped Drain) 영역과 HDD(Heavily Doped Drain) 영역을 가지도록 제조된다.
LDD 영역은 HDD 영역보다 더 낮은 도펀트 농도와 더 낮은 깊이를 가진다. 하지만, LDD 영역은 게이트 전극에 더 인접할 수 있고, MOS 트랜지스터의 채널 길이를 설정한다. 이와는 대조적으로, HDD 영역은 더 낮은 접속저항을 가진다.
이와같이, LDD 영역과 HDD 영역을 가진 MOS 트랜지스터를 제조하기 위해서는, 게이트 유전체와 게이트 전극이 기판 상에 먼저 형성하고, 상기 게이트 전극을 마스크로 하여 이온주입하여 LDD 영역을 형성한 후, 게이트 전극 측벽에 스페이서를 형성하고 이온주입하여 HDD 영역을 형성하는 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 트랜지스터 형성방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정단면도이다.
먼저 도 1a에 도시된 바와 같이, 논리영역과 셀영역으로 구분되는 반도체 기판(101) 전면에 열산화 방식을 이용하여 게이트 산화막(103)을 형성하고, 상기 게이트 산화막(103) 상부에 폴리실리콘층(104)을 형성한다.
그 후, 상기 폴리실리콘층(104) 상에 포토 레지스트(106)를 도포하고 패터닝한 다음, 상기 포토 레지스트(106)를 마스크로 이용하여 상기 폴리실리콘층(104) 및 게이트 산화막(103)을 선택적으로 건식식각하여 논리영역 상에, 도 1b에 도시된 바와 같이, 게이트(107)를 형성한다.
다음, 소스/드레인 영역을 형성하기 위해 LDD 공정 및 HDD 공정을 실시하는데, 먼저, 상기 게이트(107)를 마스크로 하여 n-불순물 이온을 주입하여 저농도 도핑영역인 LDD 영역(108)을 형성한다.
계속하여, 도 1c에 도시된 바와 같이, 상기 게이트(107)를 포함한 전면에 절연층을 형성하여 상기 절연층을 에치백함으로써 상기 게이트(107) 양측벽에 각각 측벽스페이서(109)를 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기 게이트(107) 및 측벽스페이서(109)를 마스크로 하여 반도체 기판(101)에 n+불순물을 이온 주입하여 고농도 도핑영역인 HDD영역(102)을 형성하여 소스/드레인 영역을 완성한다.
이후, 도시하지는 않았으나, 상기 게이트를 포함한 전면에 층간절연막을 형성하고, 상기 층간절연막을 관통하여 HDD영역에 콘택되는 소스/드레인 전극을 형성하면 반도체 소자의 트랜지스터가 완성된다.
그러나, 상기와 같은 종래의 반도체 소자의 트랜지스터 형성방법은 다음과 같은 문제점이 있다.
즉, 게이트 패터닝시 건식식각을 수행하는데, 이과정에서 액티브 영역에 상당한 데미지를 줄 뿐만 아니라, 불순물 이온주입시 게이트 표면에 데미지를 주거나 또는 액티브 영역에 데미지를 주어 소자의 신뢰도를 떨어뜨리는 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출한 것으로, 트랜지스터 제작 과정에서 액티브 영역에 대한 데미지를 최소화하기 위해 게이트를 습식식각으로 패터닝하고 Ge 임플런트(implant)를 적용하여 낮은 소스/드레인 저항을 얻고자 하는 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
그리고, 게이트 형성을 위한 오픈영역 형성 후, 포켓(pocket) 혹은 펀치 스톱(punch stop)을 적용함으로써 쇼트-채널 현상을 방지하여 신뢰성이 우수한 트랜지스터를 제작하고자 하는 반도체 소자의 트랜지스터 형성방법을 제공하는데 그 또다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 형성방법은 반도체 기판 상에 제1절연막, 제1전도체를 차례로 증착한 후, 상기 제1전도체를 패터닝하는 단계와, 상기 패터닝된 제1전도체를 마스크로 하여 저농도 불순물을 주입하여 LDD영역 형성하는 단계와, 상기 제1전도체 양측벽에 측벽스페이서를 형성하는 단계와, 상기 제1전도체 및 측벽스페이서를 마스크로 하여 고농도 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 상기 제1전도체 및 측벽스페이서를 마스크로 하여 제1절연막을 패터닝하는 단계와, 상기 반도체 기판에 대해 Ge 이온주입을 수행하는 단계와, 상기 반도체 기판에 대해 금속을 증착하여 Ge이 이온주입된 살리사이드층을 형성하는 단계와, 상기 제1전도체를 포함한 전면에 제2절연막을 형성한 후, 상기 제1전도체를 엔드 포인트로 하여 제2절연막에 대해 CMP(Chemical Mechanical Polishing)를 수행하는 단계와, 상기 제1전도체 및 제1절연막을 습식식각 방법을 이용하여 제거하여 오픈영역을 형성하는 단계와, 상기 오픈영역 내부에 제3절연막 및 제2전도체를 증착한 후, CMP를 수행하여 게이트 절연막 및 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기에서와 같이 본 발명은 트랜지스터 제작 과정에서 액티브 영역에 대한 데미지를 최소화하기 게이트를 습식식각으로 패터닝하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 트랜지스터 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, P형 반도체 기판(1) 위에 버퍼(buffer) 역할을 하는 산화막을 증착하여 제1절연막(3)을 형성하고, 그 위에 N형 폴리실리콘막 등을 증착하여 제1전도체(5)를 형성하며, 이어서, 상기 제1전도체(5) 상부에 감광막(30)을 도포하고 패터닝한다.
다음, 도 2b에 도시된 바와 같이, 패턴된 감광막(30)을 마스크로 하고, 제1전도체 하부의 제1절연막(3)을 에칭스톱층으로 하여 상기 제1전도체(5)를 건식식각 방법으로 식각한다.
그리고, 상기 제1감광막(30)을 제거한 다음 상기 제1전도체(5)를 마스크로 하여 저농도의 n형 불순물을 이온 주입하여 LDD(Low Doped Drain) 영역(21)을 형성한다. 여기서, 제1절연막(3)은 LDD영역을 형성하기 위한 임플렌테이션(implantation) 과정에서 완충막으로서의 역할을 한다.
다음, 도 2c에 도시된 바와 같이, 제1전도체(5)를 포함한 전면에 질화막을 증착한 다음 전면 식각 방법을 이용하여 제1전도체(5) 양측벽에 측벽스페이서(9)를 형성한다. 상기 측벽스페이서(9) 형성시, 상기 제1절연막(3)을 에칭스톱층으로 이용한다.
이어서, 상기 제1전도체(5) 및 측벽스페이서(9)를 마스크로 하여 반도체 기판(1)에 고농도 n형 불순물을 이온주입하여 소스/드레인 영역인 HDD 영역(22)을 형성한다. 여기서, 제1절연막(3)은 소스/드레인 영역을 형성하기 위한 이온주입 과정에서 완충막으로 사용된다.
그리고, 도 2d에 도시된 바와 같이, 상기 제1전도체(5) 및 측벽스페이서(9)를 마스크로 하여 습식식각 벙법으로 상기 제1절연막(3)을 식각해낸다. 상기 제1절연막을 습식식각하기 위해 사용하는 에천트는 BHF 또는 DHF로 한다. 이때, 제1절연막을 습식식각하는 이유는 액티브 데미지를 최소화하기 위함이다.
이어서, 도 2e에 도시된 바와 같이, 반도체 기판(1)에 대해 게르마늄(Ge)을 이용한 임플렌테이션 방법을 적용하고, 금속을 증착하여 Ge이 주입된 살리사이드층(Salicide layer)(13)을 형성한다. 이로써, Ge이 주입된 소스/드레인 영역이 완성된다. 상기 살리사이드층을 형성하기 위해 사용되는 금속은 고융점 금속으로, 티타 늄계, 코발트계 혹은 니켈계 중 어느 하나를 선택한다.
다음, 도 2f에 도시된 바와 같이, 상기 제1전도체(5)를 포함한 전면에 산화막을 두텁게 증착하여 제2절연막(15)을 형성한 후, 절연막을 평탄화하기 위해 제1전도체(5)를 엔드 포인트로 하여 CMP(Chemical Mechanical Polishing) 공정을 수행한다.
그리고, 반도체 기판(1)에 대해 임플렌테이션(Implantation) 방법을 수행하여 자기정렬된 포켓도핑층(Self-Aligned Pocket Doped Layer) 혹은 펀치스톱 임플런트층(Punch Stop Implant Layer)을 형성한다. 참고로, 상기 포켓도핑층 및 펀치스톱층은 게이트 형성을 위한 오픈영역 형성후 수행할 수도 있다.
계속하여, 도 2g에 도시된 바와 같이, 측벽 스페이서(9)를 에칭스톱층으로 하여 상기 제1전도체(5)를 습식식각방법으로 제거하여 오픈영역(17)을 형성하고, 상기 오픈영역(17) 사이로 노출된 제1절연막(3)을 다시 습식식각으로 제거한다.
이때, 제1전도체(5) 및 제1절연막(3)의 습식식각을 동시에 진행하거나 또는 서로 다른 공정으로 진행할 수 있다. 상기 제1전도체 및 제1절연막을 습식식각하는 이유는, 전술한 바와 같이, 건식식각에 의한 액티브의 데미지를 극복하기 위한 것이다.
마지막으로, 도 2h에 도시된 바와 같이, 상기 오픈영역(17) 하부에 하퓨늄계, 질화늄계, 탄탈륨계 산화물 중 어느 하나를 선택한 후 형성하여 게이트 절연막(20)을 형성한다.
그리고, 상기 게이트 절연막(20) 상부의 오픈영역(17)에 티타늄계, 텅스턴 계 혹은 탄탈륨계 금속 중 어느 하나를 선택 증착 한후, 제2절연막(15)을 엔드 포인트로 CMP(Chemical Mechanical Polishing) 방법을 수행하여 게이트(19)를 형성한다.
이후, 도시하지는 않았으나, 상기 게이트를 포함한 전면에 층간절연막을 형성하고, 상기 층간절연막을 관통하여 HDD영역에 콘택되는 소스/드레인 전극을 형성하면 반도체 소자의 트랜지스터가 완성된다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 반도체 소자의 트랜지스터 형성방법은 다음과 같은 효과가 있다.
첫째, 게이트를 형성하는 과정에서 습식식각을 적용함으로써, 건식식각에 의한 액티브에 대한 데미지를 제거하여 낮은 소스/드레인 저항을 얻고자 한다.
둘째, 본 발명에 의한 게이트는 모든 임플렌테이션 공정 이후 마지막에 형성되므로, 임플렌테이션에 의한 게이트 표면의 데미지를 방지할 수 있다.
셋째, 게이트 형성을 위한 오픈영역 형성 이전 또는 이후 포켓도핑층 혹은 펀치 스톱층을 형성함으로써 쇼트-채널 현상을 방지하여 신뢰성이 우수한 트랜지스터를 획득한다.
넷째, 소스/드레인 영역 상부에 Ge이 이온주입된 살리사이드층을 형성함으로써 소스/드레인 영역의 표면 콘택저항이 낮아진다.

Claims (15)

  1. 삭제
  2. 반도체 기판 상에 제1절연막, 제1전도체를 차례로 증착한 후, 상기 제1전도체를 패터닝하는 단계와,
    상기 패터닝된 제1전도체를 마스크로 하여 저농도 불순물을 주입하여 LDD영역 형성하는 단계와,
    상기 제1전도체 양측벽에 측벽스페이서를 형성하는 단계와,
    상기 제1전도체 및 측벽스페이서를 마스크로 하여 고농도 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와,
    상기 제1전도체 및 측벽스페이서를 마스크로 하여 제1절연막을 패터닝하는 단계와,
    상기 반도체 기판에 대해 Ge 이온주입을 수행하는 단계와,
    상기 반도체 기판에 대해 금속을 증착하여 Ge이 이온주입된 살리사이드층을 형성하는 단계와,
    상기 제1전도체를 포함한 전면에 제2절연막을 형성한 후, 상기 제1전도체를 엔드 포인트로 하여 제2절연막에 대해 CMP(Chemical Mechanical Polishing)를 수행하는 단계와,
    상기 제1전도체 및 제1절연막을 습식식각 방법을 이용하여 제거하여 오픈영역을 형성하는 단계와,
    상기 오픈영역 내부에 제3절연막 및 제2전도체를 차례로 증착한 후, CMP를 수행하여 게이트 절연막 및 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  3. 제2항에 있어서,
    상기 살리사이드층은 티타늄계, 코발트계 혹은 니켈계 중 어느 하나의 금속을 선택하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  4. 제2항에 있어서,
    상기 제1전도체 패터닝시, 상기 제1절연막을 에칭스톱층으로 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  5. 제2항에 있어서,
    상기 제1전도체를 패터닝하는 단계에서는,
    상기 제1전도체를 건식식각 방법에 의해 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  6. 제2항에 있어서,
    상기 측벽스페이서 형성시, 상기 제1절연막을 에칩스톱층으로 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  7. 제2항에 있어서,
    상기 제1절연막을 패터닝하는 단계에서,
    상기 제1절연막은 습식식각 벙법을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  8. 제7항에 있어서,
    상기 제1절연막을 습식식각으로 식각하는 단계에서 BHF 또는 DHF 용액을 에천트로 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  9. 제2항에 있어서,
    상기 제2절연막에 CMP을 수행하는 단계 이후,
    상기 반도체 기판에 대해 포켓도핑층 또는 펀치스톱층을 형성하기 위한 이온주입을 더 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  10. 제2항에 있어서,
    상기 제2전도체는 티타늄계, 텅스턴계 혹은 탄탈륨계 중 어느 하나의 금속을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  11. 제2항에 있어서,
    상기 제3절연막은 하퓨늄계, 질화늄계, 탄탈륨계 산화물 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  12. 제2항에 있어서,
    상기 제1절연막은 산화물을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  13. 제2항에 있어서,
    상기 측벽스페이서용 물질로 질화물을 사용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  14. 제2항에 있어서,
    상기 저농도 불순물 이온주입시 상기 제1절연막을 완충막으로 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  15. 제2항에 있어서, 상기 고농도 불순물 이온주입시 상기 제1절연막을 완충막으로 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
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