KR20070020919A - 리세스 채널 어레이 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
리세스 채널 어레이 트랜지스터가 제공된다. 리세스 채널 어레이 트랜지스터는 소자 분리 영역과 활성 영역이 정의된 반도체 기판, 활성 영역 내에 형성된 리세스 채널 트렌치, 리세스 채널 트렌치를 매립하는 게이트 전극, 게이트 전극에 인접하여 형성되고, 소자 분리 영역보다 돌출되어 형성되는 소오스/드레인 영역을 포함한다.
리세스 채널 트렌치, 게이트 전극
Description
도 1은 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 11 : 소자 분리 영역
12 : 리세스 채널 트렌치 13 : 소오스/드레인 영역
14 : 제 1 하드 마스크막 15 : 게이트 절연막
16 : 제 2 하드 마스크막 20 : 게이트 전극
22 : 폴리 실리콘 24 : 게이트 금속
26 : 캡핑막 30 : 스페이서
32 : 층간 절연막 34 : 자기 정렬된 컨택
본 발명은 리세스 채널 어레이 트랜지스터와 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극과 자기 정렬 컨택의 단락을 방지함으로써 안정적으로 동작하는 리세스 채널 어레이 트랜지스터와 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 감소함에 따라 소오스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 유효 채널 길이가 줄어듬에 따라, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다.
따라서, 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치(recess channel trench)를 형성하여 채널 길이를 증가시킨 구조가 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)이다.
리세스 채널 어레이 트랜지스터를 제조할 때는, 우선 기판의 활성 영역을 형성한 후, 리세스 채널 공정을 진행하여 리세스 채널 상부에 게이트를 형성하게 된다. 이 때, 소자 분리 영역을 형성하여 활성 영역을 정의한 후 리세스 채널 트렌치 공정을 진행함으로써 일괄적으로 소자 분리 영역에도 불필요한 리세스 채널 트렌치가 형성된다.
한편, 디자인 룰이 점차 감소됨에 따라, 리세스 채널 트렌치와 게이트 전극간의 정렬 마진(margin)을 충분히 확보하기 어렵다. 따라서 리세스 채널 트렌치와 게이트 전극간의 정렬이 틀어짐으로 인해 게이트 전극이 리세스 채널 트렌치 상에 정확히 형성되지 않는 경우가 발생할 수 있다. 이런 경우에는 게이트 전극이 주위의 자기 정렬된 컨택(Self-Aligned Contact; SAC)과 단락될 수 있다. 그러므로 소자의 불량을 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 전극과 자기 정렬된 컨택의 단락을 방지함으로써 안정적으로 동작하는 리세스 채널 어레이 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 게이트 전극과 자기 정렬 컨택의 단락을 방지함으로써 안정적으로 동작하는 리세스 채널 어레이 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터는 소자 분리 영역과 활성 영역이 정의된 반도체 기판, 활성 영역 내에 형성된 리세스 채널 트렌치, 리세스 채널 트렌치를 매립하는 게이트 전극, 게이트 전극에 인접하여 형성되고, 소자 분리 영역보다 돌출되어 형성되는 소오스/드레인 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터 제조 방법은 기판 상에 소오스/드레인용 도전막을 형성하는 단계, 소오스/드레인용 도전막이 형성된 기판 내에 리세스 채널 트렌치를 형성하는 단계, 기판 내에 활성 영역과 소자 분리 영역을 형성하되, 상기 소자 분리 영역은 상기 소오스/드레인용 도전막보다 낮도록 형성하는 단계, 리세스 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 단면도이다.
도 1을 참조하면, 기판(10)은 STI(Shallow Trench Isolation; STI)로 형성된 소자 분리 영역(11)에 의해 활성 영역과 비활성 영역으로 정의된다.
소자 분리 영역(11)에 의해 정의된 활성 영역 상에는 리세스 채널 트렌치 (12)가 형성되어 있다. 리세스 채널 트렌치(12)는 기판(10)의 활성 영역 상에 좁고 깊게 형성된다. 그러나 소자 분리 영역(11)에는 리세스 채널 트렌치(12)가 형성되지 않는다.
리세스 채널 트렌치(12) 내면에는 컨포말(conformal)하게 게이트 절연막(15)이 형성된다. 게이트 절연막(15)은 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 물질일 수 있다.
리세스 채널 트렌치(12) 구조 사이에는 소오스/드레인 영역(13)에 의한 전극이 형성된다. 소오스/드레인 영역(13)은 소자 분리 영역(11)보다 돌출되어 형성된다. 이는, 게이트 전극(20)과 자기 정렬된 컨택(34)간의 거리를 늘리는 역할을 함으로써, 정렬이 틀어지는 상황에도 게이트 전극(20)과 자기 정렬된 컨택(34)간의 단락을 방지할 수 있다.
리세스 채널 트렌치(12)를 매립하는 게이트 전극(20)이 형성된다. 게이트 전극(20)은 폴리 실리콘(22), 게이트 금속층(24), 캡핑막(26)으로 이루어진다. 리세스 채널 트렌치(12) 상에는 게이트 절연막(15)이 형성된다. 게이트 절연막(15)상에 폴리 실리콘(22), 게이트 금속(24), 캡핑막(26)을 차례로 적층하여 형성된다. 그리고, 게이트 전극(20) 양측벽에는 스페이서(30)를 형성한다. 스페이서(30)는 질화막(SiN) 또는 산화막(SiO2)으로 형성될 수 있다.
게이트 전극(20) 상에 층간 절연막(32)을 형성한 후, 사진 및 식각 공정을 통해 컨택(contact)이 형성될 부분의 층간 절연막(32)을 선택적으로 제거한 후 컨 택 홀(hole)이 형성된다.
이 후, 도전성 폴리 실리콘을 증착하여 컨택 홀을 매립하고 CMP(Chemical Mechanical Planarization; CMP)등으로 평탄화함으로써, 자기 정렬된 컨택(Self-Aligned Contact; SAC)(34)이 형성된다.
이하, 도 2 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 설명한다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 리세스 채널 어레이 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 2에 도시된 바와 같이, 기판(10) 상에 불순물로 도핑된 소오스/드레인용 도전막(13a)을 증착하여 형성한다. 소오스/드레인용 도전막(13a)은 기판(10) 상에 불순물이 도핑되어 증착시킴으로써 형성된다. 예를 들어, 기판(10)이 P형 반도체 기판인 경우, N형 불순물이 도핑되어 형성될 수 있다. 이어서, 소오스/드레인용 도전막(13a) 상에 실리콘 산질화막(SiON)이나 실리콘 산화막(SiN) 같은 제 1 하드 마스크막(14)을 형성한다. 제 1 하드 마스크막(14) 위에 감광막(미도시) 패턴을 식각 마스크로 하여 기판(10)을 소정 깊이까지 식각함으로써, 리세스 채널 트렌치(12)를 형성한다.
이어서 도 3에 도시된 바와 같이, 리세스 채널 트렌치(12) 형성 후에 제 1 하드 마스크막(도 2의 14 참조)을 식각하여 제거한 후, 게이트 절연막(15)을 형성한다. 게이트 절연막(15)은 예를 들어, 실리콘 산화막, 실리콘 산질화막, 티타늄 산화막 및 탄탈륨 산화막 등의 물질로 형성될 수 있다. 게이트 절연막(15)은 화학 기상 증착법 또는 스퍼터링(sputtering)의 방법으로 증착할 수 있다. 게이트 절연막(15) 상에 제 2 하드 마스크막(16)을 매립한다. 제 2 하드 마크스막(16)위에 감광막(PR) 패턴을 형성하되, 소자 분리 영역(도 4의 11 참조)은 오픈하여 활성 영역을 정의한다.
이어서 도 4에 도시된 바와 같이, 소자 분리 영역(11)을 STI 공정으로 형성한다. 감광막(PR) 패턴을 도포하지 않은 영역은 활성 영역의 리세스 채널 트렌치(12)보다 깊게 식각을 진행한다. 식각이 진행된 영역에 절연 물질을 매립하여 소자 분리 영역(11)을 형성한다. 절연 물질은 실리콘 산화막, 실리콘 산질화막, 티타늄 산화막 및 탄탈륨 산화막 등의 물질로 형성될 수 있다. 이로써 소자 분리 영역(11)에는 불필요한 리세스 채널 트렌치(12)가 없는 구조가 된다. 소자 분리 영역(11)의 산화막 평면과 활성 영역의 제 2 하드 마스크막(16)에 대하여 CMP 공정을 통하여 표면 단차를 없애는 평탄화 작업을 한다.
도 5를 참조하여 설명한다. 습식 식각 공정을 진행하여, 우선 소자 분리 영역(11)의 산화막을 식각한다. 이때 소자 분리 영역(11)의 산화막 표면은 소오스/드레인 영역(13)보다 낮도록 식각을 진행한다. 이어서, 활성 영역의 제 2 하드 마스크막(16)을 식각한다. 여기서, 습식 식각 용액은, 산화막의 식각비보다 제 2 하드 마스크막(16)의 식각비가 높은 HF 식각 용액일 수 있다. 또한, 식각 공정이 끝난 후, 어닐링(annealing)을 실시하여 소오스/드레인 도전막(도 4의 13a 참조)의 불순물을 기판(10)쪽으로 확산시켜 소오스/드레인의 영역(13)을 확장시킨다.
따라서, 소오스/드레인 도전막(13)이 소자 분리 영역(11)보다 돌출된 형상을 갖게 됨으로써, 후에 게이트 전극(20)과 자기 정렬된 컨택(34)간의 거리를 늘리는 역할을 한다.
도 6은 게이트 전극(20)을 형성하는 과정을 나타낸다.
게이트 절연막(15)위에 도전성의 폴리 실리콘(22), 텅스텐 실리 사이드 등의 게이트 금속(24), 실리콘 질화물 등의 절연물질로 된 캡핑막(26)을 차례로 적층한다.
이어서 도 7에서 보듯이, 차례로 적층을 이루는 폴리 실리콘(22), 게이트 금속(24), 캡핑막(26)을 패터닝하여 게이트 전극(20)을 형성한다. 그리고 게이트 전극(20)의 측벽에 스페이서(30)를 형성한다. 스페이서(30)를 형성하기 위해서는 우선 질화막(SiN) 또는 산화막(SiO2)을 화학 기상 증착(CVD) 방법으로 증착한 후, 이방성 식각하여 스페이서(30)를 형성한다. 그리고, 소오스/드레인 영역(13) 위의 게이트 절연막(15)을 식각한다.
게이트 전극(20) 상에 층간 절연막(32)을 형성한 후, 사진 및 식각 공정을 통해 컨택(contact)이 형성될 부분의 층간 절연막(32)을 선택적으로 제거한 후 컨택 홀을 형성한다.
다시 도 1을 참조하면, 도전성 폴리 실리콘을 증착하여 컨택 홀을 매립하고 CMP등으로 평탄화함으로써, 자기 정렬된 컨택(34)을 형성한다. 일반적으로 자기 정렬된 컨택(34)과 소오스/드레인 영역(13)의 계면 특성을 좋게 하기 위하여 자기 정렬된 컨택(34) 형성 전에 소오스/드레인 영역의 표면에 이온 주입을 실시한다. 하 지만, 여기서는 자기 정렬된 컨택(34)과 소오스/드레인 영역(13)의 물질이 폴리 실리콘 계열로 유사하므로 계면 특성을 향상시키기 위한 계면 이온 주입은 실시하지 않아도 된다.
이로써, 본 발명에 따르면 정렬이 틀어지더라도, 소자 분리 영역(11)보다 돌출된 소오스/드레인 영역으로 인하여 게이트 전극과 자기 정렬된 컨택(34)간의 거리를 늘리는 역할을 함으로써 단락을 방지할 수 있다.
또한, 리세스 채널 트렌치 공정부터 진행함으로써 소자 분리 영역상의 불필요한 리레스 채널 트렌치를 식각하여 제거할 수 있다.
그리고, 소오스/드레인 영역을 형성하기 위하여, 불순물이 도핑된 물질을 이용하여 확산하기 때문에 소오스/드레인 영역을 위한 이온 주입 공정과, 자기 정렬된 컨택간의 계면 특성을 향상시키는 이온 주입 공정을 생략할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 리세스 채널 어레이 트랜지스터 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 돌출된 소오스/드레인 영역으로 인하여, 정렬이 틀어지더라도 게이트 전극과 자기 정렬된 컨택 간의 단락을 방지할 수 있다.
둘째, 소오스/드레인 영역을 형성하기 위하여 별도의 이온 주입 공정을 실시하지 않아도 된다.
셋째, 소오스/드레인 영역과 자기 정렬된 컨택간의 계면 특성을 향상시키기 위한 별도의 이온 주입 공정을 실시하지 않아도 된다.
넷째, 소자 분리 영역에 불필요한 리세스 채널 트렌치가 없는 구조를 만들 수 있다.
Claims (6)
- 소자 분리 영역과 활성 영역이 정의된 반도체 기판;상기 활성 영역 내에 형성된 리세스 채널 트렌치;상기 리세스 채널 트렌치를 매립하는 게이트 전극; 및상기 게이트 전극에 인접하여 형성되고, 상기 소자 분리 영역보다 돌출되어 형성되는 소오스/드레인 영역을 포함하는 리세스 채널 어레이 트렌지스터.
- 제 1항에 있어서,상기 소자 분리 영역 내에는 리세스 채널 트렌치가 없는 리세스 채널 어레이 트랜지스터.
- 기판 상에 소오스/드레인용 도전막을 형성하는 단계;상기 소오스/드레인용 도전막이 형성된 기판 내에 리세스 채널 트렌치를 형성하는 단계;상기 기판 내에 활성 영역과 소자 분리 영역을 형성하되, 상기 소자 분리 영역은 상기 소오스/드레인용 도전막보다 낮도록 형성하는 단계; 및상기 리세스 채널 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 리세스 채널 어레이 트랜지스터의 제조 방법.
- 제 3항에 있어서,상기 소자 분리 영역을 형성하는 단계는, 상기 리세스 채널 트렌치를 매립하도록 하드 마스크막을 형성하는 단계;상기 하드 마스크막 위에 감광막 패턴으로 활성 영역을 정의하는 단계;상기 감광막 패턴이 오픈된 영역에서, 상기 활성 영역의 리세스 채널 트렌치보다 깊게 식각하는 단계;상기 식각된 영역에 절연 물질로 매립하는 리세스 채널 어레이 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 소자 분리 영역을 형성하는 단계에서, 상기 소자 분리 영역의 산화막을 습식 식각 한 후, 상기 활성 영역의 하드 마스크막을 습식 식각 함으로써, 상기 소오스/드레인 도전막보다 낮도록 형성하는 리세스 채널 어레이 트랜지스터의 제조 방법.
- 제 3항에 있어서,상기 소오스/드레인 영역을 완성하는 단계는, 상기 게이트 전극을 형성하는 단계 전에 열처리를 하여 불순물을 기판쪽으로 확산시키는 단계를 더 포함하는 반도체 소자 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100966994B1 (ko) * | 2007-06-29 | 2010-06-30 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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-
2005
- 2005-08-17 KR KR1020050075302A patent/KR20070020919A/ko not_active Application Discontinuation
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