KR100966994B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하고 그 게이트 홀에 게이트 패턴을 형성하여 게이트 리닝(Gate Leaning) 현상을 방지할 수 있는 기술을 개시한다.
게이트 홀(Gate Hole), 게이트 리닝(Gate Leaning), 게이트 패턴, 벌브 리세스 게이트

Description

반도체 소자의 형성 방법{Method for manufacturing semiconductor device}
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
2: 반도체 기판
4: 게이트 산화막
5: 게이트 산화막 패턴
6: 게이트 전극 물질
7: 게이트 전극
8: 층간 절연막
9: 게이트 홀(Gate Hole)
10: 게이트 장벽 메탈(Gate Barrier Metal) 물질
11: 게이트 장벽 메탈
12: 게이트 도전층 물질
13: 게이트 도전층
14: 게이트 하드 마스크 물질
15: 게이트 하드 마스크
16: 게이트 캡(Gate Cap) 물질
17; 게이트 캡
18: 산화막
본 발명은 반도체 소자 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하고 그 게이트 홀에 게이트 패턴을 형성하여 게이트 리닝(Gate Leaning) 현상을 방지할 수 있는 반도체 소자 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하였다.
이를 극복하기 위하여 리세스 게이트(Recessed Gate), 벌브 리세스 게이트(Bulb Recessed Gate), 핀 형 게이트(Fin Type Gate) 및 새들 형 게이트(Saddle Type Gate)와 같은 McFET(Multi-channel FET)를 사용하게 되었다.
여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 게이트 구조이다.
또한, 벌브 리세스 게이트(Bulb Recessed Gate)는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하고, 리세스 영역 하부를 등방성 식각으로 추가로 식각하여 벌브 볼(Bulb Ball)을 형성하는 게이트 구조이다.
한편, 핀 형 게이트(Fin Type Gate)는 활성영역을 핀 형으로 형성하여 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 게이트 구조이다.
또한, 새들 형 게이트(Saddle Type Gate)는 소자분리막의 게이트 예정영역을 식각하여 핀 형 활성영역을 형성하고, 활성영역의 게이트 예정영역을 식각하여 리세스 영역을 형성하여 새들 형 게이트 구조가 완성된다.
일반적인 셀 트랜지스터의 게이트를 형성하는 경우 게이트 전극, 게이트 베리어 메탈(Gate Barrier Metal), 게이트 도전층 및 게이트 하드 마스크를 순차적으로 증착하고, 사진 및 식각 공정을 통해 게이트 패턴(Gate Pattern)을 형성한 후 게이트 패턴을 보호하기 위해 게이트 캡(Gate Cap)을 덮는 공정을 수행한다.
하지만, 상기한 일반적인 셀 트랜지스터의 게이트를 형성할 때 게이트를 구성하는 층들이 제대로 증착되지 못하거나 사진 공정을 여러 번 수행하기 때문에 제대로 노광되지 않은 경우 게이트 리닝(Gate Leaning) 현상이 발생하여 셀 트랜지스터의 특성이 열화되어 패일이 발생할 수 있는 문제점이 있다.
본 발명은 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하고 그 게이트 홀에 게이트 패턴을 형성하여 게이트 리닝(Gate Leaning) 현상을 방지할 수 있는 반도체 소자 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자 형성 방법은
반도체 기판 상부에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부에 층간 절연막을 증착하는 단계;
상기 층간 절연막에 대한 사진 및 식각 공정을 통해 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하는 단계; 및
상기 게이트 홀에 게이트 도전층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 게이트 홀의 상기 게이트 도전층 상부에 게이트 하드 마스크를 형성하는 단계를 더 포함하고,
삭제
상기 하드 마스크, 상기 게이트 전극을 포함하는 게이트 패턴 표면에 게이트 캡(Gate Cap)을 형성하는 단계를 더 포함하고,
상기 게이트 캡은 질화막(Nitride)으로 형성하고,
상기 게이트 전극 하부의 상기 반도체 기판을 식각하여 벌브 리세스 영역을 형성하는 단계를 더 포함하고,
상기 반도체 기판에 대해 열 산화 공정(Thermal Oxidation)을 수행하여 게이트 산화막(Gate Oxide)을 형성하는 단계를 더 포함하고,
상기 게이트 전극은 다결정 실리콘(Poly Silicon)으로 형성하고,
상기 층간 절연막은 산화막(Oxide)으로 형성하고,
상기 층간 절연막은 게이트 패턴의 높이에 대응하는 두께로 형성하고,
상기 게이트 홀 하부 표면에 게이트 장벽 메탈(Gate Barrier Metal)을 형성하는 단계를 더 포함하고,
상기 게이트 도전층을 형성하는 단계는
상기 게이트 홀을 포함하는 전면 상부에 게이트 도전층 물질을 증착하는 단계; 및
상기 게이트 홀 내의 설정된 깊이만큼 상기 게이트 도전층 물질을 제거하는 단계를 포함하여 이루어지고,
상기 게이트 도전층은 텅스텐으로 형성하고,
상기 게이트 하드 마스크를 형성하는 단계는
상기 게이트 홀을 포함하는 전면 상부에 상기 게이트 하드 마스크 물질을 증착하는 단계; 및
상기 층간 절연막이 노출될 때까지 평탄화 공정을 수행하는 단계를 포함하여 이루어지고,
상기 게이트 하드 마스크는 질화막으로 형성하고,
열 산화 공정(Thermal Oxidation)을 통해 상기 게이트 전극 측벽에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
본 발명은 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하고 그 게이트 홀에 게이트 패턴을 형성하여 게이트 리닝(Gate Leaning) 현상을 방지할 수 있는 기술을 개시한다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 소자 형성 방법을 나타낸 단면도들이다. 여기서, 도 1a 내지 도 1j는 게이트의 길이 방향에 대해 수직으로 절단한 단면도들이다. 여기서는 벌브 리세스 게이트 구조를 갖는 셀 트랜지스터를 예를 들어 설명하지만 어떠한 형태의 셀 트랜지스터에도 모두 적용할 수 있다.
도 1a를 참조하면, 벌브 리세스 영역을 포함하는 반도체 기판(2)에 대해 열 산화 공정(Thermal Oxidation)을 통해 게이트 산화막(Gate Oxide) 층(4)을 형성하고, 벌브 리세스 영역을 매립하기 위해 게이트 전극 물질(6)을 증착하고, 게이트 전극 물질(6) 상부에 층간 절연막(8)을 증착한다. 여기서, 게이트 전극 물질(6)은 다결정 실리콘(Poly Silicon)으로 형성하고, 층간 절연막(8)은 산화막(Oxide)으로 형성한다. 또한, 층간 절연막(8)은 원하는 게이트 패턴의 높이에 해당하는 두께로 형성한다.
도 1b를 참조하면, 층간 절연막(8)에 대한 사진 및 식각 공정을 통해 게이트 예정영역에 게이트 홀(Gate Hole)(9)을 형성한다.
도 1c를 참조하면, 게이트 홀(9)을 포함하는 전면 상부에 게이트 장벽 메탈 (Gate Barrier Metal) 물질(10)을 증착하고, 게이트 홀(9)을 매립하기 위해 게이트 장벽 메탈(10) 상부에 게이트 도전층 물질(12)을 증착한다. 여기서, 게이트 도전층 물질(12)은 텅스텐(Tungsten; W)을 사용한다.
도 1d를 참조하면, 게이트 홀(9) 내의 설정된 깊이만큼 게이트 도전층 물질(12) 및 게이트 장벽 메탈 물질(10)을 순차적으로 식각하여 게이트 홀(9) 내에 게이트 도전층(13) 및 게이트 장벽 메탈(11)을 형성한다.
도 1e 및 도 1f를 참조하면, 게이트 홀(9)을 매립하기 위해 게이트 하드 마스크 물질(14)을 증착하고, 층간 절연막(8)이 노출될 때까지 평탄화 공정을 수행하여 게이트 하드 마스크(15)를 형성한다. 여기서, 게이트 하드 마스크 물질(14)은 질화막(Nitride)을 사용하고, 평탄화 공정은 CMP(Chemical Mechanical Polish/Planarization)를 이용하여 수행한다.
도 1g 및 도 1h를 참조하면, 층간 절연막(8)을 제거하고, 게이트 패턴(게이트 장벽 메탈(11), 게이트 전극(13) 및 게이트 하드 마스크(15))을 포함하는 전면 상부에 설정된 두께만큼 게이트 캡(Gate Cap) 물질(16)을 증착한다. 여기서, 게이트 캡 물질(16)은 질화막(Nitride)을 사용한다.
도 1i를 참조하면, 게이트 패턴에 포함되지 않는 게이트 캡 물질(16) 및 게이트 전극 물질(6)을 제거하여 게이트 캡(17) 및 게이트 전극(7)을 형성한다.
도 1j를 참조하면, 열 산화 공정(Thermal Oxidation)을 통해 게이트 전극(7) 측벽에 게이트 전극(7)을 보호하기 위한 산화막(18)을 형성한다.
이어서, 게이트 패턴에 포함되지 않은 게이트 산화막(4)을 제거하여 게이트 산화막 패턴(5)을 형성하여 게이트를 완성한다.
상기한 바와 같이 본 발명은 게이트 예정영역에 게이트 홀(9)을 형성하는 층간 절연막(8)을 형성하고 그 게이트 홀(9)에 게이트 장벽 메탈(11), 게이트 도전층(13) 및 게이트 하드 마스크(15)를 형성하기 때문에, 셀 트랜지스터의 게이트를 형성할 때 게이트를 구성하는 층들이 제대로 증착되지 못하거나 사진 공정을 여러 번 수행하기 때문에 제대로 노광되지 않은 경우 발생하는 게이트 리닝(Gate Leaning) 현상을 방지하여 셀 트랜지스터의 특성이 열화되어 패일이 발생하는 문제점을 해결할 수 있다.
상기한 바와 같이, 본 발명은 게이트 예정영역에 게이트 홀(Gate Hole)을 형성하고 그 게이트 홀에 게이트 패턴을 형성하여 게이트 리닝(Gate Leaning) 현상을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 반도체 기판 상부에 게이트 전극 물질을 형성하는 단계;
    상기 게이트 전극 물질 상부에 층간 절연막을 증착하는 단계;
    상기 층간 절연막에 대한 사진 및 식각 공정을 통해 게이트 예정영역에 상기 게이트 전극 물질이 노출되는 게이트 홀(Gate Hole)을 형성하는 단계; 및
    상기 게이트 홀에 게이트 도전층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 홀의 상기 게이트 도전층 상부에 게이트 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 게이트 하드 마스크, 상기 게이트 전극 물질을 포함하는 게이트 패턴 표면에 게이트 캡(Gate Cap)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제 3 항에 있어서,
    상기 게이트 캡은 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극 물질 하부의 상기 반도체 기판을 식각하여 벌브 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판에 대해 열 산화 공정(Thermal Oxidation)을 수행하여 게이트 산화막(Gate Oxide)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 제 1 항에 있어서,
    상기 게이트 전극 물질은 다결정 실리콘(Poly Silicon)으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  8. 제 1 항에 있어서,
    상기 층간 절연막은 산화막(Oxide)으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  9. 제 3 항에 있어서,
    상기 층간 절연막은 상기 게이트 패턴의 높이와 동일한 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제 1 항에 있어서,
    상기 게이트 홀 하부 표면에 게이트 장벽 메탈(Gate Barrier Metal)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  11. 제 1 항에 있어서, 상기 게이트 도전층을 형성하는 단계는
    상기 게이트 홀을 포함하는 전면 상부에 게이트 도전층 물질을 증착하는 단계; 및
    상기 게이트 홀 내의 설정된 깊이만큼 상기 게이트 도전층 물질을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  12. 제 1 항에 있어서,
    상기 게이트 도전층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  13. 제 2 항에 있어서, 상기 게이트 하드 마스크를 형성하는 단계는
    상기 게이트 홀을 포함하는 전면 상부에 상기 게이트 하드 마스크 물질을 증착하는 단계; 및
    상기 층간 절연막이 노출될 때까지 평탄화 공정을 수행하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  14. 제 2 항에 있어서,
    상기 게이트 하드 마스크는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  15. 제 1 항에 있어서,
    열 산화 공정(Thermal Oxidation)을 통해 상기 게이트 전극 측벽에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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KR20070020919A (ko) * 2005-08-17 2007-02-22 삼성전자주식회사 리세스 채널 어레이 트랜지스터 및 그 제조 방법

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* Cited by examiner, † Cited by third party
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