KR100668838B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 개시하며, 이 방법은, 실리콘 기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 액티브 영역의 양측 가장자리 부위를 선택적으로 식각하여 1차 리세스시키는 단계; 상기 1차 리세스가 완료된 실리콘 기판에 대해 기판 액티브 영역의 중앙 일부를 제외한 나머지 부위를 선택적으로 식각하여 2차 리세스시키는 단계; 및 상기 2차 리세스가 완료된 기판 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 3은 도 2d의 평면도.
도 4는 도 2e의 평면도.
도 5는 도 4의 Ⅴ- Ⅵ(채널 폭 방향)를 따라 절단한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 실리콘 기판 31: 패드 산화막
32: 패드 질화막 41: 패턴
33: 트렌치 34: 갭필 산화막
34a: 소자분리막 35,35a: 산화막
36: 게이트 산화막 37,37a: 도핑된 다결정실리콘막
38, 38a: 텅스텐 실리사이드막 39,39a: 게이트 하드마스크막
40: 게이트
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
현재, 반도체 소자의 크기가 작아짐에 따라, 캐패시터의 용량 확보가 어려워지고 있으며, 또한, 트랜지스터의 접합 부위의 전기장 크기가 커짐으로 인해 셀 지역의 리프레쉬 특성 확보가 어려워지고 있다. 따라서, 이의 보완을 위해 기존의 평면 셀이 아닌 3차원 셀을 이용하여 유효 채널 길이를 길게 하는 방법이 사용되고 있다.
특히, 최근에는 기판 액티브 영역의 가장자리 부위를 일부 리세스(recess)시킨 후에, 게이트를 형성하여, 기판의 비트라인 콘택 부위보다도 캐패시터 콘택 부위가 낮게 위치되도록 함으로써, 게이트 동작에 요구되는 유효 채널 길이를 증가시키는 구조가 제안되었다. 이러한 구조는, 채널 길이의 증가를 통해 문턱 전압을 증가시키고 리프레쉬 특성을 개선시켜 준다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막(11) 및 패드 질화막(12)이 차례로 적층된 패턴(21)을 형성한다. 이어서, 패드 질화막(12)을 식각 장벽으로 이용하여 기판을 식각하여 트렌치(13)를 형성한다. 그런다음, 결과물 상에 갭필 산화막(14)을 형성하여 트렌치(13)를 매립시킨다.
도 1b에 도시한 바와 같이, 패드 질화막(12)이 노출될 때까지 갭필 산화막(14)을 화학적 기계적 연마(chemical mechanical polishing; 이하, "씨엠피"라 칭함)한다.
도 1c에 도시한 바와 같이, 잔류된 패드 질화막(12) 및 패드 산화막(11)을 제거하여 소자분리막(14a)을 형성한 다음, 기판(10)의 액티브 영역 상에 산화막(15)을 형성한다.
도 1d에 도시한 바와 같이, 사진식각 공정을 이용하여 액티브 영역의 가장자리에 대응되는 기판(10) 부위 및 소자분리막(14a)의 측면을 노출시키도록 산화막(15) 및 기판(10)을 식각하여 기판(10)을 리세스시킨다.
도 1e에 도시한 바와 같이, 식각후 잔류된 산화막(15a)을 제거한다. 그런다음, 산화막(15a)의 제거 공정이 완료된 기판(10)의 액티브 영역 표면내에 게이트 산화막(16)을 형성한다. 이어서, 게이트 산화막(16)을 포함한 기판(10) 상에 도핑된 다결정실리콘막(17), 텅스텐 실리사이드막(18) 및 게이트 하드마스크막(19)을 차례로 형성한다.
도 1f에 도시한 바와 같이, 게이트 하드마스크막(19), 텅스텐 실리사이드막(18) 및 도핑된 다결정실리콘막(17)을 선택적으로 식각하여 각각의 게이트(20)를 형성한다. 도 1f에서 미설명한 도면부호 17a는 식각후 잔류된 도핑된 다결정실리콘막을 나타내고, 18a는 식각후 잔류된 텅스텐 실리사이드막을 나타내며, 19a는 식각후 잔류된 게이트 하드마스크막을 나타낸다.
이후, 도시하지는 않았지만, 게이트(20) 형성을 위한 식각 공정으로 인해 유발된 식각 데미지를 회복시키기 위해 게이트(20)를 포함한 실리콘 기판(10)에 대해 열산화 공정을 수행한다.
이후, 도시하지는 않았지만, 게이트(20) 형성을 위한 식각 공정으로 인해 유발된 식각 데미지를 회복시키기 위해 게이트(20)를 포함한 실리콘 기판(10)에 대해 열산화 공정을 수행한다.
그러나, 전술한 종래기술에 따른 반도체 소자의 게이트 형성방법에서는, 게이트(20) 형성 후에 수행되는 고온의 열산화 공정 시, 게이트(20)를 구성하는 도핑된 다결정실리콘막(17a) 및 텅스텐 실리사이드막(18a)의 부피 수축이 일어나는데, 이때, 리세스된 기판(10) 부위 상에 위치하는 도핑된 다결정실리콘막(17a) 및 텅스텐 실리사이드막(18a) 부분의 두께가 리세스되지 않은 기판(10) 부위 상에 위치하는 도핑된 다결정실리콘막(17a) 및 텅스텐 실리사이드막(18a) 부분의 두께 보다 두껍기 때문에, 리세스된 기판(10) 부위 상에 위치하는 상기 막들(17a,18a) 부분의 부피가 상대적으로 크게 수축되어, 게이트(20)가 리세스된 기판(10) 부위 방향으로 기울어진다. 따라서, 리세스된 기판 액티브영역 부위에서의 게이트(20)간의 공간, 즉, 스토리지노드가 콘택될 소오스영역에 해당하는 게이트(20)간의 공간이 좁아지므로, 후속의 랜딩 플러그 콘택 형성 시에 콘택 낫-오픈(Not-open) 불량이 발생되고, 또한, 후속적으로 형성되는 층간절연막이 게이트(20) 사이의 공간을 제대로 매립하지 못하게 될 수도 있다. 결국, 소자의 특성이 저하되는 문제가 있었다. 그리고, 소자의 집적도가 계속적으로 증가됨에 따라, 채널의 길이를 증가시키는 데에는 한계가 있다. 그러므로, 상기 종래의 방법을 고집적 소자의 제조에 적용하기가 어려워진다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 게이트 형성방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목 적은, 게이트의 기울어짐 현상을 방지할 수 있고, 채널의 길이를 증가시켜 소자의 집적도 향상에 기여할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고, 이 방법은, 실리콘 기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 액티브 영역의 양측 가장자리 부위를 선택적으로 식각하여 1차 리세스시키는 단계; 상기 1차 리세스가 완료된 실리콘 기판에 대해 기판 액티브 영역의 중앙 일부를 제외한 나머지 부위를 선택적으로 식각하여 2차 리세스시키는 단계; 및 상기 2차 리세스가 완료된 기판 상에 게이트를 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 소자분리막을 형성하는 단계는, 상기 실리콘 기판 상에 액티브 영역 및 필드 영역을 정의하기 위해 상기 필드 영역을 노출시키는 패드 산화막 및 패드 질화막이 차례로 적층된 패턴을 형성하는 단계; 상기 패턴을 식각 장벽으로 이용해서 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판 결과물 상에 갭필 산화막을 형성하여 상기 트렌치를 매립시키는 단계; 상기 패턴이 노출될 때까지 갭필 산화막을 씨엠피하는 단계; 및 상기 씨엠피후 잔류된 패턴을 제거하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 트렌치의 깊이는 2,000~3,000 Å인 것을 특징으로 하는 방법.
본 발명의 다른 일면에 따라, 상기 기판의 1차 리세스 공정은 100~400 Å의 두께로 식각한다.
본 발명의 다른 일면에 따라, 상기 기판의 2차 리세스 공정은 100~400 Å의 두께로 식각한다.
본 발명의 다른 일면에 따라, 상기 게이트를 형성하는 단계는, 상기 2차 리세스가 완료된 기판의 전면에 도핑된 다결정실리콘막, 텅스텐 실리사이드막 및 게이트 하드마스크막을 차례로 형성하는 단계; 및 상기 게이트 하드마스크막, 텅스텐 실리사이드막 및 도핑된 다결정실리콘막을 선택적으로 식각하는 단계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이고, 도 3은 도 2d의 평면도이며, 도 4는 도 2e의 평면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(30) 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막(31) 및 패드 질화막(32)이 차례로 적층된 패턴(41)을 형성한다. 패드 산화막(31)의 두께는 50~100 Å이고, 패드 질화막(32)의 두께는 500~800 Å이다. 이어서, 상기 패턴(41)을 식각 장벽으로 이용하여 기판을 식각하여 트렌치(33)를 형성한다. 트렌치(33)의 깊이는 2,000~3,000 Å이다. 그런다음, 결과물 상에 갭필 산화막(34)을 형성하여 트렌치 (33)를 매립시킨다.
도 2b에 도시한 바와 같이, 상기 패턴(41)이 노출될 때까지 갭필 산화막(34)을 씨엠피한다.
도 2c에 도시한 바와 같이, 잔류된 패턴(41), 즉 잔류된 패드 질화막(32) 및 패드 산화막(31)을 제거하여 소자분리막(34a)을 형성한 다음, 기판(30)의 액티브 영역 상에 산화막(35)을 형성한다. 여기서, 산화막(35)을 형성하지 않고, 패드 산화막(31)을 잔류시켜 사용할 수도 있다.
도 2d 및 도 3에 도시한 바와 같이, 소자분리막(34a)의 측면을 노출시키도록 사진식각 공정을 이용하여 액티브 영역의 가장자리에 대응되는 기판(30) 부위를 선택적으로 식각한다. 이로써, 액티브 영역의 가장자리에 대응되는 기판(30) 부위가 1차 리세스되며, 따라서, 채널의 길이가 증가된다. 상기 기판(30)의 1차 리세스 공정은 100~400 Å 두께로 식각된다. 여기서, 도 2d는 도 3의 Ⅰ- Ⅱ(채널 길이 방향)를 따라 절단한 단면도이다.
도 2e, 도 4 및 도 5에 도시한 바와 같이, 식각후 잔류된 산화막(35a)을 제거한다. 다음으로, 상기 1차 리세스가 완료된 기판(30) 액티브 영역의 중앙의 일부(A)를 제외한 나머지 부위를 선택적으로 식각하여 2차 리세스시킨다. 상기 기판(30)의 2차 리세스 공정은 100~400 Å 두께로 식각되며, 이에 따라, 채널의 길이 및 채널의 폭이 추가로 증가된다. 여기서, 도 2e는 도 4의 Ⅲ - Ⅳ(채널 길이 방향)를 따라 절단한 단면도이고, 도 5는 도 4의 Ⅴ- Ⅵ(채널 폭 방향)를 따라 절단한 단면도이다.
그런 후에, 도면에 도시하지는 않았지만, 2차 리세스가 완료된 기판(30)의 액티브 영역 상에 스크린 산화막(도시안됨)을 형성하고 나서, 웰 이온주입 및 채널 이온주입 공정을 차례로 수행한다.
도 2f에 도시한 바와 같이, 이로부터 얻어지는 기판(30)의 액티브 영역 표면내에 게이트 산화막(36)을 형성한다. 게이트 산화막(36)은 30~50 Å의 두께로 형성한다. 이어서, 게이트 산화막(36)을 포함한 기판(30) 상에 도핑된 다결정실리콘막(37), 텅스텐 실리사이드막(38) 및 게이트 하드마스크막(39)을 차례로 형성한다. 도핑된 다결정실리콘막(37)은 400~700 Å의 두께로 형성하고, 텅스텐 실리사이드막(38)은 1,000~1,500 Å의 두께로 형성하며, 게이트 하드마스크막(39)은 2,000~2,500 Å의 두께로 형성한다.
도 2g에 도시한 바와 같이, 게이트 하드마스크막(39), 텅스텐 실리사이드막(38) 및 도핑된 다결정실리콘막(37)을 선택적으로 식각하여 각각의 게이트(40)를 형성한다. 도 2g에서 미설명한 도면부호 37a는 식각후 잔류된 도핑된 다결정실리콘막을 나타내고, 38a는 식각후 잔류된 텅스텐 실리사이드막을 나타내며, 39a는 식각후 잔류된 게이트 하드마스크막을 나타낸다.
이후, 도시하지는 않았지만, 게이트(40) 형성을 위한 식각 공정 시 유발된 식각 데미지를 회복시키기 위해, 상기 게이트(40)를 포함한 실리콘 기판(30)에 대해 고온의 열산화 공정을 수행한다.
이후, 도시하지는 않았지만, 게이트(40) 형성을 위한 식각 공정 시 유발된 식각 데미지를 회복시키기 위해, 상기 게이트(40)를 포함한 실리콘 기판(30)에 대해 고온의 열산화 공정을 수행한다.
여기서, 종래에는 게이트 형성 후에 수행되는 고온의 열산화 공정 시, 게이트를 구성하는 도핑된 다결정실리콘막 및 텅스텐 실리사이드막의 부피 수축이 일어나, 게이트가 리세스된 기판 부위 방향으로, 즉, 스토리지노드가 콘택될 소오스영역에 해당하는 기판 부위 방향으로 기울어지는 현상이 일어난다.
반면, 본 발명에서는 2차 리세스의 추가 수행을 통해 채널 길이 방향은 물론 채널 폭 방향으로도 단차를 발생시켰으므로, 상기 게이트(40) 형성 후의 고온의 열산화 공정 시, 게이트(40)를 구성하는 도핑된 다결정실리콘막(37a) 및 텅스텐 실리사이드막(38a)의 부피 수축은 상기의 두 방향 모두에 대해 리세스되지 않은 기판 부위 보다 상대적으로 크게 일어나게 되며, 결과적으로, 어느 하나의 방향에 대해, 즉, 스토리지노드가 콘택될 소오스영역에 해당하는 1차 리세스된 기판 부위 방향으로 게이트(40)가 기울어지는 현상은 실질적으로 억제된다. 따라서, 본 발명은 게이트(40)가 기울어지는 것을 방지할 수 있다.
또한, 본 발명은 기판(30)의 1차 및 2차 리세스를 통해 리세스되는 기판(30)의 면적을 종래기술에서 보다 증가시키기 때문에 채널 길이를 더욱 증가시킬 수 있어서 소자의 리프레쉬 특성 및 동작속도를 더욱 향상시킬 수 있다.
반면, 본 발명에서는 2차 리세스의 추가 수행을 통해 채널 길이 방향은 물론 채널 폭 방향으로도 단차를 발생시켰으므로, 상기 게이트(40) 형성 후의 고온의 열산화 공정 시, 게이트(40)를 구성하는 도핑된 다결정실리콘막(37a) 및 텅스텐 실리사이드막(38a)의 부피 수축은 상기의 두 방향 모두에 대해 리세스되지 않은 기판 부위 보다 상대적으로 크게 일어나게 되며, 결과적으로, 어느 하나의 방향에 대해, 즉, 스토리지노드가 콘택될 소오스영역에 해당하는 1차 리세스된 기판 부위 방향으로 게이트(40)가 기울어지는 현상은 실질적으로 억제된다. 따라서, 본 발명은 게이트(40)가 기울어지는 것을 방지할 수 있다.
또한, 본 발명은 기판(30)의 1차 및 2차 리세스를 통해 리세스되는 기판(30)의 면적을 종래기술에서 보다 증가시키기 때문에 채널 길이를 더욱 증가시킬 수 있어서 소자의 리프레쉬 특성 및 동작속도를 더욱 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 채널의 길이가 증가되도록 기판의 일부위를 리세스시킨 후에, 채널의 폭이 증가되도록 기판을 추가적으로 리세스시킴으로써, 채널 길이 방향으로의 게이트 기울어짐 현상을 방지할 수 있으며, 이에 따라, 후속에서 콘택 낫-오픈 및 층간절연막 매립 불량이 발생되는 것을 방지할 수 있다. 또한, 본 발명은 채널 길이를 종래 보다 증가시키기 때문에 소자의 리프레쉬 특성 및 동작속도를 향상시킬 수 있으므로, 소자의 집적도 향상에 기여할 수 있다.
Claims (6)
- 실리콘 기판에 액티브 영역을 한정하는 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 기판 액티브 영역의 양측 가장자리 부위를 선택적으로 식각하여 1차 리세스시키는 단계;상기 1차 리세스가 완료된 실리콘 기판에 대해 기판 액티브 영역의 중앙 일부를 제외한 나머지 부위를 선택적으로 식각하여 2차 리세스시키는 단계; 및상기 2차 리세스가 완료된 기판 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계는상기 실리콘 기판 상에 액티브 영역 및 필드 영역을 정의하기 위해 상기 필드 영역을 노출시키는 패드 산화막 및 패드 질화막이 차례로 적층된 패턴을 형성하는 단계;상기 패턴을 식각 장벽으로 이용해서 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 형성된 기판 결과물 상에 갭필 산화막을 형성하여 상기 트렌치를 매립시키는 단계;상기 패턴이 노출될 때까지 갭필 산화막을 씨엠피하는 단계; 및상기 씨엠피후 잔류된 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 2 항에 있어서,상기 트렌치의 깊이는 2,000~3,000 Å인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 기판의 1차 리세스 공정은 100~400 Å의 두께로 식각하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 기판의 2차 리세스 공정은 100~400 Å의 두께로 식각하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트를 형성하는 단계는상기 2차 리세스가 완료된 기판의 전면에 도핑된 다결정실리콘막, 텅스텐 실리사이드막 및 게이트 하드마스크막을 차례로 형성하는 단계; 및상기 게이트 하드마스크막, 텅스텐 실리사이드막 및 도핑된 다결정실리콘막을 선택적으로 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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