JP5408829B2 - アクティブマトリックス基板の製造方法 - Google Patents

Description

【発明の属する技術分野】
本発明は液晶表示装置に用いるアクティブマトリックスの製造方法に係わり、特に製造工程が簡略化されしかも特性に優れたアクティブマトリックス基板の製造方法であって、歩留が改善された製造方法に関する。

薄膜トランジスタ（以下「ＴＦＴ」と記す）をスイッチング素子として用いるアクティブマトリックス型液晶表示装置は、それぞれ独立したＴＦＴおよび画素電極を有する画素領域がマトリックス状に配置されたアクティブマトリックス基板とカラーフィルタ基板とが液晶を介して対向配置されて構成されている。また各画素領域のＴＦＴ部および境界領域にはカラーフィルタ基板またはアクティブマトリックス基板に遮光層が形成されている。

アクティブマトリックス基板の回路構成の配置を模した一例を図１８２に示す。図１８２においてこのアクティブマトリックス基板は、透明絶縁性基板上に複数の走査線１０１１が形成され、前記透明絶縁性基板上に図示しないゲート絶縁層を挟んで前記走査線と交差するように複数の並列する信号線１０３１が形成され、この走査線と信号線との交点付近に、ゲート電極１０１２と、このゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、この半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極１０３２およびソース電極１０３３とからなる逆スタガ型のＴＦＴ１０６０が形成されている。また走査線１０１１と信号線１０３１とに囲まれた窓部Wdに、画素電極１０４１と蓄積容量部１０７０とが形成され、ゲート電極１０１２は走査線１０１１に、ドレイン電極１０３２は信号線１０３１に、ソース電極１０３３は画素電極１０４１にそれぞれ接続されている。

窓部Wdとこれを囲む走査線１０１１および信号線１０３１と、ＴＦＴ１０６０とを含む領域を以下「画素領域Px」という。そしてこれら複数の画素領域Pxがマトリックス状に縦横に隣接して配列され、液晶表示装置の表示面Dpを構成している。

それぞれの走査線１０１１は表示面Dpの外側に延長され、その先端の始端部にはアクティブマトリックス基板の表面に露出した走査線端子１０１５が形成されている。またそれぞれの信号線１０３１は表示面Dpの外側に延長され、その先端の始端部にはアクティブマトリックス基板の表面に露出した信号線端子１０３５が形成されている。
表示面Dpの外側には、過電流発生時に各走査線、信号線に接続されるＴＦＴを保護する保護トランジスタ１０８０が付属している場合もある。また隣合う信号線１０３１は不用意な電撃を分散させ画素領域のＴＦＴを保護する目的で、表示面Dpの外側で互いに高抵抗線によって電気的に接続されている場合もある。

表示面Dpの外周部には、製造中にアクティブマトリックス基板に発生する不用意な電撃を全配線に分散させ層間ショートなどの不具合を防止したり、回路欠陥を検査するなどの目的で、各走査線１０１１を連結するゲートシャントバス線１０９１、各信号線１０３１を連結するドレインシャントバス線１０９２、ゲートシャントバス線とドレインシャントバス線とを接続する接続部、走査線と信号線の検査パッドそれぞれ１０９４、１０９５など各種周辺回路が設けられ、製造終了時には検査パッド以外の上記周辺回路は基板周辺と共に切除される。

検査パッド以外の上記周辺回路を切除して得られたアクティブマトリックス基板は、それぞれの走査線端子１０１５が図示しない走査線ドライバに接続され、信号線端子１０３５が図示しない信号線ドライバに接続され、それぞれのドライバからの信号によって画素領域の各ＴＦＴ１０６０を介して画素電極１０４１には各々特定の画素信号が書き込まれる。

画素電極１０４１は共通電極１０１４と対向して配置され、この双方の電極間に電位差が印加されることによって当該画素領域の液晶が駆動される。この画素電極と共通電極との配置形態には２種類ある。その一つは図１８３（ａ）に示すように、アクティブマトリックス基板に形成された画素電極１０４１とカラーフィルタ基板に表示領域全体にわたって形成された共通電極１０１４とが液晶Lcを挟んで対向配置される形態であり、この形態は一般に「ねじれネマティック型（以下「ＴＮ型」という）」と呼ばれている。もう一つは、図１８３（ｂ）に示すように、アクティブマトリックス基板上で櫛歯状に形成された画素電極１０４１と櫛歯状に形成された共通電極１０１４とが互いに非接触に対向配置される形態であり、この形態は一般に「In Plane Switching方式（以下「ＩＰＳ型」という）」と呼ばれている。

ＴＦＴ１０６０は各画素領域Pxにおいて走査線１０１１から延びるゲート電極１０１２と、信号線１０３１から延びる電極（以下本明細書では「ドレイン電極」という）１０３２と、画素電極１０４１に接続された電極（以下本明細書では「ソース電極」という）１０３３とを有し、ゲート電極１０１２に伝達される走査線信号によりドレイン電極１０３２とソース電極１０３３とが選択的に導通し、信号線１０３１からもたらされる画像信号が画素電極１０４１に伝達され、画素電極１０４１と共通電極１０１４との間に生じる電位差によって液晶が駆動される。

蓄積容量部１０７０は、蓄積容量電極１０７１と蓄積共通電極１０７２とからなり、走査線１０１１が非選択となったときに画素電極１０４１に印加されていた液晶駆動電位が、ＴＦＴ１０６０などを通じてリークすることによる電位変動を防止するために、ゲート電極１０１２に次回の選択信号が印加されるまで液晶駆動電位を保持するために設けられている。図１８２では蓄積共通電極１０７２が前段走査線に接続されるゲートストレージ方式の蓄積容量が形成されているが、蓄積共通電極１０７２が共通配線１０１３に接続されるコモンストレージ方式の蓄積容量が形成されることもある。

前記回路構成を有する従来のＴＮ型液晶表示装置におけるアクティブマトリックス基板の製造方法の一例（例えば特開平９−１２００８３号公報）を、図１８４（ａ）〜図１８４（ｅ）を参照して説明する。ここでは成膜操作とフォトリソグラフィ技術を用いたパターニング、エッチング操作（以下単に「エッチング」という）との組合せを１工程として示す。なお、以下の説明においてアクティブマトリックス基板の画素電極１０４１が形成される部位を窓部Wd、ＴＦＴ１０６０が形成される部位をＴＦＴ部Tf、蓄積容量電極１０７１が形成される部位を蓄積容量部Cp、端子などの周辺回路が形成される表示面Dpの外周を外周部Ssと表記する。

（第１工程） 図１８４（ａ）に示すように、ガラス基板１００１上に金属層１０１０を形成し、次いで図示しない走査線１０１１と、この走査線からＴＦＴ部Tfに延びるゲート電極１０１２と、外周部Ssに延びる走査線端子１０１５と、蓄積容量部Cpの蓄積共通電極１０７２とを残して、金属層１０１０をエッチング除去する。
（第２工程） 図１８４（ｂ）に示すように、前記透明絶縁性基板上に順次ゲート絶縁層１００２と、アモルファスシリコン層１０２１およびｎ⁺アモルファスシリコン層１０２２からなる半導体層１０２０とを積層し、ＴＦＴ部Tfを残して半導体層１０２０をエッチング除去する。
（第３工程） 図１８４（ｃ）に示すように、前記透明絶縁性基板上に金属層１０３０を形成し、信号線１０３１と、信号線から外周部Ssに延びる信号線端子１０３５と、ドレイン電極１０３２と、ソース電極１０３３とを残して、金属層１０３０をエッチング除去する。次に残された金属層をマスクとしてＴＦＴ部のチャネルギャップ１０２３に露出したｎ⁺アモルファスシリコン層１０２２を除去する。
（第４工程） 図１８４（ｄ）に示すように、前記透明絶縁性基板上に保護絶縁層１００３を形成し、外周部Ssにおいて保護絶縁層１００３を貫通して信号線端子１０３５に達する第１開口１０６１と、ＴＦＴ部Tfにおいて保護絶縁層１００３を貫通してソース電極１０３３に達する第２開口１０６２と、外周部Ssにおいて保護絶縁層１００３およびゲート絶縁層１００２を貫通して走査線端子１０１５に達する第３開口１０６３とをエッチングして形成する。
（第５工程） 図１８４（ｅ）に示すように、前記透明絶縁性基板上に透明導電層１０４０を形成し、ＴＦＴ部Tfにおいて第２開口１０６２を通してソース電極１０３３に接続され窓部Wdに広がる画素電極１０４１と、蓄積容量部Cpにおいて蓄積共通電極１０７２の上に画素電極から延びる蓄積容量電極１０７１と、外周部Ssにおいて第１開口１０６１を通して信号線端子１０３５上および第３開口１０６３を通して走査線端子１０１５上の表面に露出する端子パッド１０９５とを残して、透明導電層１０４０をエッチング除去し、工程を完了する。

発明が解決しようとする課題

アクティブマトリックス基板の製造方法については上記以外にも多くの方法が提案されているが、従来の方法は成膜操作とパターニング、エッチングとの組み合わせを１工程とするとき、いずれも５工程以上を要するものであった。しかし、最近パーソナルコンピュータやモニターなどの表示装置として陰極線管に代わって液晶表示装置が多用されるようになり、これに伴って大型画面の液晶表示装置の低価格化が強く要求されるようになってきた。液晶表示装置の低価格化には総合的なコストダウンが必要であるが、その一手段として製造工程の簡略化が挙げられる。特にフォトリソグラフィーの増加による工程数の増加は多大の設備投資と歩留の低下を伴うことから、エッチング回数を削減する方法が探索された。
さらに従来の製造方法では、保護トランジスタなどの周辺回路を形成するため、さらに余分の工程を必要とする場合もあり、またエッチング操作によって下層の残すべき膜が侵食され歩留を低下させる場合もあった。

エッチング回数を削減する方法については従来からも各種提案されている。例えば、特許第２５７０２５５号公報や特開昭６３−１５４７２号公報は、第１工程で走査線とゲート電極を形成し、第２工程でゲート絶縁層と半導体層と金属層とを成膜後、信号線とドレイン電極とソース電極とが連続した部分を残して金属層および半導体層をエッチング除去し、第３工程で透明導電層を成膜後信号線とドレイン電極とソース電極とこのソース電極から延びる画素電極とを残して透明導電層およびチャネルギャップの金属層をエッチング除去し、次いで残された透明導電層をマスクとしてｎ⁺アモルファスシリコン層を除去し、第４工程で保護絶縁層を形成後、画素電極上の保護絶縁層をエッチング除去する４工程法を提案している。しかし、この方法では一般にゲート金属層とドレイン金属層の電気的な変換ができないため、保護トランジスタが形成できず、歩留に問題がある。

また、特開平７−１７５０８４号公報は、第１工程で走査線とゲート電極を形成し、第２工程でゲート絶縁層と半導体層とを成膜後、ＴＦＴ部の半導体層を残しゲート絶縁層および半導体層をエッチング除去し、第３工程で透明導電層を成膜後、信号線と画素電極とドレイン電極とソース電極とを残して透明導電層をエッチング除去し、次いで残された透明導電層をマスクとしてｎ⁺アモルファスシリコン層を除去し、第４工程で保護絶縁層を形成後、画素電極上の保護絶縁層をエッチング除去する４工程法を提案している。しかし、この方法は信号線、ドレイン電極、ソース電極などが抵抗が高く膜欠陥の起き易い透明導電層（ＩＴＯ）のみによって形成されるため、表示品位や歩留に問題がある。

さらに、特開平８−１４６４６２号公報は、第１工程で走査線とゲート電極を形成し、第２工程でゲート絶縁層と半導体層と金属シリサイド層とを成膜後、信号線とドレイン電極とおよびソース電極とが連続した部分を残して金属シリサイド層および半導体層およびゲート絶縁層をエッチング除去し、第３工程で透明導電層と金属層とを成膜後、信号線とドレイン電極とソース電極およびこのソース電極と連結する画素電極とを残して金属層および透明導電層をエッチング除去し、次いで残された金属層をマスクとしてｎ⁺アモルファスシリコン層を除去し、第４工程で保護絶縁層を形成後、画素電極上の保護絶縁層および金属層をエッチング除去する４工程法を提案している。

しかし、特開平７−１７５０８４号公報や特開平８−１４６４６２号公報の方法は信号線の金属層や透明導電層あるいは保護絶縁層のエッチング中にエッチング液のしみ込みにより信号線が断線したり、下層の走査線やゲート電極などの回路要素が侵食されたり、あるいはまた、走査線と信号線がショートしたりして、歩留やアクティブマトリックス基板としての特性に問題があるため、実用化が困難であった。本発明は前記の課題を解決するためになされたものであり、従って、その目的は、特性に優れしかも少ない製造工程で歩留よく製造することができるアクティブマトリックスの製造方法を提供することにある。

課題を解決するための手段

上記の課題を解決するために、本発明の関連する形態１は、透明絶縁性基板上において直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板（以下同様のアクティブマトリックス基板を「ＴＮ型アクティブマトリックス基板」という）において、前記信号線、前記ソース電極、および前記ドレイン電極がいずれも透明導電層上に金属層を積層して形成され、前記ソース電極の下層の前記透明導電層が窓部の前記ゲート絶縁層上に延びて前記画素電極が形成されたアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ特性が向上する。

本発明の関連する形態２は、透明絶縁性基板上に走査線と共通配線とが交互に複数配列され、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、この半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた窓部に配設された櫛歯状の画素電極と、前記画素電極に対向して前記共通配線に接続された櫛歯状の共通電極とが形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界を形成するアクティブマトリックス基板（以下同様のアクティブマトリックス基板を「ＩＰＳ型アクティブマトリックス基板」という）において、前記共通配線と前記共通電極とが共に前記走査線と同層に形成され、かつ前記透明絶縁性基板の少なくとも一方の辺部において前記共通配線の端部が前記走査線の同じ辺部の端部より外側に延びて形成され、前記共通配線の端部が互いに前記走査線と同層において連結されているアクティブマトリックス基板を提供する。

このＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、共通配線が透明絶縁性基板の一方または相対する両方の辺部において端部が走査線の同じ辺部の端部より外側に延びており、これらの共通配線の端部を共通配線連結線が互いに連結し、この連結線に共通配線端子部が形成されているので、走査線端子が透明絶縁性基板の片側に形成されている場合も両側に形成されている場合も共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
またこのアクティブマトリックス基板は、共通電極と画素電極部の段差を小さくできるので、パネル工程での配向制御が容易である。

本発明の関連する形態３は、ＴＮ型アクティブマトリックス基板において、前記信号線の下層に前記信号線と同一形状の半導体層が形成され、前記半導体層と前記信号線とを透明導電層が被覆すると共に、前記ソース電極と前記ドレイン電極とが金属層上に前記透明導電層を積層して形成され、前記ソース電極の上層の前記透明導電層が窓部の前記ゲート絶縁層上に延びて前記画素電極が形成されたアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、信号線の下層の半導体層の側面が透明導電層で被覆されているので、ＴＦＴのチャネルを形成するｎ⁺アモルファスシリコン層のエッチング時に、半導体層のアモルファスシリコン層が横方向に侵食されることを防止でき、保護絶縁膜の被覆形状悪化による配向制御の不具合を防止することができる。また信号線の金属層の側面が透明導電層で被覆されているので、透明導電層のエッチング時にフォトレジストが信号線の金属層と半導体層を覆って形成されているので、金属層上にゴミや異物があっても透明導電層と金属層の界面にエッチング液がしみ込むことがなく、信号線の断線を防止することができる。

本発明の関連する形態４は、ＴＮ型アクティブマトリックス基板において、前記信号線の下層に形成された前記半導体層が下側が幅広となるように断面凸型に形成され、凸型上部の前記半導体層と前記信号線を形成する金属層および透明導電層とはそれぞれの側面が一致するように形成されると同時に、前記ソース電極と前記ドレイン電極とが前記金属層上に前記透明導電層を積層して形成され、前記ソース電極の上層の前記透明導電層が窓部の前記ゲート絶縁層上に延びて前記画素電極が形成されたアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、ＴＦＴのチャネルを形成するのと同時に透明導電層をマスクにして信号線の金属層をエッチングするので、信号線の寸法制御を容易に行うことができる。

本発明の関連する形態５は、関連する形態２〜関連する形態４のいずれかに記載のＴＮ型アクティブマトリックス基板において、前記ソース電極および前記ドレイン電極の下層に配された前記半導体層上層のオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内であるアクティブマトリックス基板を提供する。

これらのＴＮ型アクティブマトリックス基板は、上記の効果に加え、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。

本発明の関連する形態６は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、前記走査線がＡｌまたはＡｌを主体とする合金の単層膜もしくは高融点金属とその上にＡｌまたはＡｌを主体とする合金とを積層した積層膜で形成されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、走査線の配線抵抗を低減できると共に、走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態７は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、前記走査線が２層以上の導電膜からなる積層膜で形成され、この積層膜の最上層が金属の窒化膜または透明導電膜で形成されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態８は、関連する形態２または関連する形態５に記載のアクティブマトリックス基板において、前記信号線が高融点金属とその上にＡｌまたはＡｌを主体とする合金とを積層した積層膜で形成されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、信号線の配線抵抗を低減できると共に、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態９は、関連する形態２または関連する形態５に記載のアクティブマトリックス基板において、前記信号線が２層以上の導電膜からなる積層膜で形成され、この積層膜の最上層が金属の窒化膜または透明導電膜で形成されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態１０は、関連する形態７または関連する形態９に記載のアクティブマトリックス基板において、前記金属の窒化膜がＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜であるアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、走査線端子部および信号線端子部での接続信頼性を確保することができる。

本発明の関連する形態１１は、関連する形態１０のアクティブマトリックス基板において、前記金属の窒化膜の窒素濃度が２５原子％以上であるアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、走査線端子部および信号線端子部での接続信頼性を良好に確保することができる。

本発明の関連する形態１２は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、それぞれの画素領域において前記走査線から前記薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有するゲート電極とを残して導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、薄膜トランジスタ部を残して前記半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に順次透明導電層と金属層とを積層し、信号線と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において信号線から薄膜トランジスタ部に延びるドレイン電極と、画素電極と、この画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置されるソース電極とを残して前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲ−ト絶縁層とをエッチング除去した後、前記画素電極および前記信号線端子部上の前記金属層をエッチング除去して、透明導電層からなる画素電極および信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態１のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態１３は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に第１の導体層を形成し、走査線と、走査線の始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに連結する共通配線連結線と、それぞれの画素領域において前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記第１の導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、それぞれの画素領域において薄膜トランジスタのゲ−ト電極となる前記走査線の部分を残して前記半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に第２の導体層を形成し、信号線と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において前記信号線から前記ゲ−ト電極上に延びるドレイン電極と、前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部および前記共通配線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、第２の導体層からなる信号線端子と、第１の導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態２のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その１は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、それぞれの画素領域において走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有するゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部とを残して前記金属層と前記半導体層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部に延びるドレイン電極と、前記ドレイン電極とチャネルギャップを隔てて対向配置されるソース電極と、前記画素電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層と前記ｎ+アモルファスシリコン層とをエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲ−ト絶縁層とをエッチング除去して、透明導電層からなる画素電極と、金属層および透明導電層の積層膜または透明導電層からなる信号線端子と、導体層からなる前記走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３または関連する形態４のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その２は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、それぞれの画素領域において走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有するゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部とを残して前記金属層および前記半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部に延びるドレイン電極と、前記ドレイン電極とチャネルギャップを隔てて対向配置されるソース電極と、前記画素電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲ−ト絶縁層とをエッチング除去して、透明導電層からなる画素電極と、金属層および透明導電層の積層膜または透明導電層からなる信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態５のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その３は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに連結する共通配線連結線と、それぞれの画素領域において前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と金属層とを積層し、前記信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部とを残して前記金属層と前記半導体層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、金属層と透明導電層もしくは金属の窒化膜層との積層膜、透明導電層、金属の窒化膜層、第２の金属層のいずれかからなる信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態２のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その４は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに連結する共通配線連結線と、それぞれの画素領域において前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、前記信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部とを残して前記金属層および前記半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、金属層と透明導電層もしくは金属の窒化膜層との積層膜、透明導電層、金属の窒化膜層、第２の金属層のいずれかからなる信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態５のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その５は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに連結する共通配線連結線と、それぞれの画素領域において、前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、前記信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部と、前記突出部から前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極または画素電極を覆う部分とを残して前記金属層および前記半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記画素電極または画素電極を覆う部分と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、金属層と透明導電層もしくは金属の窒化膜層との積層膜、透明導電層、金属の窒化膜層、第２の金属層のいずれかからなる信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態２のアクティブマトリックス基板を４工程で製造することができる。

本発明に係る方法その６は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに連結する共通配線連結線と、それぞれの画素領域において、前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次、ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、前記信号線または信号線を覆う部分と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において、信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部と、この突出部からゲート絶縁層を介して共通電極に対向して延びる画素電極または画素電極を覆う部分とを残して金属層および半導体層をエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線または信号線を覆う部分と、前記信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記画素電極または画素電極を覆う部分と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した金属層およびＶ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、金属層と透明導電層もしくは金属の窒化膜層との積層膜、透明導電層、金属の窒化膜層、第２の金属層のいずれかからなる信号線端子と、導体層からなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態５のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態２０は、関連する形態１２、１３、本発明に係る方法その１〜６のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第１工程において、前記透明絶縁性基板上にＡｌまたはＡｌを主体とする合金により、もしくは高融点金属とその上にＡｌまたはＡｌを主体とする合金とを積層して、前記導体層を形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、走査線の配線抵抗を低減できると共に、走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態２１は、関連する形態１２〜関連する形態１９のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第１工程において、前記透明絶縁性基板上に１層以上の導電膜とその上に金属の窒化膜または透明導電膜とを積層して前記導体層を形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態２２は、関連する形態１３、本発明に係る方法その３〜その６に記載のアクティブマトリックス基板の製造方法において、前記第３工程において、高融点金属とその上にＡｌまたはＡｌを主体とする合金とを積層して前記第２の導体層もしくは第２の金属層を形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、信号線の配線抵抗を低減できると共に、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態２３は、関連する形態１３に記載のアクティブマトリックス基板の製造方法において、前記第３工程において、１層以上の導電膜とその上に金属の窒化膜または透明導電膜とを積層して前記第２の導体層を形成するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態２４は、関連する形態２１または関連する形態２３に記載のアクティブマトリックス基板の製造方法において、前記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜のいずれかから形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、走査線端子部および信号線端子部での接続信頼性を確保することができる。

本発明の関連する形態２５は、関連する形態２４に記載のアクティブマトリックス基板の製造方法において、前記金属の窒化膜を反応性スパッタリングにより形成し、窒素濃度を２５原子％以上にするアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、走査線端子部および信号線端子部での接続信頼性を良好に確保することができる。

本発明の関連する形態２６は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、信号線がアモルファスシリコンからなる高抵抗線で相互に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、製造工程中で信号線に不用意な電撃が加わっても、電位を隣接する信号線に分散できるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

本発明の関連する形態２７は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコン層を介して相互に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態２８は、関連する形態２６または関連する形態２７に記載のアクティブマトリックス基板において、隣接する前記信号線が画素領域より入力側で、１組または複数組の対向する突出部を有し、前記突出部がアモルファスシリコン層で相互に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、製造工程中で信号線に不用意な電撃が加わっても、電位を隣接する信号線に容易に分散できるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動をより効果的に防止することができる。

本発明の関連する形態２９は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、信号線がアモルファスシリコンからなる高抵抗線で共通配線に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

本発明の関連する形態３０は、関連する形態１〜関連する形態５のいずれかに記載のアクティブマトリックス基板において、信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコン層を介して共通配線に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態３１は、関連する形態２９または関連する形態３０に記載のアクティブマトリックス基板において、前記信号線と、前記信号線と同層に形成された前記共通配線、もしくは前記走査線と同層に形成された前記共通配線に接続され前記信号線と同層に形成された信号線連結線とが、前記信号線の終端部で、１組または複数組の対向する突出部を有し、前記突出部がアモルファスシリコン層で相互に連結されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に容易に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動をより効果的に防止することができる。

本発明の関連する形態３２は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板において、前記ドレイン電極および前記ソース電極が透明導電層上に金属層を積層して形成され、前記ソース電極の前記透明導電層と前記金属層との積層膜が、前記ゲート絶縁層および前記半導体層が積層された積層膜の側面を覆うように前記透明絶縁性基板上に垂下し、さらに前記金属層下層の透明導電層が前記透明絶縁性基板上を前記窓部に延びて前記画素電極を形成し、かつ前記走査線と共に形成された前記透明絶縁性基板上の導体層の側面が全て前記ゲート絶縁層で被覆されたアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の導体層が透明導電層との接続部を除き全てゲート絶縁層で被覆されているので、信号線の金属層や透明導電層のエッチング中に下層の走査線やゲート電極などの回路要素が侵食されたり、走査線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ信頼性が向上する。

本発明の関連する形態３３は、透明絶縁性基板上に走査線と共通配線とが交互に複数配列され、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた窓部に配設された櫛歯状の画素電極と、前記画素電極に対向して前記共通配線に接続された櫛歯状の共通電極とが形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界を形成するアクティブマトリックス基板において、前記ソース電極の導体層が、前記ゲート絶縁層および前記半導体層が積層された積層膜の側面を覆うように前記透明絶縁性基板上に垂下し、さらに前記透明絶縁性基板上を前記窓部に延びて前記画素電極を形成し、かつ前記走査線と共に形成された前記透明絶縁性基板上の導体層の側面が全て前記ゲート絶縁層で被覆されたことを特徴とするアクティブマトリックス基板を提供する。

このＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の導体層が信号線と共に形成された導体層との接続部を除き全てゲート絶縁層で被覆されているので、信号線の導体層のエッチング中に下層の走査線や共通配線などの回路要素が侵食されたり、走査線や共通配線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。

本発明の関連する形態３４は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板において、前記ドレイン電極および前記ソース電極がいずれも金属層上に透明導電層を積層して形成され、前記ソース電極上層の前記透明導電層が、前記ゲート絶縁層と前記半導体層と前記金属層とが積層された積層膜の側面を覆うように前記透明絶縁性基板上に垂下し、さらに前記透明絶縁性基板上を前記窓部に延びて前記画素電極を形成し、かつ前記走査線と共に形成された前記透明絶縁性基板上の導体層の側面が全て前記ゲート絶縁層で被覆されたアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の導体層が透明導電層との接続部を除き全てゲート絶縁層で被覆されているので、信号線の金属層や透明導電層のエッチング中に下層の走査線やゲート電極などの回路要素が侵食されたり、走査線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低滅できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ信頼性が向上する。

本発明の関連する形態３５は、関連する形態３４に記載のアクティブマトリックス基板において、前記ソース電極および前記ドレイン電極の下層に配された前記半導体層上層のオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内であるアクティブマトリックス基板を提供する。

このＴＮ型アクティブマトリックス基板は、上記の効果に加え、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、半導体層の膜厚を薄くできるので、生産効率を上げることができ、さらにＴＦＴの書き込み能力を向上させることができる。

本発明の関連する形態３６は、関連する形態３３に記載のアクティブマトリックス基板において、前記信号線が高融点金属とその上にＡｌまたはＡｌを主体とする合金とを積層した積層膜で形成されたアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、信号線の配線抵抗を低減できると共に信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態３７は、関連する形態３３に記載のアクティブマトリックス基板において、前記信号線が２層以上の導電膜からなる積層膜で形成され、前記積層膜の最上層が金属の窒化膜または透明導電膜で形成されたアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態３８は、関連する形態３７に記載のアクティブマトリックス基板において、前記金属の窒化膜が、Ｔｉ、Ｔａ、Ｎｂ、Ｃｒまたはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜であるアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態３９は、関連する形態３８に記載のアクティブマトリックス基板において、前記金属の窒化膜の窒素濃度が２５原子％以上であるアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、信号線線端子部での信号線ドライバとの接続信頼性を良好に確保することができる。

本発明の関連する形態４０は、関連する形態３２〜関連する形態３５のいずれかに記載のアクティブマトリックス基板において、前記薄膜トランジスタ部のチャネルギャップが延びる方向の前記半導体層の両側側面の一部が前記保護絶縁層で被覆されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、ＴＦＴ部のチャネルギャップが延びる方向の半導体層の両側側面の一部が保護絶縁層で被覆されているので、半導体層の側面を経路とするリークを防止でき、薄膜トランジスタの信頼性を確保することができる。

本発明の関連する形態４１は、関連する形態３２〜関連する形態３５のいずれかに記載のアクティブマトリックス基板において、前記走査線が２層以上の導電膜からなる積層膜で形成され、前記積層膜の最上層が下層の前記導電膜のエッチング保護層になっているアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、信号線の金属層や透明導電層のエッチング時にゲート電極上のゲート絶縁層と半導体層とを貫通する開口部を通してエッチング液がしみ込み、ゲート電極や走査線の下層の導電膜が侵食されることを防止でき、歩留を向上することができる。

本発明の関連する形態４２は、関連する形態４１に記載のアクティブマトリックス基板において、前記下層の導電膜の少なくとも１層がＡｌまたはＡｌを主体とする合金からなり、前記最上層の導電膜がＴｉ、Ｔａ、Ｎｂ、またはこれらのうち少なくとも１種の金属を主体とする合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜のいずれかからなるアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態４３は、関連する形態３２、関連する形態３４または関連する形態３５のいずれかに記載のアクティブマトリックス基板において、前記走査線が形成される第１の導体層と前記信号線が形成される第２の導体層とが接続する接続部が形成され、前記接続部が前記保護絶縁層の開口部と重ならないように配置されたアクティブマトリックス基板を提供する。

関連する形態３２のアクティブマトリックス基板は、第１の導体層が第２の導体層の金属層と同じ金属からなる場合、または異なる金属でも第１の導体層が第２の導体層の金属層のエッチングに対して選択性がない場合、保護絶縁層の開口後透明導電層上の金属層をエッチング除去する時にエッチング液が透明導電層を通してしみ込み、第１の導体層が侵食されることを防止することができ、歩留を向上することができる。また関連する形態３４、関連する形態３５のアクティブマトリックス基板は、第１の導体層のうち少なくとも１層がアルミニウムまたはアルミニウムを主体とする合金からなり、かつ保護絶縁層の開口時にフッ酸系のエッチング液を用いる場合、保護絶縁層の開口時にエッチング液が透明導電層を通してしみ込み、第１の導体層のアルミニウムまたはアルミニウムを主体とする合金が侵食されることを防止することができ、歩留を向上することができる。

本発明の関連する形態４４は、関連する形態３２または関連する形態３３に記載のアクティブマトリックス基板において、前記走査線が形成される第１の導体層と前記信号線が形成される第２の導体層とが、前記ゲート絶縁層と前記半導体層とを貫通する開口部を通して直接接続されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、第１の導体層と第２の導体層の電気的接続を上記構造で行うようにしたので、４工程で製造でき、生産効率と歩留が向上する。
またこれらのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。

本発明の関連する形態４５は、関連する形態３４または関連する形態３５に記載のアクティブマトリックス基板において、前記走査線が形成される第１の導体層と前記信号線が形成される第２の導体層とが、前記ゲート絶縁層と前記半導体層とを貫通する開口部を通して前記透明導電層により接続されたアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態４６は、関連する形態３２に記載のアクティブマトリックス基板において、前記ゲート絶縁層と半導体層とからなる積層膜を介して互いに対向する前段走査線の導体層と当該画素電極から延びる透明導電層とにより蓄積容量部が形成され、この蓄積容量部において透明導電層および半導体層の末端側面が一致しているアクティブマトリックス基板を提供する。

このアクティブマトリックス基板は、蓄積容量部を上記構造にしたので、４工程で製造でき、生産効率と歩留が向上する。

本発明の関連する形態４７は、関連する形態３４または関連する形態３５に記載のアクティブマトリックス基板において、ゲート絶縁層と半導体層とからなる積層膜を介して互いに対向する前段走査線の導体層と当該画素領域の金属層およびその上に積層された透明導電層とにより蓄積容量部が形成され、この蓄積容量部において透明導電層および金属層および半導体層の末端側面が一致しているアクティブマトリックス基板を提供する。

これらのアクティブマトリックス基板は、上記と同じ効果がある。

本発明の関連する形態４８は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、第１工程でパターン形成された導体層上の所定の開口部を除き、少なくとも前記導体層の上面および側面全体が前記ゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に順次透明導電層と金属層とを積層し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記薄膜トランジスタ部の前記半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去した後、前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層に形成された開口部に露出した前記金属層をエッチング除去して、前記透明導電層からなる前記画素電極および前記信号線端子と、前記導体層上に前記半導体層および前記ゲート絶縁層を貫通する前記開口部を通して前記透明導電層が積層された走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３２のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態４９は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、第１工程でパターン形成された導体層上の所定の開口部を除き、少なくとも前記導体層の上面および側面全体が前記ゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に順次透明導電層と金属層とを積層し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて走査線端子部位に形成される走査線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも薄膜トランジスタ部の前記半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去した後、前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層に形成された開口部に露出した前記金属層をエッチング除去して、透明導電層からなる前記画素電極および前記走査線端子および前記信号線端子を露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３２のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５０は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極と、隣合う走査線の間に前記走査線と非接触に形成され前記信号線の一部となる下層信号線とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、第１工程でパターン形成された導体層上の所定の開口部を除き、少なくとも前記導体層の上面および側面全体が前記ゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に順次透明導電層と金属層とを積層し、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、隣接する画素領域の走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して接続する上層信号線と、それぞれの画素領域において前記上層信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記金属層と前記透明導電層とをエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記薄膜トランジスタ部の前記半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去した後、前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層に形成された開口部に露出した前記金属層をエッチング除去して、前記透明導電層からなる前記画素電極および前記信号線端子と、導体層上に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して前記透明導電層が積層された走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３２のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５１は、ＴＮ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極と、隣合う走査線の間に前記走査線と非接触に形成され前記信号線の一部となる下層信号線とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、第１工程でパターン形成された導体層上の所定の開口部を除き、少なくとも前記導体層の上面および側面全体が前記ゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に順次透明導電層と金属層とを積層し、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて走査線端子部位に形成される走査線端子部と、隣接する画素領域の走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して接続する上層信号線と、それぞれの画素領域において前記上層信号線から前記薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記薄膜トランジスタの前記半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去した後、前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層の開口部に露出した前記金属層をエッチング除去して、透明導電層からなる前記画素電極および前記走査線端子および前記信号線端子を露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３２のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５２は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に第１の導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、前記共通配線と、それぞれの画素領域において前記走査線の一部を共有する前記ゲ−ト電極とを残して前記第１の導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、前記第１工程でパターン形成された前記第１の導体層上の所定の開口部を除き、少なくとも前記第１の導体層の上面および側面全体が半導体層およびゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に第２の導体層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、前記共通配線端部上に形成された前記開口部を通して前記共通配線端部に接続しこれらを連結する共通配線連結線と、前記共通配線連結線に接続する共通配線端子部と、それぞれの画素領域において前記信号線から前記ゲ−ト電極上に延びる前記ドレイン電極と、前記半導体層および前記ゲート絶縁層を貫通する前記開口部を通して基部が前記共通配線に接続される複数の共通電極と、前記共通電極に挟まれるように延びる前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記接続電極部および前記信号線端子部および前記共通配線端子部上の前記保護絶縁層と、少なくとも前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、前記第１の導体層上に半導体層およびゲート絶縁層を貫通する開口部を通して前記第２の導体層が積層されてなる走査線端子と、前記第２の導体層からなる信号線端子および共通配線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３３のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５３は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に第１の導体層を形成し、少なくとも前記走査線と、前記共通配線と、それぞれの画素領域において前記走査線の一部を共有する前記ゲ−ト電極とを残して前記第１の導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、前記第１工程でパターン形成された前記第１の導体層上の所定の開口部を除き、少なくとも前記第１の導体層の上面および側面全体が半導体層およびゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に第２の導体層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、前記共通配線端部上に形成された前記開口部を通して前記共通配線端部に接続しこれらを連結する共通配線連結線と、前記共通配線連結線に接続する共通配線端子部と、それぞれの画素領域において前記信号線から前記走査線上に形成される薄膜トランジスタ部に延びる前記ドレイン電極と、半導体層およびゲート絶縁層を貫通する前記開口部を通して基部が前記共通配線に接続される複数の前記共通電極と、前記共通電極に挟まれるように延びる前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部および前記走査線端子部および前記共通配線端子部上の保護絶縁層と、少なくとも前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、前記第２の導体層からなる走査線端子および信号線端子および共通配線端子を露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３３のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５４は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に第１の導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、前記共通配線と、それぞれの画素領域において前記走査線の一部を共有する前記ゲ−ト電極と、前記共通配線から延びる複数の前記共通電極とを残して前記第１の導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、前記第１工程でパターン形成された前記第１の導体層上の所定の開口部を除き、少なくとも前記第１の導体層の上面および側面全体が半導体層およびゲート絶縁層で覆われるように残して前記半導体層およびゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に第２の導体層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、前記共通配線端部上に形成された前記開口部を通して前記共通配線端部に接続しこれらを連結する共通配線連結線と、前記共通配線連結線に接続する共通配線端子部と、それぞれの画素領域において前記信号線から前記ゲート電極上に延びる前記ドレイン電極と、前記共通電極に対向して延びる前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、 第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記接続電極部および前記信号線端子部および前記共通配線端子部上の前記保護絶縁層と、少なくとも前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、前記第１の導体層上に半導体層およびゲート絶縁層を貫通する開口部を通して前記第２の導体層が積層されてなる走査線端子と、前記第２の導体層からなる信号線端子および共通配線端子とを露出させることを特徴とするアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３３のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５５は、ＩＰＳ型アクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に第１の導体層を形成し、少なくとも前記走査線と、前記共通配線と、それぞれの画素領域において前記走査線の一部を共有する前記ゲ−ト電極と、前記共通配線から延びる複数の前記共通電極とを残して前記第１の導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層とを積層し、前記第１工程でパターン形成された前記第１の導体層上の所定の開口部を除き、少なくとも前記第１の導体層の上面および側面全体が半導体層およびゲート絶縁層で覆われるように残して前記半導体層および前記ゲート絶縁層をエッチング除去し、第３工程において、前記透明絶縁性基板上に第２の導体層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、前記共通配線端部上に形成された前記開口部を通して前記共通配線端部に接続しこれらを連結する共通配線連結線と、前記共通配線連結線に接続する共通配線端子部と、それぞれの画素領域において前記信号線から前記走査線上に形成される薄膜トランジスタ部に延びる前記ドレイン電極と、前記共通電極に挟まれるように延びる前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部および前記走査線端子部および前記共通配線端子部上の保護絶縁層と、少なくとも前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、前記第２の導体層からなる走査線端子および信号線端子および共通配線端子を露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３３のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５６は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる前記信号線端子と、前記導体層上に前記半導体層および前記ゲート絶縁層を貫通する前記開口部を通して透明導電層が積層されてなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３４のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５７は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる走査線端子および信号線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３４のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５８は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、隣合う走査線の間に前記走査線と非接触に形成され信号線の一部となる下層信号線と、それぞれの画素領域において、前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、隣接する画素領域の前記走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する前記開口部を通して互いに接続する上層信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、それぞれの画素領域において、前記上層信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記上層信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる信号線端子と、前記導体層上に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して透明導電層が積層されてなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３４のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態５９は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、隣合う走査線の間に前記走査線と非接触に形成され信号線の一部となる下層信号線と、それぞれの画素領域において、前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ+アモルファスシリコン層からなる半導体層と、金属層とを積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、隣接する画素領域の前記走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して互いに接続する上層信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、それぞれの画素領域において、前記上層信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記上層信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる走査線端子および信号線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３４のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態６０は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる信号線端子と、前記導体層上に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して透明導電層が積層されてなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３５のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態６１は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、それぞれの画素領域において、前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、前記信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、それぞれの画素領域において前記信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる走査線端子および信号線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３５のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態６２は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、走査線端子部位に形成される走査線端子部と、隣合う走査線の間に前記走査線と非接触に形成され信号線の一部となる下層信号線と、それぞれの画素領域において前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、隣接する画素領域の前記走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する前記開口部を通して互いに接続する上層信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端子部上に形成された前記開口部を通して前記走査線端子部に接続する接続電極部と、それぞれの画素領域において、前記上層信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記接続電極部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記上層信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる信号線端子と、前記導体層上に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して透明導電層が積層されてなる走査線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３５のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態６３は、透明絶縁性基板上において、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた光が透過する窓部に画素電極が形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続されたアクティブマトリックス基板の製造方法において、第１工程において、前記透明絶縁性基板上に導体層を形成し、少なくとも前記走査線と、隣合う走査線の間に前記走査線と非接触に形成され信号線の一部となる下層信号線と、それぞれの画素領域において、前記走査線から薄膜トランジスタ部に延びる、もしくは前記走査線の一部を共有する前記ゲート電極とを残して前記導体層をエッチング除去し、第２工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ+アモルファスシリコン層を形成した後、金属層を積層し、少なくとも前記第１工程でパターン形成された前記導体層上の所定の開口部および画素電極が形成される部位の前記金属層および前記半導体層および前記ゲート絶縁層とをエッチング除去し、第３工程において、前記透明絶縁性基板上に透明導電層を形成し、隣接する画素領域の前記走査線を挟んで対向する前記下層信号線に前記半導体層および前記ゲート絶縁層を貫通する開口部を通して互いに接続する上層信号線と、信号線端子部位に形成される信号線端子部と、前記走査線端部上に形成された前記開口部を通して前記走査線端部に接続する接続電極部と、前記接続電極部からさらに延びて形成される走査線端子部と、それぞれの画素領域において、前記上層信号線から薄膜トランジスタ部に延びる前記ドレイン電極と、前記画素電極と、前記画素電極から前記薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて対向配置される前記ソース電極とを残して前記透明導電層をエッチング除去し、次いで露出した前記金属層および前記Ｖ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、第４工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記画素電極および前記走査線端子部および前記信号線端子部上の前記保護絶縁層と、少なくとも前記上層信号線の上面および側面全体が前記保護絶縁層で覆われるようにかつ前記薄膜トランジスタの半導体層が形成されるように残して前記保護絶縁層および前記半導体層とを順次エッチング除去して、透明導電層からなる前記画素電極と、金属層および透明導電層の積層膜または透明導電層からなる走査線端子および信号線端子とを露出させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、関連する形態３５のアクティブマトリックス基板を４工程で製造することができる。

本発明の関連する形態６４は、関連する形態５２〜関連する形態５５のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第３工程において、前記第２の導体層を、高融点金属とその上にＡｌまたはＡｌを主体とする合金を積層して形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、信号線の配線抵抗を低減できると共に信号線端子部での信号線ドライバとの接続信頼性を確保することができる。走査線端子が信号線端子と同じ構造の場合は、同様に走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態６５は、関連する形態５２〜関連する形態５５のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第３工程において、前記第２の導体層を、１層以上の導電膜とその上に金属の窒化膜または透明導電膜を積層して形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、信号線端子部での信号線ドライバとの接続信頼性を確保することができる。走査線端子が信号線端子と同じ構造の場合は、同様に走査線端子部での走査線ドライバとの接続信頼性を確保することができる。

本発明の関連する形態６６は、関連する形態６５に記載のアクティブマトリックス基板の製造方法において、前記金属の窒化膜をＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜のいずれかから形成するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態６７は、関連する形態６６に記載のアクティブマトリックス基板の製造方法において、前記金属の窒化膜を反応性スパッタリングにより形成し、窒素濃度を２５原子％以上にするアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、信号線端子部での信号線ドライバとの接続信頼性を良好に確保することができる。走査線端子が信号線端子と同じ構造の場合は、同様に走査線端子部での走査線ドライバとの接続信頼性を良好に確保することができる。

本発明の関連する形態６８は、関連する形態１２に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側にそれぞれの前記走査線を連結するゲートシャントバス線が形成され、かつ前記表示面の外側にそれぞれの前記信号線を連結するドレインシャントバス線が形成され、前記ゲートシャントバス線と前記ドレインシャントバス線とが少なくとも１点で接続されたアクティブマトリックス基板を製造するに際して、前記第１工程において、それぞれの前記走査線を連結するゲートシャントバス線を残して前記導体層をエッチング除去し、前記第３工程において、それぞれの前記信号線を連結するドレインシャントバス線を前記ゲートシャントバス線と少なくとも１点で重畳するように残して前記金属層および前記透明導電層をエッチング除去し、前記第４工程において、前記ゲートシャントバス線と前記ドレインシャントバス線との前記重畳部上の前記保護絶縁層および前記金属層をエッチング除去し、次いで前記重畳部にレーザー光を照射し、前記ゲートシャントバス線と前記ドレインシャントバス線とを前記ゲート絶縁層を貫通して融着し短絡させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、ゲートシャントバス線とドレインシャントバス線の融着が容易にでき、以降これらが切断除去されるまでの製造工程中で不用意な電撃が加わっても、走査線と信号線の間に電位差が生じないようにすることができ、絶縁破壊による走査線と信号線間のショートを防止することができる。

本発明の関連する形態６９は、関連する形態１３に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側にそれぞれの前記走査線を連結するゲートシャントバス線が形成され、かつ前記表示面の外側にそれぞれの前記信号線を連結するドレインシャントバス線が形成され、前記ゲートシャントバス線と前記ドレインシャントバス線とが少なくとも１点で接続されたアクティブマトリックス基板を製造するに際して、前記第１工程において、それぞれの前記走査線を連結するゲートシャントバス線を残して前記第１の導体層をエッチング除去し、前記第３工程において、それぞれの前記信号線を連結するドレインシャントバス線を前記ゲートシャントバス線と少なくとも１点で重畳するように残して前記第２の導体層をエッチング除去し、前記第４工程において、前記ゲートシャントバス線と前記ドレインシャントバス線との前記重畳部上の前記保護絶縁層をエッチング除去し、次いで前記重畳部にレーザー光を照射し、前記ゲートシャントバス線と前記ドレインシャントバス線とを前記ゲート絶縁層を貫通して融着し短絡させるアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７０は、本発明に係る方法その１〜その６のいずれかに記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側にそれぞれの前記走査線を連結するゲートシャントバス線が形成され、かつ前記表示面の外側にそれぞれの前記信号線を連結するドレインシャントバス線が形成され、前記ゲートシャントバス線と前記ドレインシャントバス線とが少なくとも１点で接続されたアクティブマトリックス基板を製造するに際して、前記第１工程において、それぞれの前記走査線を連結するゲートシャントバス線を残して前記導体層をエッチング除去し、前記第２工程において、前記ゲートシャントバス線上の前記金属層および前記半導体層をエッチング除去し、前記第３工程において、それぞれの前記信号線を連結するドレインシャントバス線を前記ゲートシャントバス線と少なくとも１点で重畳するように残して前記透明導電層と、次いで露出した前記金属層および前記ｎ+アモルファスシリコン層とをエッチング除去し、前記第４工程において、前記ゲートシャントバス線と前記ドレインシャントバス線との前記重畳部上の前記保護絶縁層をエッチング除去し、次いで前記重畳部にレーザ光を照射し、前記ゲートシャントバス線と前記ドレインシャントバス線とを前記ゲート絶縁層を貫通して融着し短絡させるアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７１は、関連する形態１２に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線を連結する高抵抗線もしくは前記信号線と共通配線とを連結する高抵抗線が形成されたアクティブマトリックス基板を製造するに際して、前記第２工程において、前記高抵抗線となる部分を残して前記半導体層をエッチング除去し、前記第３工程において、前記高抵抗線となる部分上の前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を隣接する信号線に分散させたり、共通配線に逃がしたりすることができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

本発明の関連する形態７２は、関連する形態１３に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線を連結する高抵抗線もしくは前記信号線と共通配線に接続される信号線連結線とを連結する高抵抗線が形成されたアクティブマトリックス基板を製造するに際して、前記第２工程において、前記高抵抗線となる部分を残して前記半導体層をエッチング除去し、前記第３工程において、前記信号線連結線を残して、前記高抵抗線となる部分上の前記第２の導体層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、前記第４工程において、前記信号線連結線上の保護絶縁層の一部と前記共通配線上の保護絶縁層およびゲート絶縁層の一部とをエッチング除去し、以降の工程において、前記信号線連結線上の保護絶縁層の開口部と前記共通配線上の保護絶縁層およびゲート絶縁層の開口部を介して、前記信号線連結線と前記共通配線とを銀により接続するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７３は、本発明に係る方法その１またはその２に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線を連結する高抵抗線もしくは前記信号線と共通配線とを連結する高抵抗線が形成されたアクティブマトリックス基板を製造するに際して、前記第２工程において、前記高抵抗線となる部分を残して前記金属層および前記半導体層をエッチング除去し、前記第３工程において、前記高抵抗線となる部分上の前記透明導電層をエッチング除去し、次いで露出した前記金属層と前記ｎ+アモルファスシリコン層とをエッチング除去することにより前記信号線と前記高抵抗線とを同一工程で形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７４は、本発明に係る方法その３〜その６のいずれかに記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線を連結する高抵抗線もしくは前記信号線と共通配線に接続される信号線連結線とを連結する高抵抗線が形成されたアクティブマトリックス基板を製造するに際して、前記第２工程において、前記信号線連結線および高抵抗線となる部分を残して前記金属層および前記半導体層をエッチング除去し、前記第３工程において、前記高抵抗線となる部分上の前記透明導電層をエッチング除去し、次いで露出した前記金属層と前記ｎ+アモルファスシリコン層とをエッチング除去することにより前記信号線と前記高抵抗線とを同一工程で形成し、前記第４工程において、前記信号線連結線上の保護絶縁層の一部と前記共通配線上の保護絶縁層およびゲート絶縁層の一部とをエッチング除去し、以降の工程において、前記信号線連結線上の保護絶縁層の開口部と前記共通配線上の保護絶縁層およびゲート絶縁層の開口部を介して、前記信号線連結線と前記共通配線とを銀により接続するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７５は、関連する形態１２に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる島状の半導体層を介して相互に連結された、もしくは前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる島状の半導体層を介して共通配線に連結されたアクティブマトリックス基板を製造するに際して、前記第１工程において、前記浮遊電極を残して導体層をエッチング除去し、前記第２工程において、前記浮遊電極上の一部分に前記島状の半導体層を残して前記半導体層をエッチング除去し、前記第３工程において、隣接する信号線もしくは信号線と共通配線とが前記島状の半導体層を介して連結するように前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７６は、関連する形態１３に記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる島状の半導体層を介して相互に連結された、もしくは前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる島状の半導体層を介して共通配線連結線に接続される信号線連結線に連結されたアクティブマトリックス基板を製造するに際して、前記第１工程において、前記浮遊電極を残して導体層をエッチング除去し、前記第２工程において、前記浮遊電極上の一部分に前記島状の半導体層を残して前記半導体層をエッチング除去し、前記第３工程において、隣接する信号線もしくは信号線と前記信号線連結線とが前記島状の半導体層を介して連結するように前記金属層および前記透明導電層をエッチング除去し、次いで露出した前記ｎ+アモルファスシリコン層をエッチング除去し、前記第４工程において、前記信号線連結線上の保護絶縁層の一部と前記共通配線上の保護絶縁層およびゲート絶縁層の一部とをエッチング除去し、以降の工程において、前記信号線連結線上の保護絶縁層の開口部と前記共通配線上の保護絶縁層およびゲート絶縁層の開口部を介して、前記信号線連結線と前記共通配線とを銀により接続するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７７は、本発明に係る方法その１またはその２のいずれかに記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる半導体層を介して相互に連結された、もしくは前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる半導体層を介して共通配線に連結されたアクティブマトリックス基板を製造するに際して、前記第１工程において、前記浮遊電極を残して導体層をエッチング除去し、前記第２工程において、隣接する信号線もしくは信号線と共通配線とが連結するように前記金属層および半導体層をエッチング除去し、前記第３工程において、隣接する信号線もしくは信号線と共通配線とが連結した部分の一部分上の透明導電層をエッチング除去し、次いで露出した前記金属層とｎ+アモルファスシリコン層とをエッチング除去することにより前記信号線と前記共通配線と前記連結部分の半導体層とを同一工程で形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７８は、本発明に係る方法その３〜その６のいずれかに記載のアクティブマトリックス基板の製造方法において、前記画素領域がマトリックス状に配置された表示面の外側に、それぞれ隣合う前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる半導体層を介して相互に連結された、もしくは前記信号線が走査線と同時に形成される浮遊電極上のアモルファスシリコンからなる半導体層を介して共通配線連結線に接続される信号線連結線に連結されたアクティブマトリックス基板を製造するに際して、前記第１工程において、前記浮遊電極を残して導体層をエッチング除去し、前記第２工程において、隣接する信号線もしくは信号線と前記共通配線連結線とが連結するように前記金属層および半導体層をエッチング除去し、前記第３工程において、隣接する信号線もしくは信号線と前記共通配線連結線とが連結した部分の一部分上の透明導電層をエッチング除去し、次いで露出した前記金属層とｎ+アモルファスシリコン層とをエッチング除去することにより前記信号線と前記共通配線連結線と前記連結部分の半導体層とを同一工程で形成し、前記第４工程において、前記信号線連結線上の保護絶縁層の一部と前記共通配線上の保護絶縁層およびゲート絶縁層の一部とをエッチング除去し、以降の工程において、前記信号線連結線上の保護絶縁層の開口部と前記共通配線上の保護絶縁層およびゲート絶縁層の開口部を介して、前記信号線連結線と前記共通配線とを銀により接続するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態７９は、関連する形態４８〜関連する形態６３のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第４工程において、前記チャネルギャップ側部のアモルファスシリコン層が露出した側面の一部を、前記保護絶縁層の辺部が垂下して覆うように前記保護絶縁層を残し、その外側の前記保護絶縁層および前記半導体層をエッチング除去することを特徴とするアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、ＴＦＴ部のチャネルギャップが延びる方向の半導体層の両側側面の一部が保護絶縁層で被覆されるので、半導体層の側面を経路とするリークを防止でき、ＴＦＴの信頼性を確保することができる。

本発明の関連する形態８０は、関連する形態７９に記載のアクティブマトリックス基板の製造方法において、前記第２工程において、前記チャネルギャップの少なくとも一方の端部外側の前記半導体層および前記ゲート絶縁層をエッチング除去して前記ゲート電極または前記走査線に達する開口部を形成し、前記第４工程において、前記開口部と前記保護絶縁層を形成した辺部とを交差させ、前記開口部に露出した前記アモルファスシリコン層の前記チャネルギャップ側の側面の一部を前記保護絶縁層の辺部が垂下して覆うように、前記薄膜トランジスタ上の前記保護絶縁層を残し、その外側の前記保護絶縁層および前記半導体層をエッチング除去することを特徴とするアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態８１は、関連する形態８０に記載のアクティブマトリックス基板の製造方法において、前記第２工程において、前記開口部を、前記チャネルギャップの双方の側部外側に形成するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態８２は、関連する形態４８〜関連する形態５１、関連する形態５６〜関連する形態６３のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第２工程において、前記チャネルギャップの少なくとも前記走査線側の端部外側の前記半導体層および前記ゲート絶縁層をエッチング除去して少なくとも一部が前記走査線に含まれる前記開口部を形成し、前記第４工程において、前記開口部と前記保護絶縁層に形成した辺部とを交差させ、前記開口部に露出した前記アモルファスシリコン層の前記チャネルギャップ側の側面の一部を前記保護絶縁層の辺部が垂下して覆うように、前記薄膜トランジスタ上の前記保護絶縁層を残し、その外側の前記保護絶縁層および前記半導体層をエッチング除去するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、信号線の金属層や透明導電層のエッチング時にゲート電極上のゲート絶縁層と半導体層とを貫通する開口部を通してエッチング液がしみ込んで導体層の一部が侵食されたとしても、走査線側の開口部が走査線に含まれて形成されているので、ゲート電極の基部で導電膜が大きく侵食されることはなく、走査線ドライバからの信号をＴＦＴのゲート電極へ正常に送ることができる。

本発明の関連する形態８３は、関連する形態７９〜関連する形態８２のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第１工程において、前記透明絶縁性基板上に１層以上の導電層とその上に導電性エッチング保護層とを積層して前記導体層を形成するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、信号線の金属層や透明導電層のエッチング時にゲート電極上のゲート絶縁層と半導体層とを貫通する開口部を通してエッチング液がしみ込み、ゲート電極や走査線の下層の導電膜が侵食されることを防止でき、ゲート電極基部や走査線の断線を防止することができる。

本発明の関連する形態８４は、関連する形態８３に記載のアクティブマトリックス基板の製造方法において、前記導電層の少なくとも１層をＡｌまたはＡｌを主体とする合金から形成し、前記導電性エッチング保護層をＴｉ、Ｔａ、Ｎｂ、またはこれらのうち少なくとも１種の金属を主体とする合金、もしくはＴｉ、Ｔａ、Ｎｂ、Ｃｒ、またはこれらのうち少なくとも１種の金属を主体とする合金の窒化膜のいずれかから形成するアクティブマトリックス基板の製造方法を提供する。

このアクティブマトリックス基板の製造方法は、上記と同じ効果がある。

本発明の関連する形態８５は、関連する形態４９、関連する形態５１、関連する形態５７、関連する形態５９、関連する形態６１、または関連する形態６３のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第４工程において、前記導体層と前記透明導電層との接続部を覆うように前記保護絶縁層を残すアクティブマトリックス基板の製造方法を提供する。

関連する形態４９または関連する形態５１のアクティブマトリックス基板の製造方法においては、第１の導体層が第２の導体層の金属層と同種の金属からなる場合、または同じエッチング液でエッチングされる場合、第１の導体層と透明導電層との接続部において、保護絶縁層の開口後透明導電層上の金属層をエッチング除去する時にエッチング液が透明導電層を通してしみ込み、第１の導体層が侵食されることを防止することができる。また関連する形態５７、関連する形態５９、関連する形態６１、または関連する形態６３のアクティブマトリックス基板の製造方法においては、第１の導体層のうち少なくとも１層がアルミニウムまたはアルミニウムを主体とする合金からなり、かつ保護絶縁層の開口時にフッ酸系のエッチング液を用いる場合、第１の導体層と透明導電層との接続部において、保護絶縁層の開口時にエッチング液が透明導電層を通してしみ込み、第１の導体層のアルミニウムまたはアルミニウムを主体とする合金が侵食されることを防止することができる。

本発明の関連する形態８６は、関連する形態１２、本発明に係る方法その１、本発明に係る方法その２、関連する形態４８〜関連する形態５１、関連する形態５６〜関連する形態６３のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第１工程において、各画素電極の辺部の少なくとも一部と重畳する遮光層を残して前記導体層をエッチング除去するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、アクティブマトリックス基板側に遮光層を設けているので、重ねずれマージンを大きくとらなければならないカラーフィルター基板のブラックマトリックスを縮小でき、開口率を向上することができる。

本発明の関連する形態８７は、関連する形態１２、関連する形態１３、関連する形態４８〜関連する形態５５のいずれかに記載のアクティブマトリックス基板の製造方法において、前記第２工程において、前記走査線と前記信号線とが交差する部分を残して前記半導体層をエッチング除去するアクティブマトリックス基板の製造方法を提供する。

これらのアクティブマトリックス基板の製造方法は、走査線と信号線との交差部でゲート絶縁層に半導体層が積層されているので、両者の間の絶縁耐圧を向上することができる。

次に本発明の実施の形態を図面を用いて説明するが、本発明はいかなる観点からもこれらの実施形態によって制限されるものではない。
（実施形態１）
図１（ａ）は実施形態１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１（ｂ）はその線Ａ−Ａ’で切った断面図、図１（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図２〜図５はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１と同様に、図２〜図４の（ａ）は１画素領域を示す透視平面図、図２〜図４の（ｂ）、（ｃ）と図５（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図６（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点金属やこれらの合金の窒化膜からなる上層金属層１０Ｂとを積層して形成されている。上層金属層１０Ｂの窒素濃度は２５原子％以上とされている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭｏからなる金属層３０を積層して形成され、ソース電極３３の下層の透明導電層４０が窓部Wdのゲート絶縁層２上に延びて画素電極４１を形成している。

画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。さらに走査線１１と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０からなる強化層２５が形成されている。

この実施形態１のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図２（ａ）〜（ｃ）および図６（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。ここでＴｉの窒化膜は反応性スパッタリングにより形成し、Ａｒガスと窒素ガスとの流量比を調整し、窒素が２５原子％以上含まれるようにする。
（第２工程） 図３（ａ）〜（ｃ）および図６（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜し、フォトリソグラフィ工程を通して、それぞれの画素領域においてＴＦＴ部Tfと強化層２５とを残して半導体層２０をエッチング除去する。
（第３工程） 図４（ａ）〜（ｃ）および図６（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０を成膜して第２の導体層５０を形成し、フォトリソグラフィ工程を通して、信号線３１と、外周部Ssにおいて信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、窓部Wdにおいて画素電極４１と、この画素電極４１からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図５（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。この操作はフォトリソグラフィが不要である。
（第４工程）図１（ａ）〜（ｃ）および図６（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁層３およびゲ−ト絶縁層２とをエッチング除去した後、このエッチングに用いたマスクパターンまたはマスクを除去した後の保護絶縁層３をマスクとして画素電極４１および信号線端子部３１ａおよび共通配線端子部上の金属層３０をエッチング除去して、透明導電層４０からなる画素電極４１および信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０からなる走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成する。

なおここでは第１の導体層にＡｌとＴｉの窒化膜の積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＡｌ−Ｎｄ合金などのヒロックを抑制でき、端子部の接続信頼性を確保できるＡｌを主体とする合金膜や、Ｃｒの上にＩＴＯを積層した膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、走査線がＡｌとＴｉなどの高融点金属の窒化膜との積層膜で形成されているので、走査線の配線抵抗を低減できると共に走査線端子部での表面酸化を防止でき、走査線ドライバとの接続信頼性を確保することができる。
前記高融点金属の窒化膜の窒素濃度は２５原子％以上であることが望ましい。図１８１にその根拠となるデータを示す。本発明者の実験により、窒素濃度が２５原子％以上のとき、接続抵抗が著しく低下することがわかった。これによって走査線端子部での接続信頼性を良好に確保することができる。
またこのアクティブマトリックス基板は、走査線と信号線との交差部分に強化層が形成されているので、走査線と信号線との絶縁耐圧が向上する。また画素電極と遮光層とが少なくとも部分的に重畳するように形成されているので、重ねずれマージンを大きくとらなければならないカラーフィルター基板のブラックマトリックスを縮小でき、開口率を向上することができる。

（実施形態２）
図７（ａ）は実施形態２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図７（ｂ）はその線Ａ−Ａ’で切った断面図、図７（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図８〜図１１はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図７と同様に、図８〜図１０の（ａ）は１画素領域を示す透視平面図、図８〜図１０の（ｂ）、（ｃ）と図１１（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図１２（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、中央が信号線端子部位DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図１２（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通配線１３と共通電極１４とは走査線１１と同属に形成され、かつ共通配線１３がガラス基板１の少なくとも一方の辺部において端部が走査線１１の同じ辺部の端部より外側に延びるように形成され、図５２（ａ）、（ｂ）、（ｃ）に示すように、この共通配線１３の端部が互いに共通配線連結線１９によって連結され、この共通配線連結線１９に接続されて共通配線端子１６が形成されている。例えば、図５２（ａ）に示すように、走査線端子がガラス基板１の相対する辺部の片方に形成され、走査線ドライバからの信号を片側から入力する場合は、走査線１１の反対側の端部の外側の外周部において共通配線１３が互いに共通配線連結線１９で連結され、この共通配線連結線１９と信号線端子側の共通配線１３のいずれか一方または双方に接続されて共通配線端子１６が形成されている。この場合各走査線１１は走査線端子１５の外側の外周部Ssにおいてゲートシャントバス線に接続されている。また図５２（ｂ）に示すように、共通配線１３はガラス基板１の表示面Dpを挟む両側の辺部において端部が走査線１１の双方の端部より外側に延び、この両方の共通配線端部がそれぞれ共通配線連結線１９によって連結されていてもよい。この場合双方の共通配線連結線１９のいずれか一方または双方に接続されて共通配線端子１６が形成されている。さらに図５２（ｃ）に示すように、走査線１１が表示面Dpを挟む両側に延び、それぞれの側に走査線端子が形成され、走査線ドライバからの信号を両側から入力する場合は、双方の走査線始端部より外側に共通配線１３が延び、その端部が共通配線連結線１９で連結され、この共通配線連結線のいずれか一方または双方に接続されて共通配線端子１６が形成されている。図５２（ｂ）、（ｃ）の場合各走査線１１はゲートシャントバス線には接続されず、それぞれ独立して形成されている。

走査線１１、ゲート電極１２、共通配線１３を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０Ａ上にＴｉ、Ｔａ、Ｎｂ、Ｃｒなどの高融点金属やこれらの合金の窒化膜からなる上層金属層１０Ｂとを積層して形成されている。上層金属層１０Ｂの窒素濃度は２５原子％以上であることが望ましい。また信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１を形成する第２の導体層５０は、いずれもＭｏやＣｒからなる下層金属層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層金属層３０Ｂを積層して形成されている。

画素電極４１は、その櫛歯状の先端部がゲート絶縁層２を介して共通配線１３上に重畳するように連結して蓄積容量電極７１を形成し、共通配線１３の一部を共有する蓄積共通電極７２と対向してこの画素領域における蓄積容量部Cpを構成している。走査線１１および共通配線１３と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０からなる強化層２５が形成されている。

この実施形態２のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図８（ａ）〜（ｃ）および図１２（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、外周部Ssにおいて共通配線１３を互いに結束する共通配線連結線（図示せず）と、この共通配線連結線に接続されて共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極１４とを残して第１の導体層１０をエッチング除去する。ここでＴｉの窒化膜は反応性スパッタリングにより形成し、Ａｒガスと窒素ガスとの流量比を調整し、窒素が２５原子％以上含まれるようにする。
（第２工程） 図９（ａ）〜（ｃ）および図１２（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜し、フォトリソグラフィ工程を通して、それぞれの画素領域においてＴＦＴ部Tfと強化層２５とを残して半導体層２０をエッチング除去する。
（第３工程） 図１０（ａ）〜（ｃ）および図１２（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜して第２の導体層５０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、それぞれの画素領域において信号線３１からゲ−ト電極上に延びるドレイン電極３２と、ゲート絶縁層２を介して共通電極１４に対向して窓部Wdに延びる画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図１１（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。
（第４工程） 図７（ａ）〜（ｃ）および図１２（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、次いで信号線端子部３１ａ上の保護絶縁層３と、走査線端子部１１ａおよび共通配線端子部１３ａ上の保護絶縁層３およびゲート絶縁層２とをエッチング除去して、第２の導体層５０からなる信号線端子３５と、第１の導体層１０からなる走査線端子１５および共通配線端子１６とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成する。

なおここでは第１の導体層にＡｌとＴｉの窒化膜の積層膜、第２の導体層にＭｏとＡｌの積層膜を用いた形態を示したが、第１の導体層はＡｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＡｌ−Ｎｄ合金等のヒロックを抑制でき、端子部の接続信頼性を確保できるＡｌを主体とする合金膜や、Ｃｒの上にＩＴＯを積層した膜であってもよい。また第２の導体層はＭｏとＡｌの上にさらにＴｉの窒化膜を積層した膜や、Ｃｒの上にＩＴＯを積層した膜であってもよい。
また上記では共通配線端子を走査線端子と同じ構造にする形態を示したが、後述する銀打ちの方法を用いて信号線端子と同じ構造にすることもできる。

実施形態２のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ガラス基板１の少なくとも一方の辺部において共通配線の端部が共通配線連結線により互いに連結されているので、共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
またこのアクティブマトリックス基板は、共通電極と画素電極部の段差を小さくできるので、パネル工程での配向制御が容易である。
またこのアクティブマトリックス基板は、信号線がＭｏからなる下層金属層上にＡｌからなる上層金属層が積層されているので、信号線の配線抵抗が低減できると共に信号線端子部での信号線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、走査線がＡｌとＴｉなどの高融点金属の窒化膜との積層膜で形成されているので、実施形態１と同様に走査線の配線抵抗を低減できると共に走査線端子部での走査線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、走査線と信号線および共通配線と信号線との交差部分に強化層が形成されているので、走査線、共通配線と信号線との絶縁耐圧が向上する。

（実施形態３）
図１３（ａ）は実施形態３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１３（ｂ）はその線Ａ−Ａ’で切った断面図、図１３（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図１４〜図１７はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１３と同様に、図１４〜図１６の（ａ）は１画素領域を示す透視平面図、図１４〜図１６の（ｂ）、（ｃ）と図１７（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図１８（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態３のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＣｒからなる金属層３０の上にＩＴＯからなる透明導電層４０を積層して形成され、信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。ソース電極３３の上層をなす透明導電層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４１を形成している。

画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態３のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図１４（ａ）〜（ｃ）および図１８（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して導体層１０をエッチング除去する。
（第２工程） 図１５（ａ）〜（ｃ）および図１８（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。このとき信号線３１の側面には金属層３０の下にアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０が側面を一致させて露出している。同様に信号線端子部３１ａおよび共通配線端子部にも金属層３０と半導体層２０とが積層されて形成される。
（第３工程） 図１６（ａ）〜（ｃ）および図１８（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３と、画素電極４１とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図１７（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。
（第４工程） 図１３（ａ）〜（ｃ）および図１８（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を成膜し、フォトリソグラフィ工程を通して、画素電極４１および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除去して、透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０からなる走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
また信号線端子や共通配線端子は金属層と透明導電層の積層膜にした形態を示したが、画素電極と同様に透明導電層のみで形成してもよい。この場合は信号線の金属層にＭｏなどの腐食耐性の悪い金属を用いることができる。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態３のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線の下層の半導体層の側面が透明導電層で被覆されているので、ＴＦＴのチャネルを形成するｎ⁺アモルファスシリコン層のエッチング時に、半導体層のアモルファスシリコン層が横方向に侵食されることを防止でき、保護絶縁層の被覆形状悪化による配向制御の不具合を防止することができる。また信号線の金属層の側面が透明導電層で被覆されているので、透明導電層のエッチング時にフォトレジストが信号線の金属層と半導体層を覆って形成されているので、金属層上にゴミや異物があっても透明導電層と金属層の界面にエッチング液がしみ込むことがなく、信号線の断線を防止することができる。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ特性が向上する。
またこのアクティブマトリックス基板は、走査線がＡｌ−Ｎｄ合金で形成されているので、走査線の配線抵抗を低減できると共に走査線端子部での走査線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、信号線の下層に半導体層が形成されているので、走査線と信号線との絶縁耐圧が向上する。また画素電極と遮光層とが少なくとも部分的に重畳するように形成されているので、重ねずれマージンを大きくとらなければならないカラーフィルター基板のブラックマトリックスを縮小でき、開口率を向上することができる。

（実施形態４）
図１９（ａ）は実施形態４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１９（ｂ）はその線Ａ−Ａ’で切った断面図、図１９（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図２０〜図２３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１９と同様に、図２０〜図２２の（ａ）は１画素領域を示す透視平面図、図２０〜図２２の（ｂ）、（ｃ）と図２３（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図２４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図２４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態４のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＣｒからなる金属層３０の上にＩＴＯからなる透明導電層４０を積層して形成されており、信号線３１の下層に形成された半導体層２０が下側のアモルファスシリコン層２１が幅広となるように断面凸型に形成され、凸型上部のｎ⁺アモルファスシリコン層２２と信号線３１を形成する金属層３０および透明導電層４０とはそれぞれの側面が一致するように形成され、両側の側面が保護絶縁層３で被覆されている。ソース電極３３の上層をなす透明導電層４０が窓部Wdのゲート絶縁層２上に延びて画素電極４１を形成している。

画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態４のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程）図２０（ａ）〜（ｃ）および図２４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して導体層１０をエッチング除去する。
（第２工程）図２１（ａ）〜（ｃ）および図２４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、信号線３１を含みその両側に幅広となる部分３１ｗと、信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程）図２２（ａ）〜（ｃ）および図２４（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３と、このソース電極から連続する画素電極４１とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図２３（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共に信号線３１の肩部に残った金属層３０およびｎ⁺アモルファスシリコン層２２がエッチング除去され、信号線３１の下層に形成された半導体層２０が下側のアモルファスシリコン層２１が幅広となるように断面凸型に形成される。
（第４工程） 図１９（ａ）〜（ｃ）および図２４（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および信号線端子３５および共通配線端子部（図示せず）上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁層３およびゲ−ト絶縁層２とをエッチング除去して、透明導電層４０からなる画素電極４１と金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、導体層１０からなる走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
また信号線端子や共通配線端子は金属層と透明導電層の積層膜にした形態を示したが、画素電極と同様に透明導電層のみで形成してもよい。この場合は信号線の金属層にＭｏなどの腐食耐性の悪い金属を用いることができる。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態４のアクティブマトリックス基板は、４工程で製造できるので、生産効率と信頼性が大幅に向上する。
またこのアクティブマトリックス基板は、ＴＦＴのチャネルを形成するのと同時に透明導電層をマスクにして信号線の金属層をエッチングするので、信号線の寸法制御を容易に行うことができる。
また走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態３と全く同様である。

（実施形態５）
図２５（ａ）は実施形態５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図２５（ｂ）はその線Ａ−Ａ’で切った断面図、図２５（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図２６〜図２８はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図２５と同様に、図２６〜図２８の（ａ）は１画素領域を示す透視平面図、図２６〜図２８の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図２９（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図２９（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態５のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびＶ属元素のドーピング処理により形成されたｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上にチャネルギャップ２３を隔てて形成された第２の導体層５０からなる一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＣｒからなる金属層３０の上にＩＴＯからなる透明導電層４０を積層して形成され、信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。ソース電極３３の上層をなす透明導電層４０は窓部Wdのゲート絶縁層２上に延びて画素電極４１を形成している。
この実施形態では、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２はＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっている。

画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態５のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図２６（ａ）〜（ｃ）および図２９（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して導体層１０をエッチング除去する。
（第２工程） 図２７（ａ）〜（ｃ）および図２９（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１とを成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０を成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図２８（ａ）〜（ｃ）および図２９（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、ドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３と、画素電極４１とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０およびリンのドーピング処理により形成されたｎ⁺アモルファスシリコン層２２を順次エッチング除去してチャネルギャップ２３を形成する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
（第４工程） 図２５（ａ）〜（ｃ）および図２９（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、走査線端子部１１ａ上の保護絶縁層３およびゲ−ト絶縁層２をエッチング除去して、透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０からなる走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは信号線の構造が実施形態３の場合についてオーミックコンタクト層の厚さを３ｎｍ〜６ｎｍの範囲内にした形態を示したが、実施形態４の場合についても同様の製造方法を適用し、オーミックコンタクト層の厚さをこの範囲内にすることができる。
また第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
また信号線端子や共通配線端子は金属層と透明導電層の積層膜にした形態を示したが、画素電極と同様に透明導電層のみで形成してもよい。この場合は信号線の金属層にＭｏなどの腐食耐性の悪い金属を用いることができる。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態５のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と信頼性が向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
またこのアクティブマトリックス基板は、実施形態３と同様に信号線の下層の半導体層の側面が透明導電層で被覆されているので、ＴＦＴのチャネルを形成するｎ⁺アモルファスシリコン層のエッチング時に、半導体層のアモルファスシリコン層が横方向に侵食されることを防止でき、保護絶縁層の被覆形状悪化による配向制御の不具合を防止することができる。また信号線の金属層の側面が透明導電層で被覆されているので、透明導電層のエッチング時にフォトレジストが信号線の金属層と半導体層を覆って形成されているので、金属層上にゴミや異物があっても透明導電層と金属層の界面にエッチング液がしみ込むことがなく、信号線の断線を防止することができる。
また走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態３と全く同様である。

（実施形態６）
図３０（ａ）は実施形態６のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図３０（ｂ）はその線Ａ−Ａ’で切った断面図、図３０（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図３１〜図３４はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図３０と同様に、図３１〜図３３の（ａ）は１画素領域を示す透視平面図、図３１〜図３３の（ｂ）、（ｃ）と図３４（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図３５（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、中央が信号線端子部位DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図３５（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態６のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通配線１３と共通電極１４とは走査線１１と同層に形成され、かつ共通配線１３がガラス基板１の少なくとも一方の辺部において端部が走査線１１の同じ辺部の端部より外側に延びるように形成され、図５２（ａ）（ｂ）（ｃ）に示すように、この共通配線１３の端部が互いに共通配線連結線１９によって連結され、この共通配線連結線１９に接続されて共通配線端子１６が形成されている。例えば、図５２（ａ）に示すように、走査線端子がガラス基板１の相対する辺部の片方に形成され、走査線ドライバからの信号を片側から入力する場合は、走査線１１の反対側の端部の外側の外周部において共通配線１３が互いに共通配線連結線１９で連結され、この共通配線連結線１９と信号線端子側の共通配線１３のいずれか一方または双方に接続されて共通配線端子１６が形成されている。この場合各走査線１１は走査線端子１５の外側の外周部Ssにおいてゲートシャントバス線に接続されている。また図５２（ｂ）に示すように、共通配線１３はガラス基板１の表示面Dpを挟む両側の辺部において端部が走査線１１の双方の端部より外側に延び、この両方の共通配線端部がそれぞれ共通配線連結線１９によって連結されていてもよい。この場合双方の共通配線連結線１９のいずれか一方または双方に接続されて共通配線端子１６が形成されている。さらに図５２（ｃ）に示すように、走査線１１が表示面Dpを挟む両側に延び、それぞれの側に走査線端子が形成され、走査線ドライバからの信号を両側から入力する場合は、双方の走査線始端部より外側に共通配線１３が延び、その端部が共通配線連結線１９で連結され、この共通配線連結線のいずれか一方または双方に接続されて共通配線端子１６が形成されている。図５２（ｂ）、（ｃ）の場合各走査線１１はゲートシャントバス線には接続されず、それぞれ独立して形成されている。

走査線１１、ゲート電極１２、共通配線１３を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＭｏやＣｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。また信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。また画素電極４１はＩＴＯからなる透明導電層４０から形成されている。

画素電極４１は、その一部がゲート絶縁層２を介して共通配線１３上に重畳するように延びて蓄積容量電極７１を形成し、共通配線１３の一部を共有する蓄積共通電極７２と対向してこの画素領域における蓄積容量部Cpを構成している。

この実施形態６のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図３１（ａ）〜（ｃ）および図３５（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、外周部Ssにおいて共通配線１３を互いに結束する共通配線連結線（図示せず）と、この共通配線連結線に接続されて共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極１４とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図３２（ａ）〜（ｃ）および図３５（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングによりＭｏからなる約２５０ｎｍの金属層３０とを成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図３３（ａ）〜（ｃ）および図３５（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部３１ａを覆う部分と、それぞれの画素領域において信号線３１からゲート電極１２上に形成されるＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁層２を介して共通電極１４に対向して窓部Wdに延びる画素電極４１と、画素電極４１からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図３４（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。
（第４工程） 図３０（ａ）〜（ｃ）および図３５（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線端子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよび共通配線端子部１３ａ上の保護絶縁層３およびゲート絶縁層２とをエッチング除去して、透明導電層４０からなる信号線端子３５と、第１の導体層１０からなる走査線端子１５および共通配線端子１６とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは信号線の構造が実施形態３と同様の形態について示したが、実施形態４と同様の構造にしてもよい。
また第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
さらに第３工程において透明導電層の代わりにＴｉなどの高融点金属の窒化膜を用いてもよい。また第２工程において金属層３０の膜厚を約５０ｎｍとし、第３工程において透明導電層の代わりに例えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎｍのＡｌまたはＡｌを主体とする合金を積層した膜を用いてもよい。
また上記では共通配線端子を走査線端子と同じ構造にする形態を示したが、後述する銀打ちの方法を用いて信号線端子と同じ構造にすることもできる。

実施形態６のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ガラス基板１の少なくとも一方の辺部において共通配線の端部が共通配線連結線により互いに連結されているので、共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
またこのアクティブマトリックス基板は、共通電極と画素電極部の段差を小さくできるので、パネル工程での配向制御が容易である。
またこのアクティブマトリックス基板は、画素電極が透明導電膜で形成されているので、開口率が向上する。逆に画素電極に不透明な高融点金属の窒化膜や高融点金属とＡｌまたはＡｌを主体とする合金の積層膜を用いた場合は電圧印加時に配向の乱れの影響を避けることができ、コントラストが向上する。
またこのアクティブマトリックス基板は、信号線の下層の半導体層の側面が透明導電層または金属の窒化膜層または金属層で被覆されているので、ＴＦＴのチャネルを形成するｎ⁺アモルファスシリコン層のエッチング時に、半導体層のアモルファスシリコン層が横方向に侵食されることを防止でき、保護絶縁層の被覆形状悪化による配向制御の不具合を防止することができる。またこのような構造では第３工程で透明導電層または金属の窒化膜層または金属層のエッチング時にフォトレジストが信号線の金属層と半導体層を覆って形成されているので、信号線の金属層上にゴミや異物があっても透明導電層と金属層の界面にエッチング液がしみ込むことがなく、信号線の断線を防止することができる。
またこのアクティブマトリックス基板は、走査線がＡｌ−Ｎｄ合金で形成されているので、走査線の配線抵抗を低減できると共に走査線端子部での走査線ドライバとの接続信頼性を確保することができる。また特に第３工程で透明導電層を用いない場合は、信号線にＡｌまたはＡｌを主体とする合金を用いることができ、信号線の配線抵抗を低減できると共に信号線端子部での信号線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、実施形態３と同様に信号線の下層に半導体層が形成されているので、走査線、共通配線と信号線との絶縁耐圧が向上する。

（実施形態７）
図３６（ａ）は実施形態７のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図３６（ｂ）はその線Ａ−Ａ’で切った断面図、図３６（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図３７〜図４０はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図３６と同様に、図３７〜図３９の（ａ）は１画素領域を示す透視平面図、図３７〜図３９の（ｂ）、（ｃ）と図４０（ａ）、（ｂ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図４１（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、中央が信号線端子部位DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図４１（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態７のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

実施形態６と同様に、このアクティブマトリックス基板において、共通配線１３と共通電極１４は走査線１１と同層に形成され、かつ共通配線１３がガラス基板１の少なくとも一方の辺部において端部が走査線１１の同じ辺部の端部より外側に延びるように形成され、図５２（ａ）（ｂ）（ｃ）に示すように、この共通配線１３の端部が互いに共通配線連結線１９によって連結され、この共通配線連結線１９に接続されて共通配線端子１６が形成されている。

走査線１１、ゲート電極１２、共通配線１３を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１を形成する第２の導体層５０は、いずれもＭｏやＣｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。また信号線３１と画素電極４１の下層にはそれぞれ同一形状の半導体層２０が形成されていて、この半導体層２０と信号線および画素電極の金属層３０とが透明導電層４０で被覆されている。

画素電極４１は、その一部がゲート絶縁層２を介して共通配線１３上に重畳するように延びて蓄積容量電極７１を形成し、共通配線１３の一部を共有する蓄積共通電極７２と対向してこの画素領域における蓄積容量部Cpを構成している。

この実施形態７のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図３７（ａ）〜（ｃ）および図４１（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、外周部Ssにおいて共通配線１３を互いに結束する共通配線連結線（図示せず）と、この共通配線連結線に接続されて共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において、走査線１１の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極１４とを残して導体層１０をエッチング除去する。
（第２工程） 図３８（ａ）〜（ｃ）および図４１（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSの信号線端子部３１ａと、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４と、この突出部３４からゲート絶縁層２を介して共通電極１４に対向して延びる画素電極４１とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図３９（ａ）〜（ｃ）および図４１（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部位DSに形成される信号線端子部３１ａを覆う部分と、それぞれの画素領域において信号線３１からゲ−ト電極１２上に形成されるＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁層２を介して共通電極１４に対向して窓部Wdに延びる画素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図４０（ａ）、（ｂ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去してチャネルギャップ２３を形成する。
（第４工程） 図３６（ａ）〜（ｃ）および図４１（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線端子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよび共通配線端子部１３ａ上の保護絶縁層３およびゲート絶縁層２とをエッチング除去して、透明導電層４０からなる信号線端子３５と、第１の導体層１０からなる走査線端子１５および共通配線端子１６とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは信号線の構造が実施形態３と同様の形態について示したが、実施形態４と同様の構造にしてもよい。
また第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
さらに第３工程において透明導電層の代わりにＴｉなどの高融点金属の窒化膜を用いてもよい。また第２工程において金属層３０の膜厚を約５０ｎｍとし、第３工程において透明導電層の代わりに例えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎｍのＡｌまたはＡｌを主体とする合金を積層した膜を用いてもよい。
また上記では共通配線端子を走査線端子と同じ構造にする形態を示したが、後述する銀打ちの方法を用いて信号線端子と同じ構造にすることもできる。

実施形態７のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ガラス基板の少なくとも一方の辺部において共通配線の端部が共通配線連結線により互いに連結されているので、共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
また透明導電層または金属の窒化膜層または金属層による信号線および半導体層の被覆の効果、走査線や信号線の低抵抗化や端子部での接続信頼性向上の効果、絶縁耐圧向上の効果については実施形態６と全く同様である。

（実施形態８）
図４２（ａ）は、実施形態８のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図４２（ｂ）は、その線Ａ−Ａ’で切った断面図、図４２（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図４３〜図４５はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図４２と同様に、図４３〜図４５の（ａ）は１画素領域を示す透視平面図、図４３〜図４５の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図４６（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、中央が信号線端子部位DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図４６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態８のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

実施形態６と同様に、このアクティブマトリックス基板において、共通配線１３と共通電極１４は走査線１１と同層に形成され、かつ共通配線１３がガラス基板１の少なくとも一方の辺部において端部が走査線１１の同じ辺部の端部より外側に延びるように形成され、図５２（ａ）（ｂ）（ｃ）に示すように、この共通配線１３の端部が互いに共通配線連結線１９によって連結され、この共通配線連結線１９に接続されて共通配線端子１６が形成されている。

走査線１１、ゲート電極１２、共通配線１３を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、いずれもＭｏやＣｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。また信号線３１の下層には信号線と同一形状の半導体層２０が形成されていて、この半導体層２０および信号線の金属層３０が透明導電層４０で被覆されている。また画素電極４１はＩＴＯからなる透明導電層４０から形成されている。
この実施形態では、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２はＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっている。

画素電極４１は、その一部がゲート絶縁層２を介して共通配線１３上に重畳するように延びて蓄積容量電極７１を形成し、共通配線１３の一部を共有する蓄積共通電極７２と対向してこの画素領域における蓄積容量部Cpを構成している。

この実施形態８のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図４３（ａ）〜（ｃ）および図４６（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、外周部Ssにおいて共通配線１３を互いに結束する共通配線連結線（図示せず）と、この共通配線連結線に接続されて共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において、走査線１１の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極１４とを残して導体層１０をエッチング除去する。
（第２工程） 図４４（ａ）〜（ｃ）および図４６（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１とを成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０を成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図４５（ａ）〜（ｃ）および図４６（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部位DSに形成される信号線端子部３１ａを覆う部分と、それぞれの画素領域において信号線３１からゲ−ト電極１２上に形成されるＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁層２を介して共通電極１４に対向して窓部Wdに延びる画素電極４１と、画素電極４１からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０およびリンのドーピング処理により形成されたｎ⁺アモルファスシリコン層２２を順次エッチング除去してチャネルギャップ２３を形成する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
（第４工程） 図４２（ａ）〜（ｃ）および図４６（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線端子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよび共通配線端子部１３ａ上の保護絶縁層３およびゲート絶縁層２とをエッチング除去して、透明導電層４０からなる信号線端子３５と、第１の導体層１０からなる走査線端子１５および共通配線端子１６とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは信号線の構造が実施形態３と同様の形態について示したが、実施形態４と同様の構造にしてもよい。
また第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
さらに第３工程において透明導電層の代わりにＴｉなどの高融点金属の窒化膜を用いてもよい。また第２工程において金属層３０の膜厚を約５０ｎｍとし、第３工程において透明導電層の代わりに例えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎｍのＡｌまたはＡｌを主体とする合金を積層した膜を用いてもよい。
また上記では共通配線端子を走査線端子と同じ構造にする形態を示したが、後述する銀打ちの方法を用いて信号線端子と同じ構造にすることもできる。

実施形態８のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ガラス基板の少なくとも一方の辺部において共通配線の端部が共通配線連結線により互いに連結されているので、共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
またこのアクティブマトリックス基板は、共通電極と画素電極部の段差を小さくできるので、パネル工程での配向制御が容易である。
またこのアクティブマトリックス基板は、画素電極が透明導電膜で形成されているので、開口率が向上する。逆に画素電極に不透明な高融点金属の窒化膜や高融点金属とＡｌまたはＡｌを主体とする合金の積層膜を用いた場合は電圧印加時に配向の乱れの影響を避けることができ、コントラストが向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
また透明導電層または金属の窒化膜層または金属層による信号線および半導体層の被覆の効果、走査線や信号線の低抵抗化や端子部での接続信頼性向上の効果、絶縁耐圧向上の効果については実施形態６と全く同様である。

（実施形態９）
図４７（ａ）は、実施形態９のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図４７（ｂ）は、その線Ａ−Ａ’で切った断面図、図４７（ｃ）はその線Ｂ−Ｂ’で切った断面図である。また図４８〜図５０はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図４７と同様に、図４８〜図５０の（ａ）は１画素領域を示す透視平面図、図４８〜図５０の（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図である。また図５１（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、中央が信号線端子部位DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図５１（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態９のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して平行に配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

実施形態６と同様に、このアクティブマトリックス基板において、共通配線１３と共通電極１４は走査線１１と同層に形成され、かつ共通配線１３がガラス基板１の少なくとも一方の辺部において端部が走査線１１の同じ辺部の端部より外側に延びるように形成され、図５２（ａ）（ｂ）（ｃ）に示すように、この共通配線１３の端部が互いに共通配線連結線１９によって連結され、この共通配線連結線１９に接続されて共通配線端子１６が形成されている。

走査線１１、ゲート電極１２、共通配線１３を形成する第１の導体層１０はＡｌを主体とし例えばＮｄを含む合金から形成されている。また信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１を形成する第２の導体層５０は、いずれもＭｏやＣｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。また信号線３１と画素電極４１の下層にはそれぞれ同一形状の半導体層２０が形成されていて、この半導体層２０と信号線および画素電極の金属層３０とが透明導電層４０が被覆されている。
この実施形態では、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２はＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっている。

画素電極４１は、その一部がゲート絶縁層２を介して共通配線１３上に重畳するように延びて蓄積容量電極７１を形成し、共通配線１３の一部を共有する蓄積共通電極７２と対向してこの画素領域における蓄積容量部Cpを構成している。

この実施形態９のアクティブマトリックス基板は、順次以下に示す４工程で製造することができる。
（第１工程） 図４８（ａ）〜（ｃ）および図５１（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、外周部Ssにおいて共通配線１３を互いに結束する共通配線連結線（図示せず）と、この共通配線連結線に接続されて共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において、走査線１１の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極１４とを残して導体層１０をエッチング除去する。
（第２工程） 図４９（ａ）〜（ｃ）および図５１（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１とを成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０を成膜し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、それぞれの画素領域において信号線３１からＴＦＴ部Tfを通って窓部Wdに延びる突出部３４と、この突出部３４からゲート絶縁層２を介して共通電極１４に対向して延びる画素電極４１とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図５０（ａ）〜（ｃ）および図５１（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯを成膜して透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１およびその側面を覆う部分と、信号線端子部位DSに形成される信号線端子部３１ａを覆う部分と、それぞれの画素領域において信号線３１からゲ−ト電極１２上に形成されるＴＦＴ部Tfに延びるドレイン電極３２と、ゲート絶縁層２を介して共通電極１４に対向して窓部Wdに延びる画素電極４１を覆う部分と、画素電極４１からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０およびリンのドーピング処理により形成されたｎ⁺アモルファスシリコン層２２を順次エッチング除去してチャネルギャップ２３を形成する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
（第４工程） 図４７（ａ）〜（ｃ）および図５１（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線端子部３１ａ上の保護絶縁層と、走査線端子部１１ａおよび共通配線端子部１３ａ上の保護絶縁層３およびゲート絶縁層２とをエッチング除去して、透明導電層４０からなる信号線端子３５と、第１の導体層１０からなる走査線端子１５および共通配線端子１６とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは信号線の構造が実施形態３と同様の形態について示したが、実施形態４と同様の構造にしてもよい。
また第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１と同様にＡｌとＴｉなどの高融点金属の窒化膜の積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの窒化膜の３層の積層膜にしてもよい。またＣｒの上にＩＴＯを積層した膜であってもよい。ここでＴｉなどの高融点金属の窒化膜は、窒素濃度を２５原子％以上にすることが望ましい。
さらに第３工程において透明導電層の代わりにＴｉなどの高融点金属の窒化膜を用いてもよい。また第２工程において金属層３０の膜厚を約５０ｎｍとし、第３工程において透明導電層の代わりに例えば約５０ｎｍのＭｏなどの高融点金属上に約２００ｎｍのＡｌまたはＡｌを主体とする合金を積層した膜を用いてもよい。
また上記では共通配線端子を走査線端子と同じ構造にする形態を示したが、後述する銀打ちの方法を用いて信号線端子と同じ構造にすることもできる。

実施形態９のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ガラス基板１の少なくとも一方の辺部において共通配線の端部が共通配線連結線により互いに連結されているので、共通配線端子の取り出しが可能になり、ＩＰＳ型のアクティブマトリックス基板が単独で実現できる。
またこのアクティブマトリックス基板は、実施形態８と同様にドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
また透明導電層または金属の窒化膜層または金属層による信号線および半導体層の被覆の効果、走査線や信号線の低抵抗化や端子部での接続信頼性向上の効果、絶縁耐圧向上の効果については実施形態６と全く同様である。

（実施形態１０）
図５３（ａ）は実施形態１０のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図５３（ｂ）はその線Ａ−Ａ’で切った断面図、図５３（ｃ）はその線Ｂ−Ｂ’で切った断面図、図５３（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図５４〜図５７はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図５３と同様に、図５４〜図５７の（ａ）は１画素領域を示す透視平面図、図５４〜図５７の（ｂ）、（ｃ）、（ｄ）と図５７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図５８（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図５８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１０のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合金などの高融点金属またはこれらの窒化膜からなる上層金属層１０Ｂとを積層して形成されている。以下の実施形態１０〜実施形態２５において、第１の導体層を積層構造にし最上層の金属層を高融点金属の窒化膜にした場合、実施形態１〜実施形態９と異なり、窒化膜の窒素濃度は２５原子％未満であってもよい。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭｏからなる金属層３０を積層して形成されている。

画素電極４１は、透明導電層４０と金属層３０とからなる第２の導体層５０がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらに金属層３０の下層に積層された透明導電層４０がガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。さらに走査線１１と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０が残されて形成されている。

この実施形態１０のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図５４（ａ）〜（ｄ）および図５８（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図５５（ａ）〜（ｄ）および図５８（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に第１の導体層１０に達する開口部６１、６２が形成され、かつ走査線端子部１１ａ上に第１の導体層１０に達する開口部６３が形成される。
（第３工程） 図５６（ａ）〜（ｄ）および図５８（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図５７（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１，６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図５３（ａ）〜（ｄ）および図５８（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および前記接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残して、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。次に画素電極４１および接続電極部４２および信号線端子部３１ａおよび共通配線端子部上の保護絶縁層に形成された開口部に露出した金属層３０をエッチング除去して、透明導電層４０からなる画素電極４１および信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１０のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の導体層が透明導電層との接続部を除き全てゲート絶縁層で被覆されているので、信号線の金属層や透明導電層のエッチング中に下層の走査線やゲート電極などの回路要素が侵食されたり、走査線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。
またこのアクティブマトリックス基板は、ＴＦＴ部のチャネルギャップが延びる方向の半導体層の両側側面の一部が保護絶縁層で被覆されているので、半導体層の側面を経路とするリークを防止でき、薄膜トランジスタの信頼性を確保することができる。
またこのアクティブマトリックス基板は、信号線の金属層や透明導電層のエッチング時にゲート電極上のゲート絶縁層と半導体層とを貫通する開口部を通してエッチング液がしみ込み、ゲート電極や走査線の下層の導電膜が侵食されることを防止でき、歩留を向上することができる。
またこのアクティブマトリックス基板は、信号線が金層層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ信頼性が向上する。
またこのアクティブマトリックス基板は、走査線がＡｌとＴｉなどの高融点金属との積層膜で形成されているので、走査線の配線抵抗を低減できる。また走査線端子の走査線ドライバとの接続部がＩＴＯで形成されているので、端子部での表面酸化を防止でき、走査線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、走査線と信号線との交差部分に半導体層が形成されているので、走査線と信号線との絶縁耐圧が向上する。また画素電極と遮光層とが少なくとも部分的に重畳するように形成されているので、重ねずれマージンを大きくとらなければならないカラーフィルター基板のブラックマトリックスを縮小でき、開口率を向上することができる。

（実施形態１１）
図５９（ａ）は実施形態１１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図５９（ｂ）はその線Ａ−Ａ’で切った断面図、図５９（ｃ）はその線Ｂ−Ｂ’で切った断面図、図５９（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図６０〜図６３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図５９と同様に、図６０〜図６３の（ａ）は１画素領域を示す透視平面図、図６０〜図６２の（ｂ）、（ｃ）、（ｄ）と図６３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図６４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図６４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１１のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭｏからなる金属層３０を積層して形成されている。
画素電極４１は、透明導電層４０と金属層３０とからなる第２の導体層５０がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらに金属層３０の下層に積層された透明導電層４０がガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。
また本実施形態では、走査線端子部のように第１の導体層１０と第２の導体層５０の接続部上では保護絶縁層３の開口部が形成されないようになっている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。さらに走査線１１と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０が残されて形成されている。

この実施形態１１のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図６０（ａ）〜（ｄ）および図６４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図６１（ａ）〜（ｄ）および図６４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端部１１ｂ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に第１の導体層１０に達する開口部６１、６２が形成され、かつ走査線端部１１ｂ上に第１の導体層１０に達する開口部６３が形成される。
（第３工程） 図６２（ａ）〜（ｄ）および図６４（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに延びて走査線端子部位GSに形成される走査線端子部１１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図６３（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図５９（ａ）〜（ｄ）および図６４（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および前記走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。次に画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部上の保護絶縁層に形成された開口部に露出した金属層３０をエッチング除去して、透明導電層４０からなる画素電極４１および走査線端子１５および信号線端子３５および共通配線端子（図示せず）を露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１１のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、第１の導体層と第２の導体層の接続部上に保護絶縁層の開口部が設けられていないので、第１の導体層と第２の導体層の金属層に同じ金属を用いたり、異なる金属を用いた場合でも第１の導体層が第２の導体層の金属層のエッチングに対して選択性がない場合、保護絶縁層の開口後第２の導体層の金属層をエッチング除去するときに、上記接続部でエッチング液が透明導電層を通してしみ込み、第１の導体層が侵食されることを防止することができる。
また信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１０と全く同様である。

（実施形態１２）
図６５（ａ）は実施形態１２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図６５（ｂ）はその線Ａ−Ａ’で切った断面図、図６５（ｃ）はその線Ｂ−Ｂ’で切った断面図、図６５（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図６６〜図６９はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図６５と同様に、図６６〜図６８の（ａ）は１画素領域を示す透視平面図、図６６〜図６８の（ｂ）、（ｃ）、（ｄ）と図６９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図７０（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図７０（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１２のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と、複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８にゲート絶縁層２および半導体層２０を貫通する開口部６５を通して接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２、下層信号線１８を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。
また上層信号線３６、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭｏからなる金属層３０を積層して形成されている。
画素電極４１は、透明導電層４０と金属層３０とからなる第２の導体層５０がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらに金属層３０の下層に積層された透明導電層４０がガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。さらに走査線１１と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０が残されて形成されている。

この実施形態１２のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図６６（ａ）〜（ｄ）および図７０（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において前記走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間に前記走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図６７（ａ）〜（ｄ）および図７０（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層信号線１８の両端部上に形成される開口部６５および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、下層信号線１８、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図６８（ａ）〜（ｄ）および図７０（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、走査線端子部１１ａ上の開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、信号線端子部位DSに形成される信号線端子部３１ａと、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、共通配線と共通配線端子部（図示せず）と、それぞれの画素領域において上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図６９（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図６５（ａ）〜（ｄ）および図７０（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１とを順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。次に画素電極４１および接続電極部４２および信号線端子部３１ａおよび共通配線端子部上の保護絶縁層３に形成された開口部に露出した金属層３０をエッチング除去して、透明導電層４０からなる画素電極４１および信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１２のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線の一部が下層信号線として画素電極と異なる層に形成されているので、信号線と画素電極とのショートを低減でき、歩留を向上することができる。
また信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１０と全く同様である。

（実施形態１３）
図７１（ａ）は、実施形態１３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図７１（ｂ）は、その線Ａ−Ａ’で切った断面図、図７１（ｃ）はその線Ｂ−Ｂ’で切った断面図、図７１（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図７２〜図７５はこのアクティブマトリックス基板の製造工桿を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図７１と同様に、図７２〜図７４の（ａ）は１画素領域を示す透視平面図、図７２〜図７４の（ｂ）、（ｃ）、（ｄ）と図７５（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図７６（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図７６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１３のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と、複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８にゲート絶縁層２および半導体層２０を貫通する開口部６５を通して接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２、下層信号線１８を形成する第１の導体層１０は、
ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また上層信号線３６、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、ＩＴＯからなる透明導電層４０上にＣｒやＭｏからなる金属層３０を積層して形成されている。
画素電極４１は、透明導電層４０と金属層３０とからなる第２の導体層５０がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらに金属層３０の下層に積層された透明導電層４０がガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。
また本実施形態では、走査線端子部のように第１の導体層１０と第２の導体層５０の接続部上では保護絶縁層３の開口部が形成されないようになっている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。さらに走査線１１と信号線３１とが交差する部分には、ゲート絶縁層２と信号線３１との間に半導体層２０が残されて形成されている。

この実施形態１３のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図７２（ａ）〜（ｄ）および図７６（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間に走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図７３（ａ）〜（ｄ）および図７６（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層走査線１８の両端部上に形成される開口部６５および走査線端部１１ｂの上に形成される端子開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、下層走査線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図７４（ａ）〜（ｄ）および図７６（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、走査線端部１１ｂ上で半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに延びて走査線端子部位GSに形成される走査線端子部１１ａと、信号線端子部位DSに形成される信号線端子部３１ａと、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図７５（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図７１（ａ）〜（ｄ）および図７６（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。次に画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部上の保護絶縁層３の開口部に露出した金属層３０をエッチング除去して、透明導電層４０からなる画素電極４１および走査線端子１５および信号線端子３５および共通配線端子（図示せず）を露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１３のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、第１の導体層と第２の導体層の接続部上に保護絶縁層の開口部が設けられていないので、第１の導体層と第２の導体層の金属層に同じ金属を用いたり、異なる金属を用いた場合でも第１の導体層が第２の導体層の金属層のエッチングに対して選択性がない場合、保護絶縁層の開口後第２の導体層の金属層をエッチング除去するときに、上記接続部でエッチング液が透明導電層を通してしみ込み、第１の導体層が侵食されることを防止することができる。
またこのアクティブマトリックス基板は、信号線の一部が下層信号線として画素電極と異なる層に形成されているので、信号線と画素電極とのショートを低減でき、歩留を向上することができる。
また信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１０と全く同様である。

（実施形態１４）
図７７（ａ）は実施形態１４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図７７（ｂ）はその線Ａ−Ａ’で切った断面図、図７７（ｃ）はその線Ｂ−Ｂ’で切った断面図、図７７（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図７８〜図８１はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図７７と同様に、図７８〜図８０の（ａ）は１画素領域を示す透視平面図、図７８〜図８０の（ｂ）、（ｃ）、（ｄ）と図８１（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図８２（ａ）は左側が走査線端子部位GSの、中央が信号線端子部DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図８２（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１４のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通電極１４と画素電極４１とはガラス基板１上で信号線３１と同属に形成され、かつガラス基板１上で走査線１１と同属に形成された共通配線１３はゲート絶縁層２および半導体層２０を貫通して形成された開口部６７を通して共通電極１４と互いに接続されている。信号線３１と走査線１１および共通配線１３とはその交差部においてゲート絶縁層２および半導体層２０により絶縁されている。

走査線１１と共通配線１３が形成される第１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合金から形成されている。信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１、共通電極１４を形成する第２の導体層５０は、ＭｏやＣｒからなる下層金属層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層金属層３０Ｂを積層して形成されている。
共通電極１４と画素電極４１は、第２の導体層がゲート絶縁層２および半導体層２０の積層膜の側面を覆うように共通配線１３に接続された共通電極の基部とソース電極３３からそれぞれガラス基板１上に垂下し、さらにガラス基板上を窓部Wdに延びて櫛歯状に対向して形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、共通配線１３内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。

この実施形態１４のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図７８（ａ）〜（ｄ）および図８２（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、共通配線１３と、共通配線端子部位CSに形成される共通配線端子部１３ａと、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線１３から延びる複数の共通電極接続部１３ｂと、共通配線内に形成される蓄積共通電極７２とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図７９（ａ）〜（ｃ）および図８２（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極１２を挟むように走査線１１上に形成される開口部６２、共通電極接続部１３ｂ上にそれぞれ形成される共通電極開口部６７、走査線端子部１１ａと共通配線端子部１３ａとにそれぞれ形成される開口部６３および各共通配線を結束するために共通配線端部上にそれぞれ形成される開口部（図示せず）を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、共通配線１３，共通配線端子部１３ａ、共通電極接続部１３ｂ、ゲート電極１２）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図８０（ａ）〜（ｄ）および図８２（ｄ）に示すように、上記基板上に同一真空中でスパッタエッチング後スパッタリングにより連続して約５０ｎｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DS上に形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、共通配線端子部１３ａ上に形成された開口部６３を通して共通配線端子部１３ａに接続する接続電極部４２と、各共通配線端部上に形成された開口部（図示せず）を通して各共通配線を結束し、前記共通配線端子部１３ａ上の接続電極部４２に連結する共通配線連結線（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通電極接続部１３ｂ上に形成された開口部６７を通して基部が共通配線１３に接続される複数の共通電極１４と、この共通電極に対向して延びる画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図８１（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図７７（ａ）〜（ｄ）および図８２（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａおよび共通配線端子部１３ａ上の接続電極部４２および信号線端子部３１ａ上の保護絶縁層３と、少なくとも第２の導体層（信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１、共通配線連結線）の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層２０が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６２と保護絶縁層３の辺部とを交差させ、前記開口部６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって第１の導体層１０上に半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して第２の導体層５０が積層された走査線端子１５および共通配線端子１６と、第２の導体層５０からなる信号線端子３５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１０と同様にＡｌとＴｉなどの高融点金属やその窒化膜との積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成して、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよい。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを主体とする合金を積層した形態を示したが、Ｔｉなどの高融点金属の窒化膜を最上層に用いた膜構造、例えば下からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造にしてもよく、またＣｒの上にＩＴＯを積層した構造にしてもよい。ここでＴｉなどの高融点金属の窒化膜を最上層に用いた場合は、実施形態１で説明したように窒化膜の窒素濃度を２５原子％以上にすることが望ましい。

実施形態１４のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の第１の導体層が第２の導体層との接続部を除き全てゲート絶縁層で被覆されているので、第２の導体層のエッチング中に下層の走査線やゲート電極などの回路要素が侵食されたり、走査線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。
またこのアクティブマトリックス基板は、ＴＦＴ部のチャネルギャップが延びる方向の半導体層の両側側面の一部が保護絶縁層で被覆されているので、半導体層の側面を経路とするリークを防止でき、薄膜トランジスタの信頼性を確保することができる。
またこのアクティブマトリックス基板は、共通電極と画素電極部の段差を小さくできるので、パネル工程での配向制御が容易である。
またこのアクティブマトリックス基板は、走査線および信号線にＡｌまたはＡｌを主体とする合金を用いることができ、走査線および信号線の配線抵抗を低減できると共に走査線端子部での走査線ドライバとの接続信頼性および信号線端子部での信号線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、走査線と信号線との交差部分に半導体層が形成されているので、走査線と信号線との絶縁耐圧が向上する。

（実施形態１５）
図８３（ａ）は実施形態１５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図８３（ｂ）はその線Ａ−Ａ’で切った断面図、図８３（ｃ）はその線Ｂ−Ｂ’で切った断面図、図８３（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図８４〜図８７はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図８３と同様に、図８４〜図８６の（ａ）は１画素領域を示す透視平面図、図８４〜図８６の（ｂ）、（ｃ）、（ｄ）と図８７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図８８（ａ）は左側が走査線端子部位GSの、中央が信号線端子部DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図８８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１５のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲート電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通電極１４と画素電極４１とはガラス基板１上で信号線３１と同層に形成され、かつガラス基板１上で走査線１１と同層に形成された共通配線１３はゲート絶縁層２および半導体層２０を貫通して形成された開口部６７を通して共通電極１４と互いに接続されている。信号線３１と走査線１１および共通配線１３とはそめ交差部においてゲート絶縁層２および半導体層２０により絶縁されている。

走査線１１と共通配線１３が形成される第１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合金から形成されている。信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１、共通電極１４を形成する第２の導体層５０は、ＭｏやＣｒからなる下層金属層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層金属層３０Ｂを積層して形成されている。
共通電極１４と画素電極４１は、第２の導体層がゲート絶縁層２および半導体層２０の積層膜の側面を覆うように共通配線１３に接続された共通電極の基部とソース電極３３からそれぞれガラス基板１上に垂下し、さらにガラス基板上を窓部Wdに延びて櫛歯状に対向して形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、共通配線１３内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。

この実施形態１５のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図８４（ａ）〜（ｄ）および図８８（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、共通配線１３と、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線１３から窓部Wdに延びる複数の共通電極接続部１３ｂと、共通配線内に形成される蓄積共通電極７２とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図８５（ａ）〜（ｄ）および図８８（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極１２を挟むように走査線１１上に形成される開口部６２、共通電極接続部１３ｂ上にそれぞれ形成される共通電極開口部６７、走査線端部１１ｂと共通配線端部１３ｃとにそれぞれ形成される開口部６３および各共通配線を結束するために共通配線端部上にそれぞれ形成される開口部（図示せず）を除き、少なくとも前記第１の導体層１０（走査線１１、共通配線１３、共通電極接続部１３ｂ、ゲート電極１２）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図８６（ａ）〜（ｄ）および図８８（ｄ）に示すように、上記基板上に同一真空中でスパッタエッチング後スパッタリングにより連続して約５０ｎｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DS上に形成される信号線端子部３１ａと、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに延びて走査線端子部位DSに形成される走査線端子部１１ａと、外周部Ssに隣接する共通配線端部１３ｃ上に形成された開口部６３を通してこの共通配線端部に接続する接続電極部４２と、この接続電極部からさらに延びて共通配線始端部CSに形成される共通電極端子部１３ａと、各共通配線端部上に形成された開口部（図示せず）を通して各共通配線を結束し、前記共通配線端部１３ｃ上の接続電極部４２に連結する共通配線連結線（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通電極接続部１３ｂ上に形成された開口部６７を通して基部が共通配線１３に接続される複数の共通電極１４と、この共通電極に対向して延びる画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図８７（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図８３（ａ）〜（ｄ）および図８８（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａおよび共通配線端子部１３ａおよび信号線端子部３１ａ上の保護絶縁層３と、少なくとも第２の導体層（信号線３１，ドレイン電極３２、ソース電極３３、画素電極４１、共通電極１４、共通配線連結線）の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層２０が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６２と保護絶縁層３の辺部とを交差させ、前記開口部６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって第２の導体層からなる走査線端子１５および共通配線端子１６および信号線端子３５を露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１０と同様にＡｌとＴｉなどの高融点金属やその窒化膜との積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成して、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよい。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを主体とする合金を積層した形態を示したが、Ｔｉなどの高融点金属の窒化膜を最上層に用いた膜構造、例えば下からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造にしてもよく、またＣｒの上にＩＴＯを積層した構造にしてもよい。ここでＴｉなどの高融点金属の窒化膜を最上層に用いた場合は、窒化膜の窒素濃度を２５原子％以上にすることが望ましい。

実施形態１５のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留がに向上する。
信号線の導体層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、配向制御の容易化の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧の向上の効果については、実施形態１４と全く同様である。

（実施形態１６）
図８９（ａ）は実施形態１６のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図８９（ｂ）はその線Ａ−Ａ’で切った断面図、図８９（ｃ）はその線Ｂ−Ｂ’で切った断面図、図８９（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図９０〜図９３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図８９と同様に、図９０〜図９２の（ａ）は１画素領域を示す透視平面図、図９０〜図９２の（ｂ）、（ｃ）、（ｄ）と図９３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図９４（ａ）は左側が走査線端子部位GSの、中央が信号線端子部DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図９４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１６のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通配線１３と共通電極１４はガラス基板１上で走査線１１と同層に形成され、かつ画素電極４１はガラス基板１上で信号線３１と同層に形成されている。また信号線３１と走査線１１および共通配線１３とはその交差部においてゲート絶縁層２および半導体層２０により絶縁されている。

走査線１１、共通配線１３、共通電極１４が形成される第１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合金から形成されている。信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１を形成する第２の導体層５０は、ＭｏやＣｒからなる下層金属層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層金属層３０Ｂを積層して形成されている。
画素電極４１は、第２の導体層がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらにガラス基板上を窓部Wdに延びて共通電極１４と対向して櫛歯状に形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、共通配線１３内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。

この実施形態１６のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程）図９０（ａ）〜（ｄ）および図９４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSの走査線端子部１１ａと、共通配線１３と、共通配線端子部位CSの共通配線端子部１３ａと、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線から窓部Wdに延びる複数の共通電極１４と、共通配線内に形成される蓄積共通電極７２とを残して第１の導体層１０をエッチング除去する。
（第２工程）図９１（ａ）〜（ｃ）および図９４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極１２を挟むように走査線１１上に形成される開口部６２、走査線端子部１１ａと共通配線端子部１３ａとにそれぞれ形成される開口部６３および各共通配線を結束するために共通配線端部上にそれぞれ形成される開口部（図示せず）を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、共通配線１３、共通配線端子部１３ａ、共通電極１４、ゲート電極１２）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程）図９２（ａ）〜（ｄ）および図９４（ｄ）に示すように、上記基板上に同一真空中でスパッタエッチング後スパッタリングにより連続して約５０ｎｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部に接続する接続電極部４２と、共通配線端子部１３ａ上に形成された開口部６３を通して共通配線端子部に接続する接続電極部４２と、各共通配線端部上に形成された開口部（図示せず）を通して各共通配線を結束し、前記共通配線端子部１３ａ上の接続電極部４２に連結する共通配線連結線（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通電極１４に対向して延びる画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図９３（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６２を越えてアモルファスシリコン層２１が露出する。
（第４工程）図９１（ａ）〜（ｄ）および図９４（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａおよび共通配線端子部１３ａ上の接続電極部４２および信号線端子部３１ａ上の保護絶縁層３と、少なくとも第２の導体層（信号線３１，ドレイン電極３２、ソース電極３３、画素電極４１、共通配線連結線）の上面および側面が全て保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層２０が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、開口部６２と保護絶縁層３の辺部とを交差させ、前記開口部６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって第１の導体層１０上に半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して第２の導体層５０が積層された走査線端子１５および共通配線端子１６と、第２の導体層５０からなる信号線端子３５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１０と同様にＡｌとＴｉなどの高融点金属やその窒化膜との積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成して、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよい。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを主体とする合金を積層した形態を示したが、Ｔｉなどの高融点金属の窒化膜を最上層に用いた膜構造、例えば下からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造にしてもよく、またＣｒの上にＩＴＯを積層した構造にしてもよい。ここでＴｉなどの高融点金属の窒化膜を最上層に用いた場合は、窒化膜の窒素濃度を２５原子％以上にすることが望ましい。

実施形態１６のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、共通電極と画素電極が異なる層に形成されているので、共通電極と画素電極のショートを低減でき、歩留を向上することができる。
信号線の導体層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧の向上の効果については、実施形態１４と全く同様である。

（実施形態１７）
図９５（ａ）は実施形態１７のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図９５（ｂ）はその線Ａ−Ａ’で切った断面図、図９５（ｃ）はその線Ｂ−Ｂ’で切った断面図、図９５（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図９６〜図９９はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図９５と同様に、図９６〜図９８の（ａ）は１画素領域を示す透視平面図、図９６〜図９８の（ｂ）、（ｃ）、（ｄ）と図９９（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１００（ａ）は左側が走査線端子部位GSの、中央が信号線端子部DSの、右側が共通配線端子部位CSのそれぞれ長辺方向の断面図である。図１００（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１７のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の共通配線１３とが交互に平行に配列され、複数の信号線３１がゲート絶縁層２を介して前記走査線に直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１の一部をゲート電極１２とし、このゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた窓部Wdに櫛歯状の画素電極４１と、画素電極に対向して共通配線１３に接続された櫛歯状の共通電極１４とが形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続され、画素電極４１と共通電極１４との間にガラス基板１に対して横方向の電界を形成するＩＰＳ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、共通配線１３と共通電極１４はガラス基板１上で走査線１１と同層に形成され、かつ画素電極４１はガラス基板１上で信号線３１と同層に形成されている。また信号線３１と走査線１１および共通配線１３とはその交差部においてゲート絶縁層２および半導体層２０により絶縁されている。

走査線１１、共通配線１３、共通電極１４が形成される第１の導体層１０は、Ａｌを主体とし例えばＮｄを含む合金から形成されている。信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１を形成する第２の導体層５０は、ＭｏやＣｒからなる下層金属層３０Ａ上にＡｌまたはＡｌを主体とする合金からなる上層金属層３０Ｂを積層して形成されている。
画素電極４１は、第２の導体層がゲート絶縁層２および半導体層２０の積層膜の側面を覆うようにソース電極３３からガラス基板１上に垂下し、さらにガラス基板上を窓部Wdに延びて共通電極１４と対向して櫛歯状に形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、共通配線１３内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。

この実施形態１７のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図９６（ａ）〜（ｄ）および図１００（ｂ）に示すように、まずガラス基板１上にスパッタリングにより約２５０ｎｍのＡｌ−Ｎｄ合金を成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、共通配線１３と、それぞれの画素領域において走査線の一部を共有するゲ−ト電極１２と、共通配線から窓部Wdに延びる複数の共通電極１４と、共通配線内に形成される蓄積共通電極７２とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図９７（ａ）〜（ｄ）および図１００（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、ＴＦＴ部Tfにおいてゲート電極１２を挟むように走査線１１上に形成される開口部６２、走査線端部１１ｂ上と共通配線端部１３ｃ上とにそれぞれ形成される開口部６３および各共通配線を結束するために共通配線端部上にそれぞれ形成される開口部（図示せず）を除き、少なくとも前記第１の導体層１０（走査線１１、共通配線１３、共通電極１４、ゲート電極１２）の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図９８（ａ）〜（ｄ）および図１００（ｄ）に示すように、上記基板上に同一真空中でスパッタエッチング後スパッタリングにより連続して約５０ｎｍのＭｏからなる下層金属層３０Ａと約１５０ｎｍのＡｌからなる上層金属層３０Ｂを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部に接続する接続電極部４２と、この接続電極部からさらに延びて走査線端子部位GSに形成される走査線端子部１１ａと、外周部Ssに隣接する共通配線端部１３ｃ上に形成された開口部６３を通してこの共通配線端部に接続する接続電極部４２と、この接続電極部からさらに延びて共通配線端子部位CSに形成される共通配線端子部１３ａと、各共通配線端部上に形成された開口部（図示せず）を通して各共通配線を結束し、前記共通配線端部１３ｃ上の接続電極部４２に連結する共通配線連結線（図示せず）と、それぞれの画素領域において信号線３１からＴＦＴ部Tfに延びるドレイン電極３２と、共通電極１４に対向して延びる画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して第２の導体層５０をエッチング除去する。この際、画素電極４１の一部は蓄積容量部Cpにおいて共通配線１３の一部分と重畳するように延ばして蓄積容量電極７１を形成する。
次に図９９（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図９５（ａ）〜（ｄ）および図１００（ａ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａおよび共通配線端子部１３ａおよび信号線端子部３１ａ上の保護絶縁層３と、少なくとも第２の導体層（信号線３１、ドレイン電極３２、ソース電極３３、画素電極４１、共通配線連結線）の上面および側面が全て保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層２０が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６２と保護絶縁層３の辺部とを交差させ、開口部６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって第２の導体層からなる走査線端子１５および信号線端子３５および共通配線端子１６を露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌ−Ｎｄ合金を用いた形態を示したが、実施形態１０と同様にＡｌとＴｉなどの高融点金属やその窒化膜との積層膜や、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成して、例えばＴｉとＡｌとＴｉの３層の積層膜にしてもよい。また第２の導体層にＭｏやＣｒの上にＡｌやＡｌを主体とする合金を積層した形態を示したが、Ｔｉなどの高融点金属の窒化膜を最上層に用いた膜構造、例えば下からＴｉ、Ａｌ、Ｔｉの窒化膜を積層したような構造にしてもよく、またＣｒの上にＩＴＯを積層した構造にしてもよい。ここでＴｉなどの高融点金属の窒化膜を最上層に用いた場合は、窒化膜の窒素濃度を２５原子％以上にすることが望ましい。

実施形態１７のＩＰＳ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、共通電極と画素電極が異なる層に形成されているので、共通電極と画素電極のショートを低減でき、歩留を向上することができる。
信号線の導体層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧の向上の効果については、実施形態１４と全く同様である。

（実施形態１８）
図１０１（ａ）は実施形態１８のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１０１（ｂ）はその線Ａ−Ａ’で切った断面図、図１０１（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１０１（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１０２〜図１０５はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１０１と同様に、図１０２〜図１０４の（ａ）は１画素領域を示す透視平面図、図１０２〜図１０４の（ｂ）、（ｃ）、（ｄ）と図１０５（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１０６（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１０６（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１８のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合金などの高融点金属またはこれらの窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態１８のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１０２（ａ）〜（ｄ）および図１０６（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１０３（ａ）〜（ｄ）および図１０６（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。フォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に第１の導体層１０に達する開口部６１、６２が形成され、かつ走査線端子部１１ａ上に第１の導体層１０に達する開口部６３が形成される。
（第３工程） 図１０４（ａ）〜（ｄ）および図１０６（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図１０５（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１０１（ａ）〜（ｄ）および図１０６（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａ上の接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１８のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、走査線と共に形成された透明絶縁性基板上の導体層が透明導電層との接続部を除き全てゲート絶縁層で被覆されているので、信号線の金属層や透明導電層のエッチング中に下層の走査線やゲート電極などの回路要素が侵食されたり、走査線と信号線がショートしたりすることがなく、歩留を向上することができる。
またこのアクティブマトリックス基板は、保護トランジスタが形成可能であり、製造工程中での不用意な電撃から画素領域のＴＦＴを保護することができる。また走査線と信号線間の絶縁破壊を防止することができ、歩留を向上することができる。
またこのアクティブマトリックス基板は、ＴＦＴ部のチャネルギャップが延びる方向の半導体層の両側側面の一部が保護絶縁層で被覆されているので、半導体層の側面を経路とするリークを防止でき、薄膜トランジスタの信頼性を確保することができる。
またこのアクティブマトリックス基板は、信号線の金属層や透明導電層のエッチング時にゲート電極上のゲート絶縁層と半導体層とを貫通する開口部を通してエッチング液がしみ込み、ゲート電極や走査線の下層の導電膜が侵食されることを防止でき、歩留を向上することができる。
またこのアクティブマトリックス基板は、信号線が金属層と透明導電層とで積層されて形成されているので、信号線の配線抵抗が低減できると共に断線不良などによる歩留の低下が抑えられ、またソース電極と画素電極とが透明導電層によって一体に形成されているので、接続による電気抵抗の増大が抑えられ信頼性が向上する。
またこのアクティブマトリックス基板は、走査線がＡｌとＴｉなどの高融点金属との積層膜で形成されているので、走査線の配線抵抗を低減できる。また走査線端子の走査線ドライバとの接続部がＩＴＯで形成されているので、端子部での表面酸化を防止でき、走査線ドライバとの接続信頼性を確保することができる。
またこのアクティブマトリックス基板は、信号線の下層に半導体層が形成されているので、走査線と信号線との絶縁耐圧が向上する。また画素電極と遮光層とが少なくとも部分的に重畳するように形成されているので、重ねずれマージンを大きくとらなければならないカラーフィルター基板のブラックマトリックスを縮小でき、開口率を向上することができる。

（実施形態１９）
図１０７（ａ）は実施形態１９のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１０７（ｂ）はその線Ａ−Ａ’で切った断面図、図１０７（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１０７（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１０８〜図１１１はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１０７と同様に、図１０８〜図１１０の（ａ）は１画素領域を示す透視平面図、図１０８〜図１１０の（ｂ）、（ｃ）、（ｄ）と図１１１（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１１２（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１１２（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態１９のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態１９のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１０８（ａ）〜（ｄ）および図１１２（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１０９（ａ）〜（ｄ）および図１１２（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端部１１ｂ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に第１の導体層１０に達する開口部６１、６２が形成され、かつ走査線端部１１ｂ上に第１の導体層１０に達する開口部６３が形成される。
（第３工程） 図１１０（ａ）〜（ｄ）および図１１２（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図１１１（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１０７（ａ）〜（ｄ）および図１１２（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および走査線端子１５および共通配線端子（図示せず）とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態１９のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１８と全く同様である。

（実施形態２０）
図１１３（ａ）は実施形態２０のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１１３（ｂ）はその線Ａ−Ａ’で切った断面図、図１１３（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１１３（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１１４〜図１１７はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１１３と同様に、図１１４〜図１１６の（ａ）は１画素領域を示す透視平面図、図１１４〜図１１６の（ｂ）、（ｃ）、（ｄ）と図１１７（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１１８（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１１８（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２０のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して透明導電層４０が接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２、下層信号線１８を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また上層信号線３６、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２０のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１１４（ａ）〜（ｄ）および図１１８（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間にこの走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１１５（ａ）〜（ｄ）および図１１８（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層信号線１８の両端部上に形成される開口部６５および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、ゲート電極１２、下層信号線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図１１６（ａ）〜（ｄ）および図１１８（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、信号線端子部位DSに形成される信号線端子部３１ａと、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図１１７（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１１３（ａ）〜（ｄ）および図１１８（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａ上の接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２０のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線の一部が下層信号線として画素電極と異なる層に形成されているので、信号線と画素電極とのショートを低減でき、歩留を向上することができる。
信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１８と全く同様である。

（実施形態２１）
図１１９（ａ）は実施形態２１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１１９（ｂ）はその線Ａ−Ａ’で切った断面図、図１１９（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１１９（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１２０〜図１２３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。図１１９と同様に、図１２０〜図１２２の（ａ）は１画素領域を示す透視平面図、図１２０〜図１２２の（ｂ）、（ｃ）、（ｄ）と図１２３（ａ）、（ｂ）、（ｃ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１２４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１２４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２１のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して透明導電層４０が接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２、下層信号線１８を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また上層信号線３６、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２１のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１２０（ａ）〜（ｄ）および図１２４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間にこの走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１２１（ａ）〜（ｄ）および図１２４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層信号線１８の両端部上に形成される開口部６５および走査線端部１１ｂ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、下層信号線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図１２２（ａ）〜（ｄ）および図１２４（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａと、信号線端子部位DSに形成される信号線端子部３１ａと、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において、上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
次に図１２３（ａ）〜（ｃ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１１９（ａ）〜（ｄ）および図１２３（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる走査線端子１５および信号線端子３５および共通配線端子（図示せず）とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、ＣｒやＭｏの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２１のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、信号線の一部が下層信号線として画素電極と異なる層に形成されているので、信号線と画素電極とのショートを低減でき、歩留を向上することができる。
信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１８と全く同様である。

（実施形態２２）
図１２５（ａ）は実施形態２２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１２５（ｂ）はその線Ａ−Ａ’で切った断面図、図１２５（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１２５（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１２６〜図１２８はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図１２５と同様に、図１２６〜図１２８の（ａ）は１画素領域を示す透視平面図、図１２６〜図１２８の（ｂ）、（ｃ）、（ｄ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１２９（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１２９（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２２のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

実施形態１８と同様に、このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉ、Ｔａ、Ｎｂ、Ｃｒやこれらの合金などの高融点金属またはこれらの窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

本実施形態が実施形態１８と異なるところは、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２がＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっていることである。
なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２２のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１２６（ａ）〜（ｄ）および図１２９（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１２７（ａ）〜（ｄ）および図１２９（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１を成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に導体層１０に達する開口部６１、６２が形成され、かつ走査線端子部１１ａ上に導体層１０に達する開口部６３が形成される。
（第３工程） 図１２８（ａ）〜（ｄ）および図１２９（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、共通配線と共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去する。次いで露出した金属層３０およびｎ⁺アモルファスシリコン層２２を順次エッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
（第４工程） 図１２５（ａ）〜（ｄ）および図１２９（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａ上の接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２２のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１８と全く同様である。

（実施形態２３）
図１３０（ａ）は実施形態２３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１３０（ｂ）はその線Ａ−Ａ’で切った断面図、図１３０（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１３０（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１３１〜図１３３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図１３０と同様に、図１３１〜図１３３の（ａ）は１画素領域を示す透視平面図、図１３１〜図１３３の（ｂ）、（ｃ）、（ｄ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１３４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１３４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２３のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と第２の導体層５０からなる複数の信号線３１とがゲート絶縁層２を介して直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

実施形態１９と同様に、このアクティブマトリックス基板において、走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

本実施形態が実施形態１９と異なるところは、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２がＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっていることである。
なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２３のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１３１（ａ）〜（ｄ）および図１３４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１３２（ａ）〜（ｄ）および図１３４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１を成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２および走査線端部１１ｂ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、ゲート電極１２上および走査線１１上の２箇所に導体層１０に達する開口部６１、６２が形成され、かつ走査線端部１１ｂ上に導体層１０に達する開口部６３が形成される。
（第３工程） 図１３３（ａ）〜（ｄ）および図１３４（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、信号線端子部位DSに形成される信号線端子部３１ａと、走査線端部１１ｂ上に形成された開口部６３を通して走査線端子部１１ｂに接続する接続電極部４２と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａと、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去する。次いで露出した金属層３０およびｎ⁺アモルファスシリコン層２２を順次エッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
（第４工程） 図１３０（ａ）〜（ｄ）および図１３４（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも信号線３１の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および走査線端子１５および共通配線端子（図示せず）とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２３のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態１９と全く同様である。

（実施形態２４）
図１３５（ａ）は実施形態２４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１３５（ｂ）はその線Ａ−Ａ’で切った断面図、図１３５（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１３５（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１３６〜図１３８はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図１３５と同様に、図１３６〜図１３８の（ａ）は１画素領域を示す透視平面図、図１３６〜図１３８の（ｂ）、（ｃ）、（ｄ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１３９（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１３９（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２４のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

実施形態２０と同様に、このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して透明導電層４０が接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。
画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

本実施形態が実施形態２０と異なるところは、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２がＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっていることである。
なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２４のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１３６（ａ）〜（ｄ）および図１３９（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、走査線端子部位GSに形成される走査線端子部１１ａと、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間にこの走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１３７（ａ）〜（ｄ）および図１３９（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１を成膜し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層信号線１８の両端部上に形成される開口部６５および走査線端子部１１ａ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、走査線端子部１１ａ、ゲート電極１２、下層信号線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図１３８（ａ）〜（ｄ）および図１３９（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａ上に形成された開口部６３を通して走査線端子部１１ａに接続する接続電極部４２と、信号線端子部位DSに形成される信号線端子部３１ａと、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、共通配線および共通配線端子部（図示せず）と、それぞれの画素領域において上層信号線３６からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去する。次いで露出した金属層３０およびｎ⁺アモルファスシリコン層２２を順次エッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
（第４工程） 図１３５（ａ）〜（ｄ）および図１３９（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および前記接続電極部４２および信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および共通配線端子（図示せず）と、第１の導体層１０上に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６３を通して透明導電層４０が積層された走査線端子１５とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２４のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
信号線と画素電極とのショート低減の効果、信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態２０と全く同様である。

（実施形態２５）
図１４０（ａ）は実施形態２５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１４０（ｂ）はその線Ａ−Ａ’で切った断面図、図１４０（ｃ）はその線Ｂ−Ｂ’で切った断面図、図１４０（ｄ）はその線Ｃ−Ｃ’で切った断面図である。また図１４１〜図１４３はこのアクティブマトリックス基板の製造工程を示す図で、それぞれ第１工程〜第３工程を示す。図１４０と同様に、図１４１〜図１４３の（ａ）は１画素領域を示す透視平面図、図１４１〜図１４３の（ｂ）、（ｃ）、（ｄ）はそれぞれ前記線Ａ−Ａ’、線Ｂ−Ｂ’、線Ｃ−Ｃ’で切った断面図である。また図１４４（ａ）はこのアクティブマトリックス基板の端子部の断面図で、左側が走査線端子部位GSの、右側が信号線端子部位DSのそれぞれ長辺方向の断面図である。図１４４（ｂ）〜（ｄ）はそれぞれこの端子部分の第１工程〜第３工程を示す図である。
この実施形態２５のアクティブマトリックス基板は、ガラス基板１上に第１の導体層１０からなる複数の走査線１１と複数の信号線３１とが直交して配列され、この走査線１１と信号線３１との交点付近のＴＦＴ部Tfに、走査線１１から延びるゲート電極１２と、このゲ−ト電極にゲート絶縁層２を介して対向する島状のアモルファスシリコン層２１およびｎ⁺アモルファスシリコン層２２からなる半導体層２０と、この半導体層上に第２の導体層５０からなりチャネルギャップ２３を隔てて形成された一対のドレイン電極３２およびソース電極３３とからなる逆スタガ型ＴＦＴが形成され、走査線１１と信号線３１とに囲まれた光が透過する窓部Wdに、透明導電層４０からなる画素電極４１が形成され、ドレイン電極３２は信号線３１に、ソース電極３３は画素電極４１にそれぞれ接続されてＴＮ型のアクティブマトリックス基板を構成している。

実施形態２１と同様に、このアクティブマトリックス基板において、信号線３１は、ガラス基板１上で隣合う走査線１１の間に走査線と非接触に形成された第１の導体層１０からなる下層信号線１８と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して透明導電層４０が接続する第２の導体層５０からなる上層信号線３６とから形成されている。

走査線１１、ゲート電極１２を形成する第１の導体層１０は、ＡｌまたはＡｌを主体とする合金からなる下層金属層１０ＡとＴｉなどの高融点金属またはその窒化膜からなる上層金属層１０Ｂとを積層して形成されている。また信号線３１、ドレイン電極３２、ソース電極３３を形成する第２の導体層５０は、Ｃｒからなる金属層３０上にＩＴＯからなる透明導電層４０を積層して形成されている。 画素電極４１は、ソース電極３３上層の透明導電層４０がゲート絶縁層２と半導体層２０と金属層３０との積層膜の側面を覆うようにガラス基板１上に垂下し、さらにガラス基板１上を窓部Wdに延びて形成されている。
また走査線１１と共に形成されたガラス基板１上の導体層１０の側面は全てゲート絶縁層２で被覆されている。またＴＦＴ部Tfのチャネルギャップ２３が延びる方向のアモルファスシリコン層２１の両側の側面の一部が保護絶縁層３で被覆されている。

本実施形態が実施形態２１と異なるところは、ＴＦＴ部Tfにおけるｎ⁺アモルファスシリコン層２２がＶ属元素であるリンのドーピング処理により形成され、そのオーミックコンタクト層の厚さが３ｎｍ〜６ｎｍの範囲内になっていることである。
なお画素電極４１は、前段の走査線１１内に形成される蓄積共通電極７２上にゲート絶縁層２を介して重畳するように延びて蓄積容量電極７１を形成し、この画素領域における蓄積容量部Cpを構成している。またこの画素領域には、ゲート絶縁層２を介して一部が画素電極４１の１辺部と重畳するように、第１の導体層１０からなる遮光層１７が形成されている。

この実施形態２５のアクティブマトリックス基板は、順次以下の４工程で製造することができる。
（第１工程） 図１４１（ａ）〜（ｄ）および図１４４（ｂ）に示すように、まずガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線１１と、それぞれの画素領域において走査線１１からＴＦＴ部Tfに延びるゲート電極１２と、隣合う走査線１１の間にこの走査線と非接触に形成され信号線３１の一部となる下層信号線１８と、前段の走査線１１内に形成される蓄積共通電極７２と、遮光層１７とを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１４２（ａ）〜（ｄ）および図１４４（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約１００ｎｍのアモルファスシリコン層２１を成摸し、同一真空中でＰＨ₃プラズマ処理によるリンのドーピング処理を行ってアモルファスシリコン層２１の表層に３ｎｍ〜６ｎｍの範囲内のｎ⁺アモルファスシリコン層からなるオーミックコンタクト層を形成した後、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、ゲート電極１２上の長さ方向先端側の開口部６１、ゲート電極基部の走査線１１上の開口部６２、下層信号線１８の両端部上に形成される開口部６５および走査線端部１１ｂ上に形成される開口部６３を除き、少なくとも前記第１の導体層１０（走査線１１、ゲート電極１２、下層信号線１８、遮光層１７）の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０およひ半導体層２０およひケート絶縁層２を順次エッチング除去する。これによって窓部Wdから金属層３０および半導体層２０およびゲート絶縁層２が除去されてガラス基板１が露出すると共に、それぞれ第１の導体層１０に達する開口部６１、６２、６３、６５が形成される。
（第３工程） 図１４３（ａ）〜（ｄ）および図１４４（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、走査線端部１１ｂ上に形成された開口部６３を通して走査線端部１１ｂに接続する接続電極部４２と、信号線端子部位DSに形成される信号線端子部３１ａと、共通配線および共通配線端子部（図示せず）と、隣接する画素領域の走査線１１を挟んで対向する下層信号線１８に金属層３０および半導体層２０およびゲート絶縁層２を貫通する開口部６５を通して接続する上層信号線３６と、この接続電極部からさらに金属層３０上を走査線端子部位GSに延びて形成される走査線端子部１１ａと、それぞれの画素領域において信号線からＴＦＴ部Tfに延びるドレイン電極３２と、画素電極４１と、この画素電極からＴＦＴ部Tfに延びてドレイン電極３２とチャネルギャップ２３を隔てて対向配置されるソース電極３３とを残して透明導電層４０をエッチング除去する。次いで露出した金属層３０およびｎ⁺アモルファスシリコン層２２を順次エッチング除去する。これによってチャネルギャップ２３が形成されると共にこのチャネルギャップが延びる方向に開口部６１、６２を越えてアモルファスシリコン層２１が露出する。この際、画素電極４１の辺部は蓄積容量部Cpにおいて蓄積共通電極７２と重畳するように延ばして蓄積容量電極７１を形成し、またこの辺部に隣接する画素電極の双方の辺部はそれぞれ遮光層１７と少なくとも一部が重畳するように形成する。
（第４工程） 図１４０（ａ）〜（ｄ）および図１４４（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、画素電極４１および走査線端子部１１ａおよび信号線端子部３１ａおよび共通配線端子部（図示せず）上の保護絶縁層３と、少なくとも上層信号線３６の上面および側面全体が保護絶縁層３で覆われるようにかつＴＦＴ部Tfの半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部６１、６２と保護絶縁層３の辺部とを交差させ、前記開口部６１、６２に露出したアモルファスシリコン層２１のチャネルギャップ２３側の側面の一部を保護絶縁層の辺部が垂下して覆うようにＴＦＴ部Tfの保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。これによって透明導電層４０からなる画素電極４１と、金属層３０および透明導電層４０の積層膜からなる信号線端子３５および走査線端子１５および共通配線端子（図示せず）とを露出させる。最後に約２８０℃のアニール工程を経てアクティブマトリックス基板を完成させる。

なおここでは第１の導体層にＡｌとＴｉの積層膜を用いた形態を示したが、Ａｌの下にさらにＴｉなどの高融点金属の下敷膜を形成してＴｉとＡｌとＴｉの３層の積層膜にしてもよいし、Ｃｒの単層膜であってもよい。
また本実施形態ではゲート電極が走査線から画素部に延びて形成される縦置き型のＴＦＴの形態を示したが、ゲート電極が走査線の一部を共有して形成される横置き型のＴＦＴであってもよい。

実施形態２５のＴＮ型アクティブマトリックス基板は、４工程で製造できるので、生産効率と歩留が向上する。
またこのアクティブマトリックス基板は、ドレイン電極およびソース電極のエッチング時に半導体層上層のオーミックコンタクト層も同時にエッチングでき、さらに半導体層の膜厚を１００ｎｍ程度に薄くできるので、生産効率を上げることができると同時に、半導体層の縦方向の抵抗値が低減でき、ＴＦＴの書き込み能力を向上させることができる。
信号線と画素電極とのショート低減の効果、信号線の金属層や透明導電層のエッチング時に走査線などの回路要素の侵食が防止される効果、静電保護の効果、ＴＦＴの信頼性向上の効果、走査線や信号線の低抵抗化などの効果および絶縁耐圧や開口率の向上の効果については、実施形態２１と全く同様である。

（実施形態２６）
図１４５（ａ）は実施形態２６のアクティブマトリックス基板における外周部Ssの一部を示す透視平面図であり、図１４５（ｂ）はその線Ｄ−Ｄ’で切った断面図である。図１４６（ａ）〜（ｃ）はこの外周部Ssの製造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、それぞれ第１工程〜第３工程を示す。

実施形態２６のアクティブマトリックス基板は、画素領域がマトリックス状に配置された表示面Dpの外側にそれぞれの走査線１１を連結するゲートシャントバス線９１とそれぞれの信号線３１を連結するドレインシャントバス線９２とが形成され、前記ゲートシャントバス線９１と前記ドレインシャントバス線９２とは重畳部９３において接続されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。但し実施形態２６〜実施形態３５では、走査線１１、ゲート１２を形成する第１の導体層１０がＡｌからなる下層金属層１０ＡとＴｉなどの高融点金属の窒化膜からなる上層金属層１０Ｂとを積層して形成されている場合を示した。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１４５（ａ）、図１４６（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、走査線端子部１１ａの外側で各々の走査線１１を連結するゲートシャントバス線９１と、このゲートシャントバス線の一方の端部に形成されるゲート側重畳部９３ａとを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１４６（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、ゲート側重畳部９３ａ上の金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１４６（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線端子部３５ａの外側で各々の信号線３１を連結するドレインシャントバス線９２と、このドレインシャントバス線の一方の端部にゲート側重畳部９３ａとゲート絶縁層２を介して対向するように形成されるドレイン側重畳部９３ｂとを残して透明導電層４０および金属層３０を順次エッチング除去し、次いで露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。
（第４工程） 図１４５（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、ゲートシャントバス線９１とドレインシャントバス線９２との前記重畳部９３上の保護絶縁層３をエッチング除去する。次に前記重畳部９３にレーザー光を照射し、ゲート絶縁層２を貫通してゲートシャントバス線９１とドレインシャントバス線９２とを融着し短絡させる。
これらのゲートシャントバス線９１およびドレインシャントバス線９２は以降の製造工程において切断除去される。

なおここではレーザー光線を用いてゲートシャントバス線とドレインシャントバス線を短絡させる形態を示したが、後述する銀打ちを行う方法を用いても同様に短絡させることができる。この方法は再現性よく短絡できるという利点がある。
また本実施形態では実施形態３の場合の周辺回路の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な周辺回路を形成することができる。

実施形態２６のアクティブマトリックス基板は、ゲートシャントバス線とドレインシャントバス線の融着が容易にでき、以降これらが切断除去されるまでの製造工程中で不用意な電撃が加わっても、走査線と信号線の間に電位差が生じないようにすることができ、絶縁破壊による走査線と信号線間のショートを防止することができる。

（実施形態２７）
図１４７（ａ）は実施形態２７のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、図１４７（ｂ）はその線Ｅ−Ｅ’で切った断面図である。図１４８（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態２７のアクティブマトリックス基板は、信号線入力側の外周部Ssにおいて、信号線３１がアモルファスシリコンからなる高抵抗線９５で相互に連結されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１４８（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、少なくとも高抵抗線９５が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１４８（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と高抵抗線９５が形成される部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１４８（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１を覆うように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。
次に図１４８（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、高抵抗線９５となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線３１と接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１４７（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは各々の信号線が１本の高抵抗線で連結される形態を示したが、高抵抗線は複数本配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態２７のアクティブマトリックス基板は、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を隣接する信号線に分散させることができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態２８）
図１４９（ａ）は実施形態２８のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、図１４９（ｂ）はその線Ｆ−Ｆ’で切った断面図である。図１５０（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態２８のアクティブマトリックス基板は、信号線入力側の外周部Ssにおいて、信号線３１がアモルファスシリコンからなる高抵抗線９５で相互に連結されている。さらに本実施形態では実施形態２７と異なり、各々の信号線３１から高抵抗線９５上を隣接する信号線に向かって延びる信号線延長部３８が形成されている。また高抵抗線９５は２本並列に設けられ、信号線延長部３８は隣接する信号線間で信号線を縦方向にして左右非対称にかつ互いに点対称になるように形成されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１５０（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、少なくとも高抵抗線９５が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１５０（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と高抵抗線９５が形成される部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１５０（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１および各々の信号線から高抵抗線９５となるアモルファスシリコン層２１上を隣接する信号線に向けて互いに非接触に延びる信号線延長部３８を覆うように残して、透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。
次に図１５０（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、高抵抗線９５となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線３１と接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１４９（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは各々の信号線が２本の高抵抗線で連結される形態を示したが、勿論１本の高抵抗線でもよく、この場合は信号線延長部は左右対称に形成される。さらに３本以上の高抵抗線が配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態２８のアクティブマトリックス基板は、隣接する信号線に向かって信号線延長部が延びて形成されているので、連結部の高抵抗線の距離が短くなり、また高抵抗線を２本設けることで、高抵抗線の抵抗値を下げることができる。このため以降の製造工程中で信号線に不用意な電撃が加わっても、電位を隣接する信号線に有効に分散させることができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態２９）
図１５１（ａ）は実施形態２９のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、図１５１（ｂ）はその線Ｇ−Ｇ’で切った断面図である。図１５２（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態２９のアクティブマトリックス基板は、実施形態２８と同様に信号線入力側の外周部Ssにおいて、信号線３１に隣接する信号線に向かって延びる信号線延長部３８が形成され、さらに隣接する信号線３１の間に非接触に第１の導体層１０からなる浮遊電極９６が形成され、この浮遊電極９６のそれぞれの端部がゲート絶縁層２およびアモルファスシリコン層２１を介して対向する信号線延長部３８と重畳するように配置されている。これらの信号線延長部３８は隣接する信号線間で信号線を縦方向にして左右非対称にかつ互いに点対称になるように形成されている。
このアクティブマトリックスの表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１５２（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、隣接する信号線間に非接触に延びる浮遊電極９６を残して第１の導体層１０をエッチング除去する。
（第２工程） 図１５２（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも浮遊電極９６を覆うようにかつ外周部Ssの信号線３１と、隣接する信号線に向かって延びる信号線延長部３８と、その間隙部とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１５２（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１および信号線延長部３８を覆うように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。
次に図１５２（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、対向する信号線延長部３８の間隙部のアモルファスシリコン層２１を露出させる。
（第４工程） 図１５１（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは浮遊電極をゲート電極とする静電保護素子が２個並列して配設される形態を示したが、１個または３個以上配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態２９のアクティブマトリックス基板は、浮遊電極をゲート電極とする静電保護素子が保護トランジスタとして働き、以降の製造工程中で信号線に不用意な電撃が加わっても、実施形態２８と同様に電位を隣接する信号線に有効に分散させることができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３０）
図１５３（ａ）は実施形態３０のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１５３（ｂ）はその線Ｈ−Ｈ’で切った断面図である。図１５４（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態３０のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部と共通配線１３とがアモルファスシリコンからなる高抵抗線９５で相互に連結されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１５４（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、少なくとも高抵抗線９５が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１５４（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、高抵抗線９５と、信号線３１の端部に対向する共通配線１３となる部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１５４（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１および共通配線１３を覆うように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。
次に図１５４（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線３１端部と共通配線１３との間隙部の高抵抗線９５となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線３１端部と共通配線１３とに接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１５３（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは各々の信号線と共通配線とが１本の高抵抗線で連結される形態を示したが、高抵抗線は複数本配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３０のアクティブマトリックス基板は、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３１）
図１５５（ａ）は実施形態３１のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１５５（ｂ）はその線Ｊ−Ｊ’で切った断面図である。図１５６（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態３１のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔが配列され、また信号線と直角方向に延びる共通配線１３から信号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端部１３Ｔを有する共通配線延長部１３Ｅが延び出ている。そして信号線３１の二つの側端部３１Ｔとそれぞれに対向する共通配線１３の側端部１３Ｔとがアモルファスシリコンからなる高抵抗線９５で相互に連結されている。また高抵抗線９５は２本並列に設けられ、前記側端部３１Ｔと１３Ｔとは信号線３１端部と共通配線延長部１３Ｅとの間で信号線を縦方向にしておおむね左右対称になるように形成されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１５６（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、少なくとも高抵抗線９５が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１５６（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、信号線の側端部３１Ｔと、共通配線の側端部１３Ｔと、共通配線延長部１３Ｅと、共通配線１３となる部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１５６（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１と、共通配線１３と、共通配線延長部１３Ｅとを覆うように残して、かつ信号線の側端部３１Ｔと共通配線の側端部１３Ｔとの間に間隙部が形成されるように透明導電層４０をエッチング除去し、次いで前記間隙部に露出した金属層３０をエッチング除去する。
次に図１５６（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線側端部３１Ｔと共通配線側端部１３Ｔとの間隙部の高抵抗線９５となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線側端部３１Ｔと共通配線側端部１３Ｔとに接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１５５（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは各々の信号線側端部と共通配線側端部が２本の高抵抗線で連結される形態を示したが、勿論１本の高抵抗線でもよく、さらに３本以上の高抵抗線が配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３１のアクティブマトリックス基板は、信号線と共通配線延長部からそれぞれ信号線側端部と共通配線側端部が延びて形成されているので、連結部の高抵抗線の距離が短くなり、また高抵抗線を２本設けることで、高抵抗線の抵抗値を下げることができる。このため以降の製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に有効に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３２）
図１５７（ａ）は実施形態３２のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１５７（ｂ）はその線Ｋ−Ｋ’で切った断面図である。図１５８（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。

実施形態３２のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔが配列され、また信号線と直角方向に延びる共通配線１３から信号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端部１３Ｔを有する共通配線延長部１３Ｅが延び出ている。またガラス基板１上に第１の導体層１０からなる浮遊電極９６が形成され、この浮遊電極９６のそれぞれの端部はゲート絶縁層２およびアモルファスシリコン層２１を介して前記の対向する信号線側端部３１Ｔと共通配線側端部１３Ｔとに重畳するように配置されている。これらの側端部は信号線３１端部と共通配線延長部１３Ｅとの間で信号線を縦方向にしておおむね左右対称になるように形成されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態３に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリツクス基板は、実施形態３の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１５８（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、両端部がそれぞれ後に形成される信号線側端部３１Ｔおよび共通配線側端部１３Ｔと重畳するように延びる浮遊電極９６を残して第１の導体層１０をエッチング除去する。
（第２工程） 図１５８（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、信号線側端部３１Ｔと、共通配線側端部１３Ｔと、共通配線延長部１３Ｅと、共通配線１３となる部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１５８（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１と、共通配線１３と、共通配線延長部１３Ｅとを覆うように残して、かつ信号線側端部３１Ｔと共通配線側端部１３Ｔとの間に間隙部が形成されるように透明導電層４０をエッチング除去し、次いで前記間隙部に露出した金属層３０をエッチング除去する。
次に図１５８（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線側端部３１Ｔと共通配線側端部１３Ｔとの間隙部のアモルファスシリコン層２１を露出させる。
（第４工程） 図１５７（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成する。（フォトリソグラフィ工程を通すが、この領域では保護絶縁層３は開口しない。）

なおここでは浮遊電極をゲート電極とする静電保護素子が２個並列して配設される形態を示したが、１個または３個以上配設されていてもよい。
また本実施形態では実施形態３の場合の静電保護素子の製造方法について説明したが、実施形態４〜実施形態９についても全く同様に製造することができる。また実施形態１、実施形態２についても、それらの製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３２のアクティブマトリックス基板は、浮遊電極をゲート電極とする静電保護素子が保護トランジスタとして働き、以降の製造工程中で信号線に不用意な電撃が加わっても、実施形態３１と同様に電位を隣接する信号線に有効に分散させることができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３３）
図１５９（ａ）は実施形態３３のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１５９（ｂ）はその線Ｌ−Ｌ’で切った断面図である。図１６０（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。
また図１６５は、このアクティブマトリックス基板の外周部Ssに形成された配線を示す概略図であり、図１６６（ａ）は図１６５における銀打ち部９７を示す透視平面図、図１６６（ｂ）はその線Ｄ−Ｄ’で切った断面図である。また図１６７（ａ）〜（ｃ）は銀打ち部９７の製造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、それぞれ第１工程〜第３工程を示す。

実施形態３３のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部と信号線３１と直角方向に延びる信号線連結線３９とがアモルファスシリコンからなる高抵抗線９５で相互に連結されている。また信号線連結線３９は表示面Dpの各共通配線１３がガラス基板１の一方の端部で結束された共通配線連結線１９と銀打ち部９７によって接続されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態６に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態６の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１６０（ａ）、図１６７（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、外周部Ssの共通配線連結線１９およびその末端に形成される共通配線銀打ち部９７Ｃを残し、少なくとも高抵抗線９５および信号線連結線３９が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１６０（ｂ）、図１６７（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、高抵抗線９５と、信号線３１の端部と対向する信号線連結線３９とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１６０（ｃ）、図１６７（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１と信号線連結線３９とを覆うように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。この際、透明導電層４０が信号線連結線３９の端部側面を垂下してゲート絶縁層２上を延び、信号線銀打ち部９７Ｄを形成するように透明導電層４０を残す。
次に図１６０（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線３１の端部と信号線連結線３９との間隙部の高抵抗線９５となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線３１端部と信号線連結線３９とに接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１５９（ａ）、（ｂ）および図１６６（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３およびゲート絶縁層２を貫通する開口部６９とを形成する。
最後に以降の工程で開口部６８、６９を通してそれぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃとが接続するように銀打ち部９７にＡｇを溶融して埋め込む。

なおここでは各々の信号線と共通配線とが１本の高抵抗線で連結される形態を示したが、高抵抗線は複数本配設されていてもよい。
また本実施形態では実施形態６の場合の静電保護素子の製造方法について説明したが、実施形態７〜実施形態９についても全く同様に製造することができる。また実施形態２についても、その製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３３のアクティブマトリックス基板は、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３４）
図１６１（ａ）は実施形態３４のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１６１（ｂ）はその線Ｍ−Ｍ’で切った断面図である。図１６２（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。図１６５〜図１６７は実施形態３３と同じである。
実施形態３４のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔが配列され、また信号線と直角方向に延びる信号線連結線３９から信号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端部３９Ｔを有する信号線連結線延長部３９Ｅが延び出ている。そして信号線３１の二つの側端部３１Ｔとそれぞれに対向する信号線連結線３９の側端部３９Ｔとがアモルファスシリコンからなる高抵抗線９５で相互に連結されている。高抵抗線９５は２本並列に設けられ、前記側端部３１Ｔと３９Ｔとは信号線３１端部と信号線連結線延長部３９Ｅとの間で信号線を縦方向にしておおむね左右対称になるように形成されている。また信号線連結線３９は表示面Dpの各共通配線１３がガラス基板１の一方の端部で結束された共通配線連結線１９と銀打ち部９７によって接続されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態６に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態６の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１６２（ａ）、図１６７（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、外周部Ssの共通配線連結線１９およびその末端に形成される共通配線銀打ち部９７Ｃを残し、少なくとも高抵抗線９５および信号線連結線３９が形成される部分の第１の導体層１０をエッチング除去する。
（第２工程） 図１６２（ｂ）、図１６７（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、信号線側端部３１Ｔと、信号線連結線側端部３９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３９となる部分とを残して金属層３０および半導体層２０を順次エッチング除去する。
（第３工程） 図１６２（ｃ）、図１６７（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１と、信号線連結線３９と、信号線連結線延長部３９Ｅとを覆うように残して、かつ信号線側端部３１Ｔと信号線連結線側端部３９Ｔとの間に間隙部が形成されるように透明導電層４０をエッチング除去し、次いで前記間隙部に露出した金属層３０をエッチング除去する。この際、透明導電層４０が信号線連結線３９の端部側面を垂下してゲート絶縁層２上を延び、信号線銀打ち部９７Ｄを形成するように透明導電層４０を残す。
次に図１６２（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔとの間隙部の高抵抗線となる部分のアモルファスシリコン層２１を露出させる。これによって工程数を増やすことなく信号線側端部３１Ｔと信号線連結線側端部３９Ｔとに接続された高抵抗線９５が一体的に形成される。
（第４工程） 図１６１（ａ）、（ｂ）および図１６６（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３およびゲート絶縁層２を貫通する開口部６９とを形成する。
最後に以降の工程で開口部６８、６９を通してそれぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃとが接続するように銀打ち部９７にＡｇを溶融して埋め込む。

なおここでは各々の信号線側端部と信号線連結線側端部が２本の高抵抗線で連結される形態を示したが、勿論１本の高抵抗線でもよく、さらに３本以上の高抵抗線が配設されていてもよい。
また本実施形態では実施形態６の場合の静電保護素子の製造方法について説明したが、実施形態７〜実施形態９についても全く同様に製造することができる。また実施形態２についても、その製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３４のアクティブマトリックス基板は、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３５）
図１６３（ａ）は実施形態３５のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxと外周部Ssの一部を示す透視平面図であり、図１６３（ｂ）はその線Ｎ−Ｎ’で切った断面図である。図１６４（ａ）〜（ｄ）はこの外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す。図１６５〜図１６７は実施形態３３と同じである。

実施形態３５のアクティブマトリックス基板は、信号線終端側の外周部Ssにおいて、各々の信号線３１の端部にそれぞれ二つの側端部３１Ｔが配列され、また信号線と直角方向に延びる信号線連結線３９から信号線の側端部３１Ｔにそれぞれ間隙部を隔てて対向する側端部３９Ｔを有する信号線連結線延長部３９Ｅが延び出ている。またガラス基板１上に第１の導体層１０からなる浮遊電極９６が形成され、この浮遊電極のそれぞれの端部はゲート絶縁層２およびアモルファスシリコン層２１を介して前記の対向する信号線側端部３１Ｔと信号線連結線側端部３９Ｔとに重畳するように配置されている。これらの側端部は信号線３１端部と信号線連結線延長部３９Ｅとの間で信号線を縦方向にしておおむね左右対称になるように形成されている。また信号線連結線３９は、表示面Dpの各共通配線１３がガラス基板１の一方の端部で結束された共通配線連結線１９と銀打ち部９７によって接続されている。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態６に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態６の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１６４（ａ）、図１６７（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉの窒化膜からなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの共通配線連結線１９およびその末端に形成される共通配線銀打ち部９７Ｃおよび両端部がそれぞれ後に形成される信号線側端部３１Ｔおよび信号線連結線側端部３９Ｔと重畳するように延びる浮遊電極９６を残して第１の導体層１０をエッチング除去する。
（第２工程） 図１６４（ｂ）、図１６７（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２５０ｎｍのＭｏからなる金属層３０とを成膜し、フォトリソグラフィ工程を通して、少なくとも外周部Ssの信号線３１と、信号線側端部３１Ｔと、信号線連結線側端部３９Ｔと、信号線連結線延長部３９Ｅと、信号線連結線３９となる部分とを残して金属層３０および半導体層２０を順次エッチング除去する。 （第３工程） 図１６４（ｃ）、図１６７（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、各々の信号線３１と、信号線連結線３９と、信号線連結線延長部３９Ｅとを覆うように残して、かつ信号線側端部３１Ｔと信号線連結線側端部３９Ｔとの間に間隙部が形成されるように透明導電層４０をエッチング除去し、次いで前記間隙部に露出した金属層３０をエッチング除去する。この際、透明導電層４０が信号線連結線３９の端部側面を垂下してゲート絶縁層２上を延び、信号線銀打ち部９７Ｄを形成するように透明導電層４０を残す。
次に図１６４（ｄ）に示すように、ＴＦＴ部Tfのチャネルギャップを形成するのと同時にｎ⁺アモルファスシリコン層２２をエッチング除去し、信号線側端部３１Ｔと信号線連結線側端部３９Ｔとの間隙部のアモルファスシリコン層２１を露出させる。
（第４工程） 図１６３（ａ）、（ｂ）および図１６６（ａ）、（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約３００ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、信号線銀打ち部９７Ｄ上の保護絶縁層３を貫通する開口部６８と、共通配線銀打ち部９７Ｃ上の保護絶縁層３およびゲート絶縁層２を貫通する開口部６９とを形成する。
最後に以降の工程で開口部６８、６９を通してそれぞれ信号線銀打ち部９７Ｄと共通配線銀打ち部９７Ｃとが接続するように銀打ち部９７にＡｇを溶融して埋め込む。

なおここでは浮遊電極をゲート電極とする静電保護素子が２個並列して配設される形態を示したが、１個または３個以上配設されていてもよい。
また本実施形態では実施形態６の場合の静電保護素子の製造方法について説明したが、実施形態７〜実施形態９についても全く同様に製造することができる。また実施形態２についても、その製造方法に応じて同様な静電保護素子を形成することができる。

実施形態３５のアクティブマトリックス基板は、浮遊電極をゲート電極とする静電保護素子が保護トランジスタとして働き、以降の製造工程中で信号線に不用意な電撃が加わっても、電位を共通配線に逃がすことができるので、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。

（実施形態３６）
図１６８はこのアクティブマトリックス基板の外周部Ssに形成された配線を示す概略図であり、図１６９は図１６８における保護トランジスタ部８０を示す透視平面図、図１７０（ａ）はその線Ａ−Ａ’で切った断面図、図１７１（ａ）はその線Ｂ−Ｂ’で切った断面図である。図１７０（ｂ）〜（ｅ）および図１７１（ｂ）〜（ｅ）はそれぞれ保護トランジスタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。また図１７２は保護トランジスタ部８０の作用を示す等価回路図である。

実施形態３６のアクティブマトリックス基板は、各画素領域Pxから外周部Ssに延びる信号線３１と、外周部Ssにおいてこれらの信号線３１と交差するように形成された共通配線１３との交差部にそれぞれ保護トランジスタ部８０が形成されている。保護トランジスタ部８０は第１トランジスタ部８１および第２トランジスタ部８２から構成される。第１トランジスタ部８１は共通配線１３の電位が或るしきい値を越えて信号線３１の電位より高くなったとき、第１トランジスタがＯＮ動作し共通配線１３から信号線３１に電流が導通する。一方第２トランジスタ部８２は信号線３１の電位が或るしきい値を越えて共通配線１３の電位より高くなったとき、第２トランジスタがＯＮ動作し信号線３１から共通配線１３に電流が導通する。電撃により信号線３１と共通配線１３との間に電位差が生じても、上記作用でこの電位差を解消し、絶縁破壊による走査線と信号線間のショートや画素領域のＴＦＴの特性変動を防止することができる。同様な保護トランジスタ部８０を走査線１１と共通配線１３との間にも形成することができる。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態１０に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態１０の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１７０（ｂ）、図１７１（ｂ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、保護トランジスタ部８０に共通配線１３と、共通配線１３に接続する第１トランジスタゲート電極８１Ｇと、共通配線１３から独立した位置に形成される第２トランジスタゲート電極８２Ｇとを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１７０（ｃ）、図１７１（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、共通配線１３に達する開口部８３と、第１トランジスタゲート電極８１Ｇに達する相対する二つの開口部８１Ｈと、第２トランジスタゲート電極８２Ｇに達する開口部８４および相対する二つの開口部８２Ｈとを除き、共通配線１３および第１トランジスタゲート電極８１Ｇおよび第２トランジスタゲート電極８２Ｇの上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図１７０（ｄ）、図１７１（ｄ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、信号線３１と、この信号線からそれぞれ第１トランジスタ部８１および第２トランジスタ部８２に延びて形成される第１トランジスタドレイン電極８１Ｄおよび第２トランジスタソース電極８２Ｓと、開口部８３の上部に独立して形成される分配電極８５と、この分配電極からそれぞれ第１トランジスタ部８１および第２トランジスタ部８２に延びて形成される第１トランジスタソース電極８１Ｓおよび第２トランジスタドレイン電極８２Ｄとを残して金属層３０および透明導電層４０を順次エッチング除去する。これによって開口部８３、８４を通してそれぞれ共通配線１３と分配電極８５、第２トランジスタゲート電極８２Ｇと第２トランジスタソース電極８２Ｓが接続される。
次に図１７０（ｅ）および図１７１（ｅ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってそれぞれ第１トランジスタ部８１および第２トランジスタ部８２のチャネルギャップ８１Ch、８２Chが形成されると共に、このチャネルギャップが延びる方向に開口部８１Ｈ、８２Ｈを越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１６９、図１７０（ａ）、図１７１（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、少なくとも信号線３１および分配電極８５の上面および側面全体が保護絶縁層３で覆われるようにかつ第１トランジスタ部８１および第２トランジスタ部８２の半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファスシリコン層２１のチャネルギャップ８１Ch、８２Ch側の側面の一部を保護絶縁層の辺部が垂下して覆うように第１トランジスタ部８１および第２トランジスタ部８２上の保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。

なお本実施形態では実施形態１０の保護トランジスタの製造方法について説明したが、実施形態１１〜実施形態１７についても全く同様にして保護トランジスタを形成することができる。

実施形態３６のアクティブマトリックス基板は、第２工程で第１の導体層に達する開口部を形成するため、第１の導体層と第２の導体層との電気的な接続ができるので、保護トランジスタを含めて４工程で製造することができる。

（実施形態３７）
図１６８はこのアクティブマトリックス基板の外周部Ssに形成された配線を示す概略図であり、図１７３は図１６８における保護トランジスタ部８０を示す透視平面図、図１７４（ａ）はその線Ａ−Ａ’で切った断面図、図１７５（ａ）はその線Ｂ−Ｂ’で切った断面図である。図１７４（ｂ）〜（ｅ）および図１７５（ｂ）〜（ｅ）はそれぞれ保護トランジスタ部８０の製造工程を示す前記線Ａ−Ａ’、線Ｂ−Ｂ’で切った断面図であり、それぞれ第１工程〜第３工程およびチャネル形成後を示す。また図１７６は保護トランジスタ部８０の作用を示す等価回路図である。

実施形態３７のアクティブマトリックス基板は、各画素領域Pxから外周部Ssに延びる信号線３１と、外周部Ssにおいてこれらの信号線３１と交差するように形成された共通配線１３との交差部にそれぞれ保護トランジスタ部８０が形成されている。保護トランジスタ部８０は第１トランジスタ部８１および第２トランジスタ部８２から構成される。保護トランジスタの動作については実施形態３６と同様である。同様な保護トランジスタ部８０を走査線１１と共通配線１３との間にも形成することができる。
このアクティブマトリックス基板の表示面Dpおよび端子部の構成、製造方法は実施形態１８に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態１８の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１７４（ｂ）、図１７５（ｂ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、保護トランジスタ部８０に共通配線１３と、共通配線１３に接続する第１トランジスタゲート電極８１Ｇと、共通配線１３から独立した位置に形成される第２トランジスタゲート電極８２Ｇとを残して第１の導体層１０をエッチング除去する。
（第２工程） 図１７４（ｃ）、図１７５（ｃ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、共通配線１３に達する開口部８３と、第１トランジスタゲート電極８１Ｇに達する相対する二つの開口部８１Ｈと、第２トランジスタゲート電極８２Ｇに達する開口部８４および相対する二つの開口部８２Ｈとを除き、共通配線１３および第１トランジスタゲート電極８１Ｇおよび第２トランジスタゲート電極８２Ｇの上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図１７４（ｄ）、図１７５（ｄ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、信号線３１と、この信号線からそれぞれ第１トランジスタ部８１および第２トランジスタ部８２に延びて形成される第１トランジスタドレイン電極８１Ｄおよび第２トランジスタソース電極Ｓと、開口部８３の上部に独立して形成される分配電極８５と、この分配電極からそれぞれ第１トランジスタ部８１および第２トランジスタ部８２に延びて形成される第１トランジスタソース電極８１Ｓおよび第２トランジスタドレイン電極８２Ｄとを残して、透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。これによって開口部８３、８４を通してそれぞれ共通配線１３と分配電極８５、第２トランジスタゲート電極８２Ｇと第２トランジスタソース電極８２Ｓが接続される。
次に図１７４（ｄ）、図１７５（ｄ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。これによってそれぞれ第１トランジスタ部８１および第２トランジスタ部８２のチャネルギャップ８１Ch、８２Chが形成されると共にこのチャネルギャップが延びる方向に開口部８１Ｈ、８２Ｈを越えてアモルファスシリコン層２１が露出する。
（第４工程） 図１７３、図１７４（ａ）、図１７５（ａ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、少なくとも信号線３１および分配電極８５の上面および側面全体が保護絶縁層３で覆われるようにかつ第１トランジスタ部８１および第２トランジスタ部８２の半導体層が形成されるように残して、保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。この際、前記開口部８１Ｈ、８２Ｈと保護絶縁層３の辺部とを交差させ、前記開口部８１Ｈ、８２Ｈに露出したアモルファスシリコン層２１のチャネルギャップ８１Ch、８２Ch側の側面の一部を保護絶縁層の辺部が垂下して覆うように第１トランジスタ部８１および第２トランジスタ部８２上の保護絶縁層３を残し、その外側の保護絶縁層およびアモルファスシリコン層をエッチング除去する。

なお本実施形態では実施形態１８の保護トランジスタの製造方法について説明したが、実施形態１９〜実施形態２５についても全く同様にして保護トランジスタを形成することができる。

実施形態３７のアクティブマトリックス基板は、第２工程で第１の導体層に達する開口部を形成するため、第１の導体層と第２の導体層との電気的な接続ができるので、保護トランジスタを含めて４工程で製造することができる。

（実施形態３８）
図１７７（ａ）はこのアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１７７（ｂ）はその線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。また図１７８（ａ）〜（ｄ）はこのアクティブマトリックス基板における蓄積容量部Cpの製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。

実施形態３８のアクティブマトリックス基板は、蓄積容量部Cpが前段の走査線１１の導体層１０と当該画素領域Pxの画素電極４１から延びる透明導電層４０とがゲート絶縁層２および半導体層２０からなる積層膜を介して互いに対向配置されて形成されている。そしてこの蓄積容量部Cpでは、透明導電層４０および半導体層２０の末端側面が一致している。
このアクティブマトリックス基板の蓄積容量部Cp以外の構成、製造方法は実施形態１０に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態１０の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１７８（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、当該画素領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cpに蓄積共通電極７２が形成されるように残して第１の導体層１０をエッチング除去する。
（第２工程） 図１７８（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０とを成膜する。次にフォトリソグラフィ工程を通して、走査線１１の上面および側面全体がゲート絶縁層２で覆われるように残して半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図１７８（ｃ）に示すように、上記基板上にスパッタリングにより連続して約５０ｎｍのＩＴＯからなる透明導電層４０と約２００ｎｍのＣｒからなる金属層３０とを成膜して第２の導体層５０を形成する。次にフォトリソグラフィ工程を通して、画素電極４１から蓄積容量部Cpに延びる蓄積容量電極７１が形成されるように残して金属層３０および透明導電層４０を順次エッチング除去する。
次に図１７８（ｄ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の第２の導体層５０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。
（第４工程） 図１７７（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、蓄積容量部Cpが形成された部分の保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。次いで露出した透明導電層４０上の金属層３０をエッチング除去して、透明導電層４０を露出させる。

なお本実施形態では実施形態１０の蓄積容量の製造方法について説明したが、実施形態１１〜実施形態１７についても全く同様にして蓄積容量を形成することができる。

実施形態３８のアクティブマトリックス基板は、蓄積容量部において透明導電層および半導体層の末端側面が一致するように形成したので、蓄積容量を含めて４工程で製造することができる。

（実施形態３９）
図１７９（ａ）はこのアクティブマトリックス基板の１画素領域を示す透視平面図であり、図１７９（ｂ）はその線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。また図１８０（ａ）〜（ｄ）はこのアクティブマトリックス基板における蓄積容量部Cpの製造工程を示す図で、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す。

実施形態３９のアクティブマトリックス基板は、蓄積容量部Cpが前段の走査線１１の導体層１０と当該画素領域Pxの画素電極４１から延びる透明導電層４０とがゲート絶縁層２および半導体層２０からなる積層膜を介して互いに対向配置されて形成されている。そしてこの蓄積容量部Cpでは、透明導電層４０および金属層３０および半導体層２０の末端側面が一致している。
このアクティブマトリックス基板の蓄積容量部Cp以外の構成、製造方法は実施形態１８に示したものと同じであるので、ここでは説明を省略する。

このアクティブマトリックス基板は、実施形態１８の製造工程内で順次下記の４工程で製造することができる。
（第１工程） 図１８０（ａ）に示すように、ガラス基板１上にスパッタリングにより連続して約２００ｎｍのＡｌからなる下層金属層１０Ａと約１００ｎｍのＴｉからなる上層金属層１０Ｂとを成膜して第１の導体層１０を形成し、フォトリソグラフィ工程を通して、当該画素領域Pxの前段の走査線１１を各画素領域の蓄積容量部Cpに蓄積共通電極７２が形成されるように残して第１の導体層１０をエッチング除去する。
（第２工程） 図１８０（ｂ）に示すように、上記基板上にプラズマＣＶＤにより連続して約４００ｎｍのシリコン窒化膜からなるゲート絶縁層２と、約２５０ｎｍのアモルファスシリコン層２１および約５０ｎｍのｎ⁺アモルファスシリコン層２２からなる半導体層２０と、引き続きスパッタリングにより約２００ｎｍのＣｒからなる金属層３０とを成膜する。次にフォトリソグラフィ工程を通して、走査線１１の上面および側面全体がゲート絶縁層２で覆われるように残して金属層３０および半導体層２０およびゲート絶縁層２を順次エッチング除去する。
（第３工程） 図１８０（ｃ）に示すように、上記基板上にスパッタリングにより約５０ｎｍのＩＴＯからなる透明導電層４０を形成し、フォトリソグラフィ工程を通して、画素電極４１から蓄積容量部Cpに延びる蓄積容量電極７１が形成されるように残して透明導電層４０をエッチング除去し、次いで露出した金属層３０をエッチング除去する。
次に図１８０（ｄ）に示すように、前記エッチングに用いたマスクパターンまたはマスクを除去した後の透明導電層４０をマスクとして、露出したｎ⁺アモルファスシリコン層２２をエッチング除去する。
（第４工程） 図１７９（ｂ）に示すように、上記基板上にプラズマＣＶＤにより約１５０ｎｍのシリコン窒化膜からなる保護絶縁層３を形成し、フォトリソグラフィ工程を通して、蓄積容量部Cpが形成された部分の保護絶縁層３およびアモルファスシリコン層２１を順次エッチング除去する。

なお本実施形態では実施形態１８の蓄積容量の製造方法について説明したが、実施形態１９〜実施形態２５についても全く同様にして蓄積容量を形成することができる。

実施形態３９のアクティブマトリックス基板は、蓄積容量部において透明導電層および金属層および半導体層の末端側面が一致するように形成したので、蓄積容量を含めて４工程で製造することができる。

発明の効果

以上説明したように、本発明のアクティブマトリックス基板は、フォトリソグラフィを各１回含む４工程で製造できるので、生産効率と歩留を向上させることができると共に製品の特性と信頼性を向上させることができる。

（ａ）は実施形態１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態１のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態１のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態１のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態１のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図４（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図４（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態１のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態２のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態２のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態２のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態２のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１０（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１０（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態２のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態３のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態３のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態３のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態３のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１６（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１６（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態３のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態４のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態４のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態４のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態４のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図２２（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図２２（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態４のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態５のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態５のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態５のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態５のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態６のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態６のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態６のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態６のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態６のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図３３（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図３３（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態６のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態７のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態７のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態７のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態７のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 実施形態７のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図３９（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図３９（ａ）の線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態７のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態８のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態８のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態８のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態８のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態８のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態９のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態９のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態９のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態９のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図である。 （ａ）は実施形態９のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 ＩＰＳ型アクティブマトリックス基板における走査線と共通配線との相対的配置を示す概念図である。 （ａ）は実施形態１０のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１０のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１０のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１０のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１０のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図５６（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図５６（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図５６（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１０のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１１のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１１のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１１のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１１のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図６２（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図６２（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図６２（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１１のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１２のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１２のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１２のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１２のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図６８（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図６８（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図６８（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１２のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１３のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１３のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１３のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１３のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図７４（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図７４（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図７４（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１３のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１４のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１４のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１４のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１４のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図８０（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図８０（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図８０（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１４のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１５のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１５のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１５のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１５のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図８６（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図８６（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図８６（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１５のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１６のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１６のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１６のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１６のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１６のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図９２（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図９２（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図９２（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１６のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１７のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１７のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１７のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１７のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１７のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図９８（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図９８（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図９８（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１７のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、中央が信号線端子部の、右側が共通配線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１８のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１８のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１８のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１８のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１８のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１０４（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１０４（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図１０４（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１８のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態１９のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１９のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１９のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態１９のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態１９のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１１０（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１１０（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図１１０（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態１９のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２０のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２０のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２０のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２０のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態２０のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１１６（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１１６（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図１１６（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態２０のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２１のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２１のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２１のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２１のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 実施形態２１のアクティブマトリックス基板の製造におけるＴＦＴのチャネル形成後の断面図であり、（ａ）は図１２２（ａ）の線Ａ−Ａ’で切った断面図、（ｂ）は図１２２（ａ）の線Ｂ−Ｂ’で切った断面図で、（ｃ）は図１２２（ａ）の線Ｃ−Ｃ’で切った断面図ある。 （ａ）は実施形態２１のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２２のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２２のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２２のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２２のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２２のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２３のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２３のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２３のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２３のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２３のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２４のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２４のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２４のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２４のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２４のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２５のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２５のアクティブマトリックス基板の製造における第１工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２５のアクティブマトリックス基板の製造における第２工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２５のアクティブマトリックス基板の製造における第３工程を示す１画素領域の透視平面図であり、（ｂ）はその線Ａ−Ａ’で切った断面図、（ｃ）はその線Ｂ−Ｂ’で切った断面図、（ｄ）はその線Ｃ−Ｃ’で切った断面図である。 （ａ）は実施形態２５のアクティブマトリックス基板の端子部の長辺方向の断面図であり、左側が走査線端子部の、右側が信号線端子部の断面図である。（ｂ）〜（ｄ）はその製造工程を示す断面図であり、それぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２６のアクティブマトリックス基板の外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’で切った断面図である。 実施形態２６のアクティブマトリックス基板の外周部Ssの一部の製造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、（ａ）〜（ｃ）はそれぞれ第１工程〜第３工程を示す断面図である。 （ａ）は実施形態２７のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｅ−Ｅ’で切った断面図である。 実施形態２７のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｅ−Ｅ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態２８のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｆ−Ｆ’で切った断面図である。 実施形態２８のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｆ−Ｆ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態２９のアクティブマトリックス基板における信号線入力側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｇ−Ｇ’で切った断面図である。 実施形態２９のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｇ−Ｇ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３０のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｈ−Ｈ’で切った断面図である。 実施形態３０のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｈ−Ｈ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３１のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｊ−Ｊ’で切った断面図である。 実施形態３１のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｊ−Ｊ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３２のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｋ−Ｋ’で切った断面図である。 実施形態３２のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｋ−Ｋ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３３のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｌ−Ｌ’で切った断面図である。 実施形態３３のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｌ−Ｌ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３４のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｍ−Ｍ’で切った断面図である。 実施形態３４のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｍ−Ｍ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 （ａ）は実施形態３５のアクティブマトリックス基板における信号線終端側の隣接する二つの画素領域Pxとその外周部Ssの一部を示す透視平面図であり、（ｂ）はその線Ｎ−Ｎ’で切った断面図である。 実施形態３５のアクティブマトリックス基板の外周部Ssの製造工程を示す前記線Ｎ−Ｎ’で切った断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後の状態を示す断面図である。 実施形態３３〜実施形態３５のアクティブマトリックス基板の外周部Ssに形成された配線を示す概略図である。 （ａ）は実施形態３３〜実施形態３５のアクティブマトリックス基板の外周部Ssに形成された銀打ち部を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’で切った断面図である。 実施形態３３〜実施形態３５のアクティブマトリックス基板の外周部Ssに形成される銀打ち部の製造工程を示す前記線Ｄ−Ｄ’で切った断面図であり、（ａ）〜（ｃ）はそれぞれ第１工程〜第３工程を示す断面図である。 実施形態３６、実施形態３７のアクティブマトリックス基板の外周部Ssに形成された配線を示す概略図である。 実施形態３６のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部を示す透視平面図である。 （ａ）は実施形態３６のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）はこの保護トランジスタ部の製造工程を示す前記線Ａ−Ａ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 （ａ）は実施形態３６のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）はこの保護トランジスタ部の製造工程を示す前記線Ｂ−Ｂ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 実施形態３６のアクティブマトリックス基板の保護トランジスタ部の作用を示す等価回路図である。 実施形態３７のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部を示す透視平面図である。 （ａ）は実施形態３７のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部の線Ａ−Ａ’で切った断面図である。（ｂ）〜（ｅ）はこの保護トランジスタ部の製造工程を示す前記線Ａ−Ａ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 （ａ）は実施形態３７のアクティブマトリックス基板の外周部Ssに形成された保護トランジスタ部の線Ｂ−Ｂ’で切った断面図である。（ｂ）〜（ｅ）はこの保護トランジスタ部の製造工程を示す前記線Ｂ−Ｂ’で切った断面図であり、それぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 実施形態３７のアクティブマトリックス基板の保護トランジスタ部の作用を示す等価回路図である。 実施形態３８のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。 実施形態３８のアクティブマトリックス基板の蓄積容量部Cpの製造工程を示す断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 実施形態３９のアクティブマトリックス基板の１画素領域を示す透視平面図であり、（ｂ）はその線Ｄ−Ｄ’で切った蓄積容量部Cpの断面図である。 実施形態３９のアクティブマトリックス基板の蓄積容量部Cpの製造工程を示す断面図であり、（ａ）〜（ｄ）はそれぞれ第１工程〜第３工程およびＴＦＴのチャネル形成後を示す断面図である。 窒素含有量と接続抵抗の関係の一例を示すグラフである。 アクティブマトリックス基板の回路構成の一例を示す概略図である。 画素電極と共通電極の配置形態を示す図で、（ａ）はＴＮ型アクティブマトリックス基板、（ｂ）はＩＰＳ型アクティブマトリックス基板の場合を示す。 従来のＴＮ型アクティブマトリックス基板の製造方法の一例を示す断面工程図である。

１…ガラス基板、２…ゲート絶縁層、３…保護絶縁層、
１０…第１の導体層、１１…走査線、１２…ゲート電極、１３…共通配線、
１４…共通電極、１５…走査線端子、１６…共通配線端子、１７…遮光層、
１９…共通配線連結線、
２０…半導体層、２１…アモルファスシリコン層、
２２…ｎ⁺アモルファスシリコン層、２３…チャネルギャップ、２５…強化層、
３０…金属層、３１…信号線、３２…ドレイン電極、３３…ソース電極、
３５…信号線端子、４０…透明導電層、４１…画素電極、５０…第２の導体層、
７１…蓄積容量電極、７２…蓄積共通電極

Claims (2)

1. 透明絶縁性基板上に走査線と共通配線とが交互に複数配列され、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた窓部に配設された櫛歯状の画素電極と、前記画素電極に対向して前記共通配線に接続された櫛歯状の共通電極とが形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界を形成するアクティブマトリックス基板の製造方法において、
   第１のフォトリソグラフィ工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに電気的に接続する共通配線連結線と、それぞれの画素領域において、前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、
   第２のフォトリソグラフィ工程において、前記透明絶縁性基板上に順次ゲート絶縁層と、アモルファスシリコン層およびｎ^＋アモルファスシリコン層からなる半導体層と、金属層とを積層し、信号線と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部と、前記突出部から前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極とを残して前記金属層および前記半導体層をエッチング除去し、
   第３のフォトリソグラフィ工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線を覆う部分と、前記信号線端子部を覆う部分と、それぞれの画素領域において、前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記画素電極を覆う部分と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した前記金属層および前記ｎ^＋アモルファスシリコン層をエッチング除去し、
   第４のフォトリソグラフィ工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、前記信号線端子部と前記走査線端子部とを露出させることを特徴とするアクティブマトリックス基板の製造方法。
   
2. 透明絶縁性基板上に走査線と共通配線とが交互に複数配列され、直交する走査線と信号線とに囲まれて前記走査線と前記信号線とを含む画素領域が配列され、当該領域にゲート電極と、前記ゲ−ト電極にゲート絶縁層を介して対向する島状の半導体層と、前記半導体層上にチャネルギャップを隔てて形成された一対のドレイン電極およびソース電極とからなる逆スタガ型薄膜トランジスタが形成され、前記走査線と前記信号線とに囲まれた窓部に配設された櫛歯状の画素電極と、前記画素電極に対向して前記共通配線に接続された櫛歯状の共通電極とが形成され、前記ゲート電極は前記走査線に、前記ドレイン電極は前記信号線に、前記ソース電極は前記画素電極にそれぞれ接続され、前記画素電極と前記共通電極との間に前記透明絶縁性基板面に対して横方向の電界を形成するアクティブマトリックス基板の製造方法において、
   第１のフォトリソグラフィ工程において、前記透明絶縁性基板上に導体層を形成し、走査線と、走査線始端部に形成される走査線端子部と、前記透明絶縁性基板の少なくとも一方の辺部において端部が前記走査線の同じ辺部の端部より外側に延びる共通配線と、前記共通配線の端部を互いに電気的に接続する共通配線連結線と、それぞれの画素領域において、前記走査線の一部を共有するゲ−ト電極と、前記共通配線から延びる複数の共通電極とを残して前記導体層をエッチング除去し、
   第２のフォトリソグラフィ工程において、前記透明絶縁性基板上に順次、ゲート絶縁層と、アモルファスシリコン層からなる半導体層とを積層し、Ｖ属元素のドーピング処理を行って前記半導体層の表層にｎ^＋アモルファスシリコン層を形成した後、金属層を積層し、信号線と、信号線始端部に形成される信号線端子部と、それぞれの画素領域において、前記信号線から薄膜トランジスタ部を通って画素電極部に延びる突出部と、この突出部から前記ゲート絶縁層を介して前記共通電極に対向して延びる画素電極とを残して前記金属層および前記半導体層をエッチング除去し、
   第３のフォトリソグラフィ工程において、前記透明絶縁性基板上に透明導電層または金属の窒化膜層または第２の金属層を形成し、前記信号線を覆う部分と、前記信号線端子部を覆う部分と、それぞれの画素領域において、前記信号線から前記ゲ−ト電極上に形成される薄膜トランジスタ部に延びるドレイン電極と、前記画素電極を覆う部分と、前記画素電極から薄膜トランジスタ部に延びて前記ドレイン電極とチャネルギャップを隔てて配置されるソース電極とを残して前記透明導電層または前記金属の窒化膜層または前記第２の金属層をエッチング除去し、次いで露出した金属層およびＶ属元素のドーピング処理により形成されたｎ+アモルファスシリコン層をエッチング除去し、
   第４のフォトリソグラフィ工程において、前記透明絶縁性基板上に保護絶縁層を形成し、次いで前記信号線端子部上の保護絶縁層と、前記走査線端子部上の保護絶縁層およびゲート絶縁層とをエッチング除去して、前記信号線端子部と前記走査線端子部とを露出させることを特徴とするアクティブマトリックス基板の製造方法。
   

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