KR100726090B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100726090B1
KR100726090B1 KR1020040117242A KR20040117242A KR100726090B1 KR 100726090 B1 KR100726090 B1 KR 100726090B1 KR 1020040117242 A KR1020040117242 A KR 1020040117242A KR 20040117242 A KR20040117242 A KR 20040117242A KR 100726090 B1 KR100726090 B1 KR 100726090B1
Authority
KR
South Korea
Prior art keywords
gate
electrode
data
line
pad
Prior art date
Application number
KR1020040117242A
Other languages
English (en)
Other versions
KR20060077720A (ko
Inventor
최영석
유홍우
조기술
이재오
정보경
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020040117242A priority Critical patent/KR100726090B1/ko
Priority to DE102005056702A priority patent/DE102005056702B4/de
Priority to US11/289,503 priority patent/US7646018B2/en
Priority to JP2005356389A priority patent/JP2006191016A/ja
Priority to CN2005101342115A priority patent/CN1797773B/zh
Publication of KR20060077720A publication Critical patent/KR20060077720A/ko
Application granted granted Critical
Publication of KR100726090B1 publication Critical patent/KR100726090B1/ko
Priority to US12/591,657 priority patent/US8507301B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Liquid Crystal (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 보호막 없이 박막 트랜지스터를 보호함과 아울러 패드 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 보호막 없이 박막 트랜지스터를 보호함과 아울러 제조 비용을 줄일 수 있고, 회절 마스크를 사용하여 마스크를 저감하며, 데이터 라인 상에 투명 전도성 막을 중첩하여 형성함으로써 셀프 리페어가 가능하다.
또한, 본 발명은 데이터 패드를 게이트 금속패턴과 데이터 금속패턴의 점핑(jumping)구조로 형성함으로써 데이터 패드의 오픈에 따른 전식을 방지하고, 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄여 제조 수율을 향상시킨다.
데이터 패드, 회절 마스크, 채널 보호막, 점핑

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{TFT array substrate and the fabrication method thereof}
도 1은 종래의 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에서 Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 3은 종래 액정 표시 패널의 박막 트랜지스터 어레이 기판의 제조 방법을 보여주는 순서도.
도 4는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 5는 도 4에서 Ⅱ-Ⅱ'로 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 도전패턴군의 제조 방법을 나타내는 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 반도체 패턴과 제 2 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 3 도전 패턴군의 제조 방법을 보여주는 평면도 및 단면도.
도 9a 내지 도 9e는 본 발명에 따른 박막 트랜지스터 어레이 기판에서 제 3 마스크 공정을 보여주는 공정 순서도.
도 10은 본 발명에 따른 박막 트랜지스터 어레이 기판의 다른 실시예를 보여주는 평면도.
도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 외곽 패드부의 일부를 보여주는 평면도.
<도면의 주요부분에 대한 부호 설명>
102, 202 : 게이트 라인 104, 204 : 데이터 라인
105, 205 : 화소 영역 106, 206 : 게이트 전극
108, 208 : 소스 전극 110, 210 : 드레인 전극
112, 212 : 게이트 절연막 114, 214 : 활성층
116, 216 : 오믹 접촉층 118, 218 : 투명 도전 패턴
154, 271, 272 : 콘택홀 122, 222 : 화소 전극
130, 230 : 박막 트랜지스터 140, 240 : 캐패시터
150, 250 : 게이트 패드 152, 252 : 게이트 패드 하부 전극
156, 256 : 게이트 패드 상부 전극 160, 260 : 데이터 패드
162, 262 : 데이터 패드 하부 전극 166, 266 : 데이터 패드 상부 전극
268 : 점핑 전극
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 보호막 없이 박막 트랜지스터를 보호함과 아울러 패드 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 상, 하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 어레이 기판) 및 컬러 필터 어레이 기판(상부 어레이 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
상기 컬러 필터 어레이 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토 리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다.
이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에서 Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 액정 표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트 라인(2)과 스토리지 전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
상기 박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다.
이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다.
또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다.
그리고, 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62) 및 스토리지 전극(28)과도 중첩되게 형성한다.
이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부전극(62) 및 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
상기 화소 전극(22)은 보호막(18)을 관통하는 제 1 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다.
이에 따라, 상기 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다.
그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)으로 구성된다.
여기서, 상기 스토리지 전극(28)은 보호막(18)에 형성된 제 2 콘택홀(42)을 통해 화소 전극(22)과 접속된다.
이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 패드(50)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(2)에 게이트 신호를 공급한다.
이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제 3 콘택홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.
데이터 패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(4)에 데이터 신호를 공급한다.
이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제 4 콘택홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.
이러한 구성을 가지는 액정 표시 패널의 박막 트랜지스터 어레이 기판의 제조 방법을 4 마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제 1 도전 패 턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다.
이어서, 제 1 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제 1 도전 패턴군이 형성된다.
도 3b를 참조하면, 게이트 패턴이 형성된 하부 기판(1) 상에 게이트 절연막(12)이 도포된다.
그리고, 제 2 마스크 공정을 이용하여 게이트 절연막(12) 위에 활성층(14) 및 오믹 접촉층(16)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10), 데이터 패드 하부 전극(62), 스토리지 전극(28)을 포함하는 제 2 도전 패턴군이 형성된다.
도 3c를 참조하면, 제 2 도전 패턴군이 형성된 게이트 절연막(12) 상에 제 3 마스크 공정을 이용하여 제 1 내지 제 4 콘택홀들(20, 42, 56, 66)을 포함하는 보호막(18)이 형성된다.
상세히 하면, 데이터 패턴이 형성된 게이트 절연막(12) 상에 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다.
이어서, 상기 보호막(18)이 제 3 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 패터닝됨으로써 제 1 내지 제 4 콘택홀들(20, 42, 56, 66)이 형성된다.
상기 제 1 콘택홀(20)은 보호막(18)을 관통하여 드레인 전극(10)을 노출시키고, 제 2 콘택홀(42)은 보호막(18)을 관통하여 스토리지 전극(28)을 노출시킨다.
그리고, 상기 제 3 콘택홀(56)은 보호막(18) 및 게이트 절연막(12)을 관통하여 게이트 패드 하부 전극(52)을 노출시키고, 제 4 콘택홀(66)은 보호막(18)을 관통하여 데이터 패드 하부 전극(62)을 노출시킨다.
도 3d를 참조하면, 제 4 마스크 공정을 이용하여 보호막(18) 상에 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 제 3 도전 패턴군이 형성된다.
종래 박막 트랜지스터 어레이 기판은 박막 트랜지스터(30)를 보호하기 위해 보호막(18)이 형성된다.
이 보호막(18)은 PECVD 장치를 이용하여 무기 절연 물질을 증착하거나 스핀 코팅 장치 또는 스핀리스 코팅장치를 이용하여 유기 절연물질을 코팅함으로써 형성된다.
이와 같이, 보호막(18)을 형성하기 위해서는 PECVD 장치, 스핀 코팅 장치, 또는 스핀리스 코팅 장치가 필요로 하므로 제조 비용이 상승되는 문제점이 있다.
또한, 종래 박막 트랜지스터 어레이 기판에서 데이터라인(4)을 단일막으로 형성하기 때문에 오픈(open)되는 경우가 종종 발생된다.
이 경우, 데이터 라인(4)을 리페어하기 위한 별도의 공정이 필요로 하는 문제점이 있다.
또한, 종래 박막 트랜지스터 어레이 기판에서 보호막(18)을 유기 절연 물질 로 형성하는 경우, 상대적으로 두께가 두꺼운 보호막(18)으로 인해 그 위에 형성되는 화소 전극(22)이 단선된다.
특히, 드레인 전극(10)과 화소 전극(22)을 접촉시키기 위한 콘택홀(20)에 의해 노출된 보호막(18)의 측면에서 화소 전극(22)이 단선된다.
이에 따라, 드레인 전극(10)을 통해 화소 전극(22)에 화소 신호가 공급되지 못해 점결함(point defect)이 발생되는 문제점이 있다.
뿐만 아니라, 종래 박막 트랜지스터 어레이 기판에서 스토리지 캐패시터(40)는 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)을 사이에 두고 중첩되는 게이트 라인(2)과 스토리지 전극(28)으로 이루어진다.
이 경우, 게이트 라인(2)과 스토리지 전극(28)을 절연시키기 위한 상대적으로 두꺼운 게이트 절연막(12), 활성층(14) 및 오믹 접촉층(16)에 의해 스토리지 캐패시터(40)의 용량값이 저하되는 문제점이 있다.
또한, 상대적으로 낮은 스토리지 캐패시터 (40)의 용량값으로 인해 얼룩과 같은 화질 저하가 발생된다.
또한, 데이터 패드 형성시에 상기 데이터 패드는 보호막 형성시 오픈되기 때문에 이후 공정 진행 중에 상기 데이터 패드의 전식과 같은 불량이 발생되는 문제점이 있다.
본 발명은 보호막 없이 박막 트랜지스터를 보호함과 아울러 제조 비용을 줄일 수 있는 박막 트랜지스터 어레이 가판 및 그 제조 방법을 제공하는 데 그 목적 이 있다.
또한, 본 발명은 회절 마스크를 사용하여 마스크를 저감하는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하고, 데이터 라인 상에 투명 전도성 막을 중첩하여 형성함으로써 셀프 리페어가 가능하도록 함으로써 불량률을 저감하는 데 다른 목적이 있다.
또한, 본 발명은 데이터 패드를 게이트 금속패턴과 데이터 금속패턴의 점핑(jumping)구조로 형성함으로써 데이터 패드의 오픈에 따른 전식을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 데 또 다른 목적이 있다.
또한, 본 발명은 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄여 제조 수율을 향상시키는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 일 실시예는, 게이트 라인과 접속된 게이트 전극과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 접속된 소스 전극과; 상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극과; 상기 소스 전극 및 드레인 전극 사이에서 상기 채널을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인 아래에 형성된 반도체층과; 상기 화소 영역에 위치하며 상기 드레인 전극과 직접 접촉되며 형성된 화소 전극과; 상기 반도체층의 채널 상에만 형성되는 채널 보호막과; 상기 게이트 라인에서 연장되며, 반도체층 패턴과 데이터 금속 패턴을 관통하는 콘택홀을 통하여 투명 도전 패턴과 접속된 게이트 패드와; 상기 데이터 라인과 접속되며 투명 도전 패턴이 적층된 데이터 패드와; 상기 게이트 라인 및 게이트 패드 위와, 상기 반도체층, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 게이트 절연막을 구비하는 것을 특징으로 한다.
상기 게이트 라인, 상기 게이트 라인과 게이트 절연막을 사이에 두고 중첩되는 상기 화소 전극으로 이루어진 스토리지 캐패시터를 더 구비한 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은, 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인 일단의 게이트 패드를 형성하는 단계와; 상기 기판 전면에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와; 상기 게이트 절연막, 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 게이트 절연막, 반도체층 및 금속층 패턴을 형성하는 단계와; 상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 형성된 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하고, 상기 투명 도전 패턴을 마스크로 식각하여 상기 소스 전극과 드레인 전극을 이격시키고, 상기 게이트 라인 상에 형성된 반도체층 및 금속층을 제거하는 단계와; 상기 소스 및 드레인 전극 사이의 채널 상에만 채널 보호막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 게이트 절연막은 상기 게이트 라인 및 게이트 패드 위와, 상기 반도체층, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 것을 특징으로 한다.
상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역에서 소스 및 드레인 전극과 그 사이의 채널을 이루는 반도체층, 상기 반도체 층 상에 형성된 채널 보호막과 상기 드레인 전극과 직접 접속된 화소 전극과 상기 게이트 패드 및 데이터 패드의 상부 전극을 형성하는 단계는, 기판 상에 투명 도전막을 형성하는 단계와; 상기 박막 트랜지스터 영역 상에 부분 노광 마스크를 이용하여 단차진 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 이용하여 소스 및 드레인 전극과 화소 전극, 게이트 패드 및 데이터 패드 상부 전극을 형성하는 단계와; 상기 포토 레지스트 패턴을 애싱(ashing)하는 단계와; 상기 애싱된 포토 레지스트 패턴을 이용하여 상기 채널과 대응되는 금속층 및 오믹 접촉층을 패터닝하여 상기 채널을 이루는 상기 활성층을 노출시키는 단계와; 상기 애싱된 포토 레지스트 패턴을 마스크로 상기 노출된 활성층 표면을 플라즈마에 노출시켜 상기 노출된 활성층 상에 채널 보호막을 형성하는 단계와; 상기 애싱된 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 채널 보호막을 형성하는 단계에 있어서, 상기 활성층을 이루는 실리콘과 산소(Ox) 플라즈마 또는 질소(Nx) 플라즈마 중 어느 하나와 결합하여 상기 활성층 상에 채널 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터 라인과 접속되어 신호를 인가하는 외곽부 쇼팅바를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 다른 실시예는, 게이트 라인과 접속된 게이트 전극과; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 접속된 소스 전극과; 상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극과; 상기 소스 전극 및 드레인 전극 사이에서 상기 채널을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인 아래에 형성된 반도체층과; 상기 화소 영역에 위치하며 상기 드레인 전극과 직접 접촉되어 형성된 화소 전극과; 상기 반도체층의 채널 상에만 형성되는 채널 보호막과; 상기 게이트 라인에서 연장되며, 반도체층 패턴과 데이터 금속 패턴을 관통하는 콘택홀을 통하여 투명 도전 패턴과 접속된 게이트 패드와; 상기 데이터 라인과 접속되며 투명 도전 패턴이 적층된 데이터 패드와; 상기 반도체층, 게이트 라인 및 게이트 패드, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 게이트 절연막과; 상기 데이터 패드에 신호를 인가하기 위한 이븐/오드(even/odd) 데이터 라인들과; 상기 이븐/오드 데이터 라인들 중 어느 하나에 연결되어 일정 간격 이격되어 배열된 정전기 방지 라인 패턴과; 상기 이븐/오드 데이터 라인과 각각 연결되는 이븐/오드 쇼팅바를 구비하는 것을 특징으로 한다.
상기 데이터 라인과 데이터 패드를 연결시키는 점핑 전극을 더 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법의 다른 실시예는, 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인 일단의 게이트 패드, 이븐/오드 데이터 패드, 상기 오드 데이터 패드와 연결된 제 1 쇼팅바를 형성하는 단계와; 상기 기판 전면에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와; 상기 게이트 절연막, 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드, 데이터 패드, 제 2 쇼팅바 위치에 게이트 절연막, 반도체층 및 금속층 패턴을 형성하고, 상기 게이트 패드, 데이터 패드, 제 1 쇼팅바를 소정 노출시키는 콘택홀을 형성하는 단계와; 상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 형성된 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하고, 상기 투명 도전 패턴을 마스크로 식각하여 상기 소스 전극과 드레인 전극을 이격시키고, 상기 게이트 라인 상에 형성된 반도체층 및 금속층을 제거하는 단계와; 상기 소스 및 드레인 전극 사이의 채널 상에만 채널 보호막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 정전기 방지 라인 패턴은 쇼팅바와 연결되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조로 하여 본 발명의 구체적인 실시예에 대해서 설명한다.
도 4는 본 발명에 따른 일 실시예로서, 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 Ⅱ-Ⅱ'로 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 하부 기판(101) 위에 형성된 게이트 라인(102)과 데이터 라인(104)이 서로 교차하며, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 박막 트랜지스터(130)의 채널을 보호하기 위한 채널 보호막(120)을 구비한다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인(102)과 화소 전극(122)의 중첩부에 형성된 스토리지 캐패시터(140)와, 게이트 라인(102)과 접속된 게이트 패드(150)와, 데이터 라인(104)과 접속된 데이터 패드(160)를 추가로 구비한다.
그리고, 게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역(105)을 정의한다.
상기 박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 된다.
이를 위하여, 상기 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다.
또한, 상기 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)을 더 구비한다.
그리고, 상기 활성층(114)은 상기 데이터 라인(104) 및 데이터 패드 하부 전극(162)과도 중첩되게 형성된다.
이러한 활성층(114) 패턴 위에는 오믹 접촉을 위한 오믹 접촉층(116)이 형성되어 있으며, 상기 활성층(114)은 상기 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 패드 하부 전극(162) 아래에 형성된다.
상기 채널 보호막(120)은 소스 전극(108) 및 드레인 전극(110)사이에 채널을 형성하는 활성층(114) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 형성된다.
상기 채널 보호막(120)은 채널을 형성하는 활성층(114)의 손상을 방지하게 된다.
상기 화소 전극(122)은 상기 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역(105)에 형성된다.
그리고, 상기 화소 전극(122)과 동일한 물질로 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104) 상에 투명 도전 패턴(118)이 형성된다.
이때, 상기 데이터 라인(104) 상에 형성되는 투명 도전 패턴(118)은 데이터 라인(104)의 단선시 데이터 신호를 각 박막 트랜지스터(130)의 소스 전극(108)에 공급하는 리페어(repair) 역할을 한다.
상기 소스 및 드레인 전극(108, 110) 상에 형성되는 투명 도전 패턴(118)은 몰리브덴(Mo) 등의 부식에 약한 금속으로 형성되는 소스 및 드레인 전극(108, 110)의 부식을 방지하는 역할을 한다. 이러한 투명 도전 패턴(118)은 인접한 투명 도전 패턴(118) 또는 인접한 화소 전극(122)과 쇼트를 방지할 수 있을 정도로 이격되어 형성된다.
이와 같이, 상기 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다.
이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다.
그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
한편, 스토리지 캐패시터(140)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연막(112)상에 중첩되는 활성층(114), 오믹 접촉층(116), 데이터 금속 패턴(119) 및 화소 전극(122)으로 구성된다.
상기 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
상기 게이트 패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(102)에 게이트 신호를 공급한다.
그리고, 상기 게이트 패드(150)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(152)과, 게이트 절연막(112)을 관통하는 콘택홀(154)을 통해 상기 게이트 패드 하부전극(152)과 활성층(114), 오믹접촉층(116) 및 데이터 금속 패턴(119) 상에서 접속된 게이트 패드 상부 전극(156)으로 구성된다.
또한, 상기 데이터 패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(104)에 데이터 신호를 공급한다.
이러한 데이터 패드(160)는 상기 데이터 라인(104)에서 연장되어 연결되며 기판 상에 게이트 절연막(112), 활성층(114), 오믹 접촉층(116) 패턴이 차례로 적층된 후 형성되는 데이터 패드 하부 전극(162)과, 그 데이터 패드 하부 전극(162) 상에서 접속되는 데이터 패드 상부 전극(166)으로 구성된다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 도전패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 게이트 패턴이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층이 형성된다.
이어서, 제 1 마스크를 이용한 포토 리소그래피 공정과 식각 공정으로 게이 트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 게이트 패턴이 형성된다.
여기서, 상기 게이트 금속층으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속등이 이용된다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 반도체 패턴과 제 2 도전 패턴군의 제조 방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 도포된다.
상기 게이트 절연막(112) 상에 반도체층 및 금속층을 적층한다.
그리고, 제 2 마스크 공정을 이용하여 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 제 2 도전 패턴군인 데이터 금속 패턴(119)이 형성된다.
이때, 상기 게이트 라인(102) 및 게이트 패드(150) 상에도 상기 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과 데이터 금속 패턴(119)을 형성함으로써 이후 게이트 절연막(112) 제거시에 발생될 수 있는 게이트 라인(102)의 식각을 방지한다.
그리고, 상기 게이트 라인(102), 데이터 라인(104), 소스 및 드레인 전극(108, 110)을 포함하는 박막 트랜지스터(130) 영역, 게이트 패드(150), 데이터 패드(160)는 포토 레지스트를 마스크로 하여 그 외에 노출되어 있는 게이트 절연막 (112)을 제거한다.
이와 동시에, 상기 게이트 패드(150)에 콘택홀(154)을 형성한다.
도 8a 및 도 8b를 참조하면, 상기 기판(101) 상에 투명 도전막을 도포하고 제 3 마스크 공정을 이용하여 박막 트랜지스터(130) 영역에서 소스 및 드레인 전극(108, 110)과 화소 전극(122), 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제 3 도전 패턴군이 형성된다.
상세히 하면, 콘택홀(154)이 형성된 기판(101) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다.
여기서, 상기 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이어서, 제 3 마스크를 이용한 포토 리소그래피 공정과 식각 공정을 통해 투명 도전막이 패터닝됨으로써 화소 전극(122), 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제 3 도전 패턴군이 형성된다.
그리고, 상기 제 3 도전 패턴은 상기 데이터 라인(104) 상에도 형성되며, 상기 소스 전극(108)에도 형성된다.
상기 화소 전극(122)은 드레인 전극(110)과 직접 접속된다.
상기 투명 도전 패턴(118)은 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)과 직접 접속되도록 그들 상에 형성된다.
상기 게이트 패드 상부 전극(156)은 콘택홀(154)을 통해 게이트 패드 하부 전극(152)과 전기적으로 접속된다.
그리고, 상기 데이터 패드 상부 전극(166)은 활성층(114), 오믹 접촉층(116), 데이터 패드 하부 전극(162) 상에서 접속된다.
그리고, 상기 소스 전극(108) 및 드레인 전극(110) 사이의 채널을 형성하는 활성층(114) 상에 채널 보호막(120)이 형성된다.
상기 제 3 마스크를 이용한 포토 공정에 대해서 보다 구체적으로 설명하면, 도 9a에 도시된 바와 같이, 게이트 절연막(112) 상에 반도체 패턴 및 제 2 도전 패턴군이 형성된 기판(101) 상에 투명 도전막(117)이 형성된다.
그 다음, 상기 투명 도전막(117) 위에 포토 레지스트막을 형성한 다음 도 9b에 도시된 바와 같이 부분 노광 제 3 마스크(170)가 하부 기판(101) 상부에 정렬된다.
상기 제 3 마스크(170)는 투명한 재질인 마스크 기판(172)과, 상기 마스크 기판(172)의 차단 영역(S2)에 형성된 차단부(174)와, 상기 마스크 기판(172)의 부분 노광 영역(S3)에 형성된 회절 노광부(176)(또는 반투과부)를 구비한다.
여기서, 상기 제 3 마스크에서 기판(172)이 노출된 영역은 노광 영역(S1)이 된다.
이러한 제 3 마스크(170)를 이용한 포토 레지스트막을 노광한 후 현상함으로써 제 3 마스크(170)의 차단부(174)와 회절 노광부(176)에 대응하여 차단 영역(S2) 과 부분 노광 영역(S3)에서 단차를 갖는 포토 레지스트 패턴(178)이 형성된다.
즉, 부분 노광 영역(S3)이 형성된 박막 트랜지스터(130) 영역의 포토 레지스트 패턴(178)은 차단 영역(S2)에서 형성된 제 1 높이(h1)를 갖는 포토 레지스트 패턴(178)보다 낮은 제 2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(178)을 마스크로 이용한 습식 식각 공정으로 투명 도전막이 패터닝됨으로써 도 9c에 도시된 바와 같이, 박막 트랜지스터(130) 영역에서 소스 및 드레인 전극과 화소 전극(122), 투명 도전 패턴(118), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제 3 도전 패턴군이 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(ashing) 공정으로 부분 노광 영역(S3)에 제 2 높이(h2)를 갖는 포토 레지스트 패턴(178)은 제거되고, 차단 영역(S2)에 제 1 높이(h1)를 갖는 포토 레지스트 패턴(178)은 높이가 낮아진 상태가 된다.
이러한 포토 레지스트 패턴(178)을 이용한 식각 공정으로 회절 노광 영역(S3), 즉 박막 트랜지스터(130)의 채널부에 형성된 투명 도전막, 데이터 금속 패턴(119)과 오믹 접촉층(116)이 제거된다.
이때, 상기 게이트 라인(102) 상에 형성되어 있는 투명 도전막(117), 활성층(114), 오믹접촉층(116)도 제거된다.
이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(108)과 드레인 전극(110)이 분리된다.
그리고, 도 9d에 도시된 바와 같이, 남아 있는 포토 레지스트 패턴(178)을 마스크로 채널부의 노출된 활성층(114) 표면을 Ox(예를 들어, O2) 또는 Nx(예를 들어, N2) 플라즈마에 노출시킨다.
그러면, 이온 상태의 Ox 또는 Nx는 활성층(114)에 포함된 실리콘(Si)과 반응함으로써 채널부의 활성층(114) 상에는 SiO2 및 SiNx 중 어느 하나로 이루어진 채널 보호막(120)이 형성된다.
이 채널 보호막(120)은 채널부의 활성층(114)의 손상을 방지하게 된다.
그리고, 도 9e에 도시된 바와 같이 제 3 도전 패턴군 위에 남아 있던 포토 레지스트 패턴(178)이 스트립 공정으로 제거된다.
도 10은 본 발명에 따른 박막 트랜지스터 어레이 기판의 다른 실시예를 보여주는 평면도이다.
여기서, 도 4에서 도시된 평면도와 동일한 부분에 대해서는 부호 설명 및 상세한 설명은 생략한다.
도 10에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판에서, 데이터 패드(260)는 게이트 패턴으로 이루어지는 데이터 패드 하부 전극(262)과 투명 도전막으로 이루어지는 데이터 상부 전극(266)으로 이루어지며, 상기 데이터 패드 하부 전극(262)은 데이터 라인(204) 쪽으로 연장되어 상기 데이터 라인(204)과 점핑 구조로 접속된다.
이때, 상기 점핑 구조는 투명한 도전막인 점핑 전극(268)에 의해서 상기 데 이터 라인(204)과 데이터 패드 하부 전극(262)이 연결되는 구조이며, 상기 점핑 전극(268)은 상기 데이터 패드 하부 전극(262)에 형성된 콘택홀(271, 272)을 통해 접속되며 상기 데이터 라인(204) 상에 형성된 투명 도전 패턴과 연결되어질 수 있다.
이와 같이, 상기 게이트 패턴으로 이루어지는 데이터 패드(260)는 게이트 절연막을 사이에 두고 상기 데이터 라인(204)과 점핑 구조로 접속된다.
한편, 본 발명에 따른 박막 트랜지스터 어레이 기판은 대향하는 컬러 필터 어레이 기판과 합착되어 그 사이에 액정을 구비하여 액정 패널을 형성한다.
상기 컬러 필터 어레이 기판은 액정 셀 단위로 형성된 컬러 필터들과 , 컬러 필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정 셀들에 공통적으로 기준 전압을 공급하는 공통 전극으로 구성된다.
특히, 박막 트랜지스터 어레이 기판은 제조 공정 후에 신호라인들의 쇼트, 단선 등과 같은 라인 불량과 박막 트랜지스터의 불량 등을 검출하기 위한 신호 검사 과정을 거치게 된다.
신호 검사 과정을 위하여 박막 트랜지스터 어레이 기판에는 게이트 라인(202)들과 데이터 라인(204)들 각각의 오드(odd) 라인들과, 이븐(even) 라인들로 구분하여 접속된 오드 쇼팅바와 이븐 쇼팅바가 마련된다.
구체적으로, 데이터 라인들의 검사는 오드 데이터 라인(209b)들에 공통 접속된 데이터 오드 쇼팅바(296)와 이븐 데이터 라인(209a)들에 공통 접속된 데이터 이븐 쇼팅바(297)를 이용하여 라인 불량을 검출하게 된다
도 11은 본 발명에 따른 박막 트랜지스터 어레이 기판의 외곽 패드부의 일부 를 보여주는 평면도이다.
도 10 및 도 11에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인(202)과 데이터 라인(204)의 교차부마다 형성된 박막 트랜지스터(230)와, 상기 박막 트랜지스터(230)에 접속된 화소 전극(222)과, 상기 데이터 라인(204)들은 외곽으로 데이터 링크들을 경유하여 데이터 패드(260)를 형성한다.
그리고, 상기 데이터 패드(260))는 이븐/오드(even/odd) 데이터 라인들(209a/209b)로 이어져 쇼팅바(296, 297)로 연결된다.
이때, 상기 데이터 라인(204)과 점핑 구조로서 연결되는 상기 데이터 패드(260) 및 이븐/오드 데이터 라인들(209a/209b)은 게이트 금속으로 이루어지며, 상기 이븐 데이터 라인들(209a)은 데이터 금속 패턴(251)과 콘택홀(273)을 통해 접속되어 데이터 이븐 쇼팅바(297)로 연결된다.
그리고, 상기 오드 데이터 라인(209b)들은 게이트 금속으로 이루어진 데이터 오드 쇼팅바(296)로 연결된다.
그리고, 정전기 방지를 위하여 상기 이븐 데이터 라인들(209a)은 H형의 접지 라인(281)을 구비하며, 상기 H형의 접지 라인(281)은 단절부(A)를 가지며 연이어 있다.
이때 상기 단절부(A)는 수 ㎛ 정도로 형성됨으로써 정전기 발생시에 상기 정전기가 접지 라인(281)을 통해서 빠져 나갈 수 있도록 한다.
상기 접지 라인(281)은 상기 데이터 오드 쇼팅바(296)로 연결된다.
따라서, 상기 이븐/오드 데이터 라인(209a, 209b)들은 상기 접지 라인(281) 에 의해서 등전위를 형성하게 되어 정전기를 방지한다.
이후, 액정 패널 형성시에 상기 데이터 이븐/오드 쇼팅바(296, 297)는 커팅(cutting)되어 제거된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 않는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 박막 트랜지스터의 채널과 대응되는 노출된 활성층을 별도의 보호막 없이 채널 보호막을 이용하여 보호함으로써 보호막을 형성하기 위한 별도의 장비가 불필요하므로 제조 비용을 절감할 수 있으며, 종래 드레인 전극을 노출시키는 콘택홀의 단차부에서 화소 전극의 오픈을 방지할 수 있는 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 데이터 라인, 소스 전극 및 드레인 전극 상에 그들을 따라 투명 도전 패턴을 형성함으로써 데이터 라인의 오픈 불량시 리페어 공정 없이 화소 신호를 투명 도전 패턴을 이용하여 각 박막 트랜지스터에 공급할 수 있음과 아울러 데이터 라인, 소스 전극 및 드레인 전극의 부식을 방지할 수 있는 다른 효과가 있다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 스토리지 캐패시터를 게이트 절연막을 사이에 두고 중첩되는 게이트 라인과 화소 전극 으로 형성함으로써 스토리지 캐패시터를 형성하는 두 도전체의 거리가 가까워져 스토리지 캐패시터의 용량값이 증대되어 얼룩과 같은 화질불량을 개선하는 또 다른 효과가 있다.
그리고, 본 발명에 따른 박막 트랜지스터 어레이 기판은 데이터 패드를 게이트 패턴으로 형성하고 데이터 라인과 점핑 구조로 연결시킴으로써 상기 데이터 패드의 전식 불량을 방지하는 또 다른 효과가 있다.
또한, 본 발명은 박막 트랜지스터 어레이 기판에서 이븐/오드 데이터 라인을 분리시켜 정전기 방지 구조를 형성함으로써 공정 수를 줄이는 효과가 있다.
또한, 본 발명은 마스크 수를 저감함으로써 제조 비용을 절감하고 공정을 단순화하는 효과가 있다.

Claims (28)

  1. 게이트 라인과 접속된 게이트 전극과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 접속된 소스 전극과;
    상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극과;
    상기 소스 전극 및 드레인 전극 사이에서 상기 채널을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인 아래에 형성된 반도체층과;
    상기 화소 영역에 위치하며 상기 드레인 전극과 직접 접촉되며 형성된 화소 전극과;
    상기 반도체층의 채널 상에만 형성되는 채널 보호막과;
    상기 게이트 라인에서 연장되며, 반도체층 패턴과 데이터 금속 패턴을 관통하는 콘택홀을 통하여 투명 도전 패턴과 접속된 게이트 패드와;
    상기 데이터 라인과 접속되며 투명 도전 패턴이 적층된 데이터 패드와;
    상기 게이트 라인 및 게이트 패드 위와, 상기 반도체층, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 게이트 절연막을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1항에 있어서,
    상기 채널 보호막은 질화실리콘(SiNx) 및 산화실리콘(SiOx) 중 어느 하나로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1항에 있어서,
    상기 반도체층은,
    상기 소스 및 드레인 전극 사이의 채널을 형성하는 활성층과;
    상기 소스 및 드레인 전극과 상기 활성층 사이에 형성된 오믹 접촉층을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1항에 있어서,
    상기 데이터 라인 및 데이터 패드, 소스 및 드레인 전극 상에 그들을 따라 상기 화소 전극과 동일 물질로 형성된 투명 도전 패턴을 더 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1항에 있어서,
    상기 게이트 라인, 상기 게이트 라인과 게이트 절연막을 사이에 두고 중첩되는 상기 화소 전극으로 이루어진 스토리지 캐패시터를 더 구비한 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 1항에 있어서,
    상기 화소 전극은 기판 상에 접촉하여 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 1항에 있어서,
    상기 데이터 패드는 게이트 라인 형성 물질로 이루어지는 데이터 패드 하부 전극과, 상기 데이터 패드 하부 전극과 게이트 절연막, 반도체층 패턴, 금속층 패턴을 관통하는 콘택홀을 통해 접속된 데이터 패드 상부 전극을 포함하는 것을 박막 트랜지스터 어레이 기판.
  8. 제 7항에 있어서,
    상기 데이터 패드는 상기 데이터 라인과 데이터 패드 하부 전극이 투명 도전 물질인 점핑 전극으로 연결된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인 일단의 게이트 패드를 형성하는 단계와;
    상기 기판 전면에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와;
    상기 게이트 절연막, 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드 및 데이터 패드 위치에 게이트 절연막, 반도체층 및 금속층 패턴을 형성하는 단계와;
    상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 형성된 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하고, 상기 투명 도전 패턴을 마스크로 식각하여 상기 소스 전극과 드레인 전극을 이격시키고, 상기 게이트 라인 상에 형성된 반도체층 및 금속층을 제거하는 단계와;
    상기 소스 및 드레인 전극 사이의 채널 상에만 채널 보호막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제 9항에 있어서,
    상기 게이트 절연막은 상기 게이트 라인 및 게이트 패드 위와, 상기 반도체층, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제 9항에 있어서,
    상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하고, 상기 투명 도전 패턴을 마스크로 식각하여 상기 소스 전극과 드레인 전극을 이격시키고, 상기 게이트 라인 상에 형성된 반도체층 및 금속층을 제거하는 단계에 있어서,
    기판 상에 투명 도전막을 형성하는 단계와;
    상기 박막 트랜지스터 영역 상에 부분 노광 마스크를 이용하여 단차진 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 마스크로 하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하는 단계와;
    상기 포토 레지스트 패턴을 애싱(ashing)하여 소스 및 드레인 전극 사이의 금속층과 상기 게이트 라인 상의 금속층을 노출시키는 단계와;
    상기 애싱된 포토 레지스트 패턴을 이용하여 상기 채널과 대응되는 금속층 및 상기 반도체층의 오믹 접촉층을 식각하여 상기 채널을 이루는 상기 활성층을 노출시키는 단계와;
    상기 애싱된 포토 레지스트 패턴을 마스크로 상기 노출된 활성층 표면을 플라즈마에 노출시켜 상기 노출된 활성층 상에 채널 보호막을 형성하는 단계와;
    상기 애싱된 포토 레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 채널 보호막을 형성하는 단계에 있어서,
    상기 활성층을 이루는 실리콘과 산소(Ox) 플라즈마 또는 질소(Nx) 플라즈마 중 어느 하나와 결합하여 상기 활성층 상에 채널 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 제 9항에 있어서,
    상기 소스 전극과 접속된 데이터 라인, 소스 전극 및 드레인 전극 상에 그들을 따라 상기 화소 전극과 동일 물질로 투명 도전 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  14. 제 9항에 있어서,
    상기 게이트 전극과 접속된 게이트 라인, 상기 게이트 라인과 게이트 절연막을 사이에 두고 중첩되는 상기 화소 전극으로 이루어진 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  15. 제 9항에 있어서,
    상기 게이트 전극과 접속된 게이트 라인으로부터 연장된 게이트 패드 하부 전극을 형성하는 단계와;
    상기 게이트 절연막과 반도체층과 금속층을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀을 통해 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  16. 제 9항에 있어서,
    상기 기판 상에 상기 게이트 패드와 동일층에서 동일 물질로 형성된 데이터 패드 하부 전극을 형성하는 단계와;
    상기 데이터 패드 하부 전극 상에 형성된 게이트 절연막, 반도체층 패턴, 금속층 패턴을 관통하는 제 1, 2 콘택홀을 형성하는 단계와;
    상기 제 1 콘택홀을 통하여 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극과, 상기 데이터 패드 하부 전극과 상기 제 2 콘택홀을 통하여 상기 데이터 라인 상에 형성된 투명 도전 패턴과 연결되어 상기 데이터 패드 하부 전극과 접속된 점핑 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  17. 제 16항에 있어서,
    상기 점핑 전극은 투명 도전막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  18. 제 9항에 있어서,
    상기 데이터 패드는 게이트 라인 형성 물질로 이루어지고 상기 데이터 라인은 반도체층 및 금속층이 적층된 물질로 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  19. 제 9항에 있어서,
    상기 데이터 라인의 이븐 데이터 라인과 접속되는 이븐 쇼팅바와 상기 데이터 라인의 오드 데이터 라인과 접속되는 오드 쇼팅바를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  20. 게이트 라인과 접속된 게이트 전극과;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인과 접속된 소스 전극과;
    상기 소스 전극과 채널을 사이에 두고 대향하는 드레인 전극과;
    상기 소스 전극 및 드레인 전극 사이에서 상기 채널을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인 아래에 형성된 반도체층과;
    상기 화소 영역에 위치하며 상기 드레인 전극과 직접 접촉되어 형성된 화소 전극과;
    상기 반도체층의 채널 상에만 형성되는 채널 보호막과;
    상기 게이트 라인에서 연장되며, 반도체층 패턴과 데이터 금속 패턴을 관통하는 콘택홀을 통하여 투명 도전 패턴과 접속된 게이트 패드와;
    상기 데이터 라인과 접속되며 투명 도전 패턴이 적층된 데이터 패드와;
    상기 반도체층, 게이트 라인 및 게이트 패드, 소스 및 드레인 전극, 데이터 라인 및 데이터 패드 아래에만 형성된 게이트 절연막과;
    상기 데이터 패드에 신호를 인가하기 위한 이븐/오드(even/odd) 데이터 라인들과;
    상기 이븐/오드 데이터 라인들 중 어느 하나에 연결되어 일정 간격 이격되어 배열된 정전기 방지 라인 패턴과;
    상기 이븐/오드 데이터 라인과 각각 연결되는 이븐/오드 쇼팅바를 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  21. 제 20항에 있어서,
    상기 데이터 라인과 데이터 패드를 연결시키는 점핑 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  22. 제 20항에 있어서,
    상기 데이터 라인은 상기 정전기 방지 라인 패턴 및 이븐/오드 쇼팅바와 서로 연결되어 등전위를 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  23. 기판 상에 게이트 전극, 상기 게이트 전극과 연결된 게이트 라인, 상기 게이트 라인 일단의 게이트 패드, 이븐/오드 데이터 패드, 상기 오드 데이터 패드와 연결된 제 1 쇼팅바를 형성하는 단계와;
    상기 기판 전면에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와;
    상기 게이트 절연막, 반도체층, 금속층을 패터닝하여 상기 게이트 라인 및 데이터 라인, 박막 트랜지스터 영역, 게이트 패드, 데이터 패드, 제 2 쇼팅바 위치에 게이트 절연막, 반도체층 및 금속층 패턴을 형성하고, 상기 게이트 패드, 데이터 패드, 제 1 쇼팅바를 소정 노출시키는 콘택홀을 형성하는 단계와;
    상기 기판 상에 투명 도전막을 도포하고 패터닝하여 상기 박막 트랜지스터 영역의 소스 및 드레인 전극과, 게이트 패드, 데이터 라인, 데이터 패드 상에 형성된 투명 도전 패턴 및 상기 드레인 전극과 접촉된 화소 전극을 형성하고, 상기 투명 도전 패턴을 마스크로 식각하여 상기 소스 전극과 드레인 전극을 이격시키고, 상기 게이트 라인 상에 형성된 반도체층 및 금속층을 제거하는 단계와;
    상기 소스 및 드레인 전극 사이의 채널 상에만 채널 보호막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  24. 제 23항에 있어서,
    상기 채널 보호막을 형성하는 단계에 있어서,
    상기 활성층을 이루는 실리콘과 산소(Ox) 플라즈마 또는 질소(Nx) 플라즈마 중 어느 하나와 결합하여 상기 활성층 상에 채널 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  25. 제 23항에 있어서,
    상기 데이터 라인은 정전기 방지 라인 패턴과 연결되어 등전위를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  26. 제 25항에 있어서,
    상기 정전기 방지 라인 패턴은 게이트 라인 형성 물질로 이루어져 상기 제 1 쇼팅바와 연결되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  27. 제 23항에 있어서,
    상기 데이터 라인 상의 투명 도전 패턴에서 연장되어 상기 데이터 패드 상의 콘택홀을 통하여 상기 데이터 라인과 상기 데이터 패드가 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  28. 제 23항에 있어서,
    상기 이븐 데이터 패드는 콘택홀을 통하여 상기 데이터 패드와 상기 제 2 쇼팅바와 접속되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
KR1020040117242A 2004-12-30 2004-12-30 박막 트랜지스터 어레이 기판 및 그 제조 방법 KR100726090B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020040117242A KR100726090B1 (ko) 2004-12-30 2004-12-30 박막 트랜지스터 어레이 기판 및 그 제조 방법
DE102005056702A DE102005056702B4 (de) 2004-12-30 2005-11-28 TFT-Arraysubstrat und zugehöriges Herstellverfahren
US11/289,503 US7646018B2 (en) 2004-12-30 2005-11-30 TFT array substrate and the fabrication method thereof
JP2005356389A JP2006191016A (ja) 2004-12-30 2005-12-09 薄膜トランジスタアレイ基板およびその製造方法
CN2005101342115A CN1797773B (zh) 2004-12-30 2005-12-12 薄膜晶体管阵列基板及其制造方法
US12/591,657 US8507301B2 (en) 2004-12-30 2009-11-25 TFT array substrate and the fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117242A KR100726090B1 (ko) 2004-12-30 2004-12-30 박막 트랜지스터 어레이 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060077720A KR20060077720A (ko) 2006-07-05
KR100726090B1 true KR100726090B1 (ko) 2007-06-08

Family

ID=36639356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117242A KR100726090B1 (ko) 2004-12-30 2004-12-30 박막 트랜지스터 어레이 기판 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7646018B2 (ko)
JP (1) JP2006191016A (ko)
KR (1) KR100726090B1 (ko)
CN (1) CN1797773B (ko)
DE (1) DE102005056702B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945139B1 (ko) 2007-10-30 2010-03-02 엘지전자 주식회사 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070071012A (ko) * 2005-12-29 2007-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 이의 제조 방법
KR101255307B1 (ko) * 2006-06-19 2013-04-15 엘지디스플레이 주식회사 액정표시장치 및 이의 제조방법
TWI354967B (en) * 2006-10-27 2011-12-21 Chimei Innolux Corp Liquid crystal display
CN101681928B (zh) * 2007-05-31 2012-08-29 佳能株式会社 使用氧化物半导体的薄膜晶体管的制造方法
JP4982896B2 (ja) * 2007-08-23 2012-07-25 学校法人東京理科大学 液晶添加剤及びその使用方法ならびに液晶表示素子
JP2009255531A (ja) * 2008-03-28 2009-11-05 Seiko Epson Corp 液体噴射ヘッド及び液体噴射装置並びにアクチュエータ
KR101525805B1 (ko) * 2008-06-11 2015-06-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP5306784B2 (ja) * 2008-11-18 2013-10-02 株式会社ジャパンディスプレイ 表示装置
JP5510663B2 (ja) * 2009-09-30 2014-06-04 セイコーエプソン株式会社 液滴噴射ヘッド、液滴噴射装置および圧電素子
EP2571058A1 (en) * 2010-05-13 2013-03-20 Sharp Kabushiki Kaisha Circuit board and display device
KR101987985B1 (ko) * 2012-05-21 2019-10-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR102032962B1 (ko) * 2012-10-26 2019-10-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104122684B (zh) * 2013-05-30 2017-07-28 深超光电（深圳）有限公司 显示面板及制造该显示面板的方法
JP5539574B2 (ja) * 2013-06-26 2014-07-02 株式会社ジャパンディスプレイ 表示装置
CN103745955B (zh) * 2014-01-03 2017-01-25 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
CN104299975B (zh) * 2014-10-28 2017-05-31 合肥鑫晟光电科技有限公司 阵列基板及其制作方法
CN106298523B (zh) * 2015-05-22 2019-12-17 鸿富锦精密工业（深圳）有限公司 薄膜晶体管、薄膜晶体管的制造方法及阵列基板的制造方法
CN105529336B (zh) * 2016-01-28 2019-06-14 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及其制造方法和液晶面板
CN106328587A (zh) * 2016-08-26 2017-01-11 深圳市华星光电技术有限公司 一种阵列基板及其制作方法、液晶显示面板
CN107728364B (zh) * 2017-10-27 2020-06-12 合肥鑫晟光电科技有限公司 阵列基板及其制造方法、显示装置
CN110379819B (zh) * 2019-06-11 2022-02-18 滁州惠科光电科技有限公司 一种阵列基板及其制造方法和显示面板
CN113192973A (zh) * 2021-04-02 2021-07-30 Tcl华星光电技术有限公司 阵列基板及微型发光二极管显示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012795A (ko) * 2000-08-08 2002-02-20 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
KR20030082647A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법과 그에적용된 마스크
KR20040050236A (ko) * 2002-12-09 2004-06-16 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114281B2 (ja) * 1986-04-25 1995-12-06 セイコーエプソン株式会社 ドライバ−内蔵アクティブマトリックス基板
JPH06151460A (ja) * 1992-11-06 1994-05-31 Fujitsu Ltd 逆スタッガ型ｔｆｔの製造方法
JP3152025B2 (ja) * 1993-08-25 2001-04-03 松下電器産業株式会社 絶縁ゲート型トランジスタおよびその製造方法
JPH07131023A (ja) * 1993-11-04 1995-05-19 Matsushita Electric Ind Co Ltd 液晶表示用ｔｆｔアレイ基板の製造方法
JPH0915623A (ja) * 1995-06-29 1997-01-17 Kyocera Corp 液晶表示装置およびその製造方法
JP3629079B2 (ja) * 1994-12-21 2005-03-16 株式会社東芝 表示装置およびその製造方法
US6188452B1 (en) * 1996-07-09 2001-02-13 Lg Electronics, Inc Active matrix liquid crystal display and method of manufacturing same
JPH10161149A (ja) * 1996-12-05 1998-06-19 Toshiba Corp 表示装置用アレイ基板の製造方法
JPH11274505A (ja) * 1998-03-23 1999-10-08 Nec Corp 薄膜トランジスタ構造およびその製造方法
JP2000002892A (ja) * 1998-04-17 2000-01-07 Toshiba Corp 液晶表示装置、マトリクスアレイ基板およびその製造方法
JP3190878B2 (ja) * 1998-04-27 2001-07-23 鹿児島日本電気株式会社 薄膜トランジスタの製造方法
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
TW413949B (en) * 1998-12-12 2000-12-01 Samsung Electronics Co Ltd Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
US6930732B2 (en) * 2000-10-11 2005-08-16 Lg.Philips Lcd Co., Ltd. Array substrate for a liquid crystal display
TW490857B (en) * 2001-02-05 2002-06-11 Samsung Electronics Co Ltd Thin film transistor array substrate for liquid crystal display and method of fabricating same
JP2003179069A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4417072B2 (ja) * 2003-03-28 2010-02-17 シャープ株式会社 液晶表示装置用基板及びそれを用いた液晶表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020012795A (ko) * 2000-08-08 2002-02-20 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
KR20030082647A (ko) * 2002-04-17 2003-10-23 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법과 그에적용된 마스크
KR20040050236A (ko) * 2002-12-09 2004-06-16 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100945139B1 (ko) 2007-10-30 2010-03-02 엘지전자 주식회사 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법

Also Published As

Publication number Publication date
DE102005056702A1 (de) 2006-07-27
US7646018B2 (en) 2010-01-12
CN1797773A (zh) 2006-07-05
CN1797773B (zh) 2010-09-22
US20060145155A1 (en) 2006-07-06
JP2006191016A (ja) 2006-07-20
US8507301B2 (en) 2013-08-13
DE102005056702B4 (de) 2011-02-03
US20100075472A1 (en) 2010-03-25
KR20060077720A (ko) 2006-07-05

Similar Documents

Publication Publication Date Title
KR100654569B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100661725B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100726090B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101126396B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
US7220611B2 (en) Liquid crystal display panel and fabricating method thereof
KR100443835B1 (ko) 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그 제조방법
KR20070068776A (ko) 액정표시소자와 그 제조 방법
KR20040061195A (ko) 액정표시패널 및 그 제조방법
KR20080054629A (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법
KR100558716B1 (ko) 액정표시패널 및 그 제조 방법
KR101023276B1 (ko) 액정표시장치 및 그 제조 방법과 검사방법
KR100558715B1 (ko) 액정표시패널 및 그 제조 방법
KR101200880B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
KR101149939B1 (ko) 박막 트랜지스터 기판 및 그 제조방법
KR20070070618A (ko) 박막 트랜지스터 기판 및 그 제조방법
KR20050050239A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20040060046A (ko) 액정표시장치의 라인 번호 구조 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20120330

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee