KR20070068776A - 액정표시소자와 그 제조 방법 - Google Patents
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Abstract
본 발명은 마스크 공정 수를 줄이고 데이터 패드와 데이터라인 사이에서 전기적 접촉 불량을 방지하도록 한 액정표시소자와 그 제조 방법에 관한 것이다.
이 액정표시소자는 기판 상에 형성된 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 화소 영역을 정의 하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 덮도록 형성되는 보호막과; 상기 드레인 전극과 직접 접속되고 상기 기판의 화소 영역 상에 형성된 화소전극과; 상기 게이트 라인과 접속되는 게이트 패드와; 상기 게이트 패드와 동일층에서 상기 데이터 라인과 접속되는 데이터 패드와; 상기 데이터 패드와 연결되는 데이터 링크 하부 전극, 상기 데이터 라인과 연결되고 상기 게이트 절연막을 사이에 두고 상기 데이터 링크 하부 전극의 일측 끝단과 중첩되는 데이터 링크 상부 전극, 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀 내에서 노출된 데이터 링크 하부 전극과 데이터 링크 상부 전극의 측면을 접속시키는 링크 전극을 구비한다.
Description
도 1은 종래 박막 트랜지스터 어레이 기판의 데이터 패드부를 나타내는 평면도.
도 2는 도 1에 도시된 데이터 패드부를 선"Ⅰ-Ⅰ'"를 따라 절단하여 도시한 단면도.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법 을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 선Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 상세히 설명하기 위한 단면도.
도 9a 내지 도 9c는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 상세히 설명하기 위한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 145 : 기판 4, 104 : 데이터 라인
32, 132 : 데이터 패드 하부 전극 34, 134 : 데이터 패드 상부 전극
36, 136 : 게이트 절연막 38, 154 : 반도체층
42, 142 : 데이터 링크 하부 전극 44, 144 : 링크 전극
46, 146 : 데이터 링크 상부 전극 52, 152 : 보호막
102 : 게이트 라인 104 : 데이터 라인
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 114 : 화소 전극
116 : 스토리지전극 122 : 게이트패드 하부전극
124 : 게이트패드 상부전극 148 : 활성층
150 : 오믹접촉층
본 발명은 액정표시소자에 관한 것으로, 특히 마스크 공정 수를 줄이고 데이터 패드와 데이터라인 사이에서 전기적 접촉 불량을 방지하도록 한 액정표시소자와 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 많은 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 일 예로, 하나의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리쏘그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있다. 많은 마스크 공정에 의해 초래되는 문제를 줄이기 위하여, 액정표시소자의 제조업자들은 마스크 공정수를 줄이기 위하여 많은 연구와 노력을 기울이고 있다. 그 결과로, 최근에 액정표시소자의 박막 트랜지스터 어레이 기판 제조공정은 세 개의 마스크 공정까지 가능한 정도로 그 마스크 공정수를 줄인 기술로 발전되고 있다.
도 1은 종래의 3 마스크 공정을 이용한 박막 트랜지스터 어레이 기판의 데이터 패드부를 도시한 평면도이고, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"을 따라 절취한 데이터 패드부를 도시한 단면도이다.
도 1 및 도 2에 도시된 데이터 패드부는 데이터 패드(30)와, 데이터 라인(4)에서 연장되어 상기 데이터 패드(30)와 접속된 데이터 링크부(40)를 구비한다.
데이터 패드(30)는 데이터 구동 집적회로의 출력핀들과 1:1로 접속되어 데이터 구동 집적회로로부터의 데이터신호를 데이터 라인(4)에 공급한다. 이러한 데이터 패드(30)는 데이터 패드 하부 전극(32)과, 게이트 절연막(36) 및 보호막(52)을 관통하는 제1 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
데이터 링크부(40)는 데이터 패드(30)와 데이터 라인(4) 사이를 전기적으로 연결한다. 이를 위해, 데이터 링크부(40)는 데이터 패드 하부 전극(32)과 접속되는 데이터 링크 하부 전극(42)과, 데이터 라인(4)과 접속되는 데이터 링크 상부 전극(46)과, 제2 컨택홀(43)을 통해 노출된 데이터 링크 하부 전극(42)과 데이터 링크 상부 전극(46)을 접속시키는 링크 전극(44)을 구비한다.
여기서, 제2 컨택홀(43)은 데이터 링크부(40)의 중앙에 위치하며 보호막 (52), 데이터 링크 상부 전극(46), 반도체층(38) 및 게이트 절연막(36)을 관통하여 데이터 링크 하부 전극(42)을 노출시킨다.
이러한 데이터 패드부의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다.
제1 마스크 공정은 도 3a에 도시된 바와 같이 기판(2) 상에 게이트 금속층을 증착한 후 제1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 실시하여 데이터 패드 하부 전극(32) 및 데이터 링크 하부 전극(42)을 포함하는 게이트금속 패턴군을 형성한다.
제2 마스크 공정은 도 3b와 같이 게이트금속 패턴군 상에 게이트 절연막(36)을 형성한 후, 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정을 실시하여 게이트 절연막(36) 상에 활성층 및 오믹 접촉층을 포함하는 반도체층(38), 데이터 라인(4) 등의 소스/드레인금속 패턴군을 형성한다.
이어서, 제3 마스크 공정은 도 3c에 도시된 바와 같이 소스/드레인금속 패턴군이 형성된 기판(2) 상에 보호막(52)을 형성하고, 제3 마스크를 이용한 노광 및 현상 공정으로 포토레지스트 패턴(60)을 형성한 후, 그 포토레지스트 패턴(60)을 이용한 식각 공정으로 보호막(52) 및 게이트 절연막(36)을 관통하는 제1 컨택홀(33)을 형성함과 동시에, 보호막(52), 데이터 링크 상부 전극(46), 반도체층(38) 및 게이트 절연막(36)을 관통하는 제2 컨택홀(43)을 형성한다. 이 제1 및 제2 콘택홀(33, 43)이 형성된 포토레지스트 패턴(60) 상에 투명도전막(44a)이 기판(2) 전면에 형성된다. 그리고, 제3 마스크 공정은 리프트 오프 공정을 이용하여 현상액 으로 포토레지스트 패턴과 그 위에 형성된 투명도전막(44a)을 함께 제거하여 도 3d에 도시된 바와 같이 링크 전극(44) 및 데이터 패드 상부 전극(34)을 포함하는 투명전극 패턴군을 형성한다.
이와 같이, 데이터 링크부(40)에서는 제2 컨택홀(43)을 통해 데이터 링크 하부 전극을 노출시키기 위하여 제3 마스크 공정에서 보호막(52), 소스/드레인 금속층, 반도체층(38) 및 게이트 절연막(36)의 4 층의 박막들이 동시에 식각되어야만 한다. 그런데, 4 층의 박막들이 모두 식각되지 않고 게이트 절연막(36)의 원치 않는 잔막이 잔류하는 경우가 흔히 나타나고 있다. 이를 상세히 하면, 제3 마스크 공정의 리프트 오프 공정에서 도 3c와 같이 포토레지스트 패턴(60)의 끝단에 대응하는 보호막(52)의 에지부가 Δp만큼 오버 에칭되어야만 현상액(Stripper)이 포토레지스트 패턴(60)으로 침투하여 포토레지스트 패턴(60)과 그 위에 형성된 상부 전극(34)이 제거될 수 있다. 그러나, 보호막(52)의 오버 에칭 형성에 필요한 식각 조건이 조금만 바뀌어도 게이트 절연막(36)이 완전히 식각되지 못하는 문제점이 나타난다. 이는 제3 마스크 공정에서 제2 컨택홀(43)을 형성할 때, 제1 컨택홀(43)에 비하여 데이터 링크 상부 전극(46), 반도체층(38)을 더 식각하여야 하므로 게이트 절연막(36)의 잔막이 상대적으로 더 많이 남게 되는 것에 기인한다. 이에 따라, 데이터 링크 하부 전극(42)과 데이터 링크 상부 전극(46) 사이에 게이트 절연막(36)이 잔류하여 그 전극들(42, 46) 사이에 전기적 접촉 불량이 발생되고, 그 결과, 데이터 구동 집적회로로부터의 데이터 신호가 데이터라인들(4)에 정상적으로 공급되지 않는다.
따라서, 본 발명의 목적은 마스크 공정 수를 줄이고 데이터 패드와 데이터라인 사이에서 전기적 접촉 불량을 방지하도록 한 액정표시소자와 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자는 기판 상에 형성된 게이트 라인과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 화소 영역을 정의 하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 덮도록 형성되는 보호막과; 상기 드레인 전극과 직접 접속되고 상기 기판의 화소 영역 상에 형성된 화소전극과; 상기 게이트 라인과 접속되는 게이트 패드와; 상기 게이트 패드와 동일층에서 상기 데이터 라인과 접속되는 데이터 패드와; 상기 데이터 패드와 연결되는 데이터 링크 하부 전극, 상기 데이터 라인과 연결되고 상기 게이트 절연막을 사이에 두고 상기 데이터 링크 하부 전극의 일측 끝단과 중첩되는 데이터 링크 상부 전극, 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀 내에서 노출된 데이터 링크 하부 전극과 데이터 링크 상부 전극의 측면을 접속시키는 링크 전극을 구비한다.
상기 액정표시소자는 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비한다.
상기 데이터 패드는 상기 데이터 링크 하부 전극으로부터 연장되는 데이터 패드 하부 전극과, 상기 게이트 절연막 및 보호막을 관통하는 제2 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 구비한다.
상기 게이트 패드는 상기 게이트 라인으로부터 연장되는 게이트 패드 하부 전극과, 상기 게이트 절연막 및 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비한다.
본 발명에 따른 액정표시소자의 제조방법은 기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 데이터 라인과 접속될 데이터 패드 하부 전극, 상기 데이트 패드 하부 전극과 접속된 데이터 링크 하부 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성되며 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인과, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극과, 상기 데이터 라인에서 연장되어 상기 데이터 링크 하부 전극의 끝단 일부분과 중첩되는 데이터 링크 상부 전극을 포함하는 제2 마스크 패턴군을 형성하는 제2 마스크 공정과; 상기 제2 마스크 패턴군을 덮도록 형성된 보호막과, 리프트 오프 공정을 이용하여 상기 드레인 전극과 접속하는 화소 전극과, 상기 화소 전극과 동시에 형성되며 상기 데이터 링크 상부 전극의 일부분을 노출시키도록 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀을 통해 데이터 링크 하부 전극과 데이터 링크 상부 전극을 접속시키는 링크 전극을 포함하는 제3 마스크 패턴군을 형성하는 제3 마스크 공정을 포함한다.
상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 형성하는 단계를, 상기 제3 마스크 공정은 상기 보호막 및 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극과 데이터 패드 하부 전극을 노출시키는 제2 및 제3 컨택홀과, 상기 화소 전극과 동시에 형성되며 상기 제2 및 제3 컨택홀을 통해 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 게이트 패드 하부 전극을 형성하는 단계를 추가로 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 9c를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 액정표시소자의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 5는 도 4에서 선"Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취하여 나타내는 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연막(136)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련 된 화소 영역에 형성된 화소 전극(114)과, 스토리지 전극(116)과 전단 게이트라인(102)의 중첩부에 형성된 스토리지 캐패시터(Cst)와, 게이트 라인(102)에서 연장된 게이트 패드(120)와, 데이터 라인(104)에서 연장된 데이터 패드(130)와, 데이터 라인(104)과 데이터 패드(130) 사이를 링크시키는 데이터 링크부(140)를 구비한다.
게이트 신호(또는 스캔신호)가 공급되는 게이트 라인(102)과 데이터 신호가 공급되는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
박막 트랜지스터(TFT)는 게이트 라인(102)으로부터의 게이트 신호에 응답하여 소스전극(110)과 드레인전극(112) 사이에 전하가 흐르는 채널을 형성하여 데이터 라인(104)의 화소 신호를 화소 전극(114)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 소스 전극(110)과 마주하며 화소 전극(114)에 접속된 드레인 전극(112)과, 게이트 절연막(136)을 사이에 두고 게이트 전극(108)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 반도체층을 구비한다. 반도체층(154)은 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(148)과, 소스 전극 및 드레인 전극(110, 112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(148) 위에 형성된 오믹 접촉층(150)을 구비한다.
화소 전극(114)은 데이터라인(104)과 게이트라인(102)에 의해 정의된 화소영역 내에 투명전극으로 형성되고 박막 트랜지스터(TFT)의 드레인 전극(112)과 직접 접속된다.
박막 트랜지스터(TFT)를 통해 화소 신호가 공급된 화소 전극(114)과 공통 전 압이 공급된 공통 전극 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(Cst)는 유전체인 게이트절연막(136) 및 반도체층(154)을 사이에 두고 전단 게이트 라인(102)과 스토리지 전극(116)이 중첩되어 정전용량을 형성하여 화소 전극(114)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 스토리지 전극(116)은 화소전극(114)과 직접 접속된다.
게이트 패드(120)는 게이트 구동 집적회로의 출력핀들과 1:1로 접속되어 그 게이트 구동 집적회로에 의해 발생된 게이트신호를 게이트 라인(102)에 공급한다. 이러한 게이트 패드(120)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(122)과, 게이트 절연막(136) 및 보호막(152)을 관통하는 제1 컨택홀(123)을 통해 게이트 패드 하부 전극(122)과 접속된 게이트 패드 상부 전극(124)을 구비한다.
데이터 패드(130)는 데이터 구동 집적회로의 출력핀과 1:1로 접속되어 데이터 구동 집적회로에 의해 발생된 데이터신호를 데이터 라인(104)에 공급한다. 이러한 데이터 패드(130)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(132)과, 게이트 절연막 및 보호막을 관통하는 제2 컨택홀(133)을 통해 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(134)으로 구성된다.
데이터 링크부(140)는 데이터 패드(130)와 데이터 라인(104) 사이에 형성되 어 데이터 패드(130)와 데이터 라인(104)을 전기적으로 접속시킨다. 이를 위하여, 데이터 링크부(140)는 데이터 패드 하부 전극(132)과 접속되는 데이터 링크 하부 전극(142)과, 데이터 라인(104)과 접속되는 데이터 링크 상부 전극(146)과, 제3 컨택홀(143)을 통해 노출된 데이터 링크 하부 전극(142)과 데이터 링크 상부 전극(146)을 접속시키는 링크 전극(144)을 구비한다. 여기서, 제3 컨택홀(143)은 데이터 패드(130)와 인접한 데이터 링크 상부 전극(146)의 끝단에 형성된다. 이와 같이, 제3 컨택홀(143)을 데이터 링크 상부 전극(146)의 끝단에 형성하면, 데이터 링크 하부 전극(142)을 노출시키는 제3 컨택홀(143)의 형성을 위해 게이트 절연막(136)과 보호막(152)만을 식각하면 된다. 따라서, 제3 컨택홀(143) 형성시 보호막(152) 에지부의 Δp 형성과 관련하여 식각 조건을 바꾸어 게이트 절연막(136)이 전부 식각되지 않고 잔류하더라도 데이터 링크 하부 전극(142)이 노출된다. 따라서, 본 발명은 종래의 링크 전극(144)와 데이터 패드 하부 전극(132) 사이의 전기적 접촉 불량을 개선할 수 있다.
이와 같은 본 발명의 박막 트랜지스터 기판은 다음과 같이 3 마스크 공정으로 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
제1 마스크 공정은 도 6a 및 도 6b에 도시된 바와 같이 하부 기판(145) 상에 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(122), 데이터 패드 하부 전극(132) 및 데이터 링크 하부 전극(142)을 포함하는 게이트금속 패턴군이 형성된다.
이 제1 마스크 공정을 상세히 설명하면, 하부 기판(145) 상에 스퍼터링 등의 증착방법을 통해 게이트 금속층이 형성된다. 게이트 금속층은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층으로 형성되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al, Mo/Al 합금 등과 같이 이중층 이상이 적층 구조로 형성된다. 이어서, 제1 마스크 공정은 제1 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(108), 게이트 패드 하부 전극(122), 데이터 패드 하부 전극(132) 및 데이터 링크 하부 전극(142)을 포함하는 게이트금속 패턴군이 형성된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
제2 마스크 공정은 게이트금속 패턴군이 형성된 하부 기판(145) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(136)을 형성한다. 게이트 절연막(136)의 재료는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이다.
이어서, 제2 마스크 공정은 도 7a 및 도 7b에 도시된 바와 같이 게이트 절연막(136) 위에 적층된 활성층(148) 및 오믹접촉층(150)을 포함하는 반도체층(154)을 형성하고 또한, 데이터 라인(104), 드레인 전극(112), 데이터 링크 상부 전극(146) 및 스토리지 전극(116)을 포함하는 소스/드레인금속 패턴군을 형성한다.
반도체층(154)과 소스/드레인금속 패턴군의 형성과정을 도 8a 내지 도 8c를 참조하여 상세히 하면 다음과 같다.
도 8a에 도시된 바와 같이 게이트 절연막(136) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(148A), 제2 반도체층(150A), 그리고 소스/드레인 금속층(104A)이 순차적으로 형성된다. 여기서, 제1 반도체층(148A)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(150A)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(104A)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그 다음, 소스/드레인 금속층(104A) 위에 포토레지스트막을 형성한 다음, 투과시키는 광량을 부분적으로 다르게 할 수 있는 제2 마스크가 하부기판(145) 상부에 정렬된다. 제2 마스크는 회절 마스크 또는 하프톤 마스크로써 입사광 대부분을 투과시키는 노광 영역(P1), 입사광을 차단하기 위한 차단 영역(P2), 및 일부의 광만을 투과시키는 부분 노광 영역(P3)을 포함한다. 이러한 제2 마스크를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단 영역(P2)과 부분 노광 영역(P3)에서 단차를 갖는 포토레지스트 패턴(168)이 형성된다. 즉, 부분 노광 영역(P3)에 형성된 포토레지스트 패턴(168) 높이(h2)는 차단 영역(P2)에 형성된 포토레지스트 패턴(168)의 높이(h1)보다 낮다.
이러한 포토레지스트 패턴(168)을 마스크로 이용한 습식 식각 공정으로 소스 /드레인 금속층(154)이 패터닝됨으로써 도 8b에 도시된 바와 같이 데이터 라인(104), 소스전극(110) 및 드레인 전극(112), 데이터 링크 상부 전극(146) 및 스토리지 전극(116)을 포함하는 소스/드레인금속 패턴군이 형성된다.
그리고, 제2 마스크 공정은 포토레지스트 패턴(168)을 마스크로 이용한 건식 식각 공정으로 제1 반도체층(148A)과 제2 반도체층(150A)을 식각하여 활성층(148)과 오믹 접촉층(150)이 소스/드레인 금속 패턴을 따라 형성한다. 이어서, 제2 마스크 공정은 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정을 실시하여 부분 노광 영역(P3)에서 제2 높이를 갖는 포토레지스트 패턴(168)을 완전히 제거하고, 차단 영역(P2)에서 제1 높이(h1)를 갖는 포토레지스트 패턴(168)의 높이를 낮춘다. 이러한 애싱공정 후 잔류하는 포토레지스트 패턴(168)을 이용한 식각 공정으로 회절 노광 영역(P3), 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층(104)과 오믹 접촉층(150)이 제거됨으로써 드레인 전극(112)과 소스 전극(110)이 분리된다.
소스/드레인금속 패턴 상에 잔류하는 포토레지스트 패턴(168)은 스트립 공정에 의해 제거된다.
도 4 및 도 5를 결부하여 제3 마스크 공정을 설명하기로 한다.
도 4 및 도 5를 참조하면, 제3 마스크 공정은 보호막(152), 화소전극(114), 게이트 패드 상부 전극(124), 데이터 패드 상부 전극(134) 및 데이터 패드 링크 전극(144)을 포함하는 제3 마스크 패턴군을 형성한다.
이러한 제3 마스크 공정을 도 9a 내지 도 9c를 결부하여 상세히 하면 다음과 같다.
제3 마스크 공정은 먼저 도 9a와 같이 반도체 패턴, 소스/드레인금속 패턴및 게이트 절연막(143) 상에 보호막(152)을 전면 형성한다. 보호막(152)의 재료로는 게이트 절연막(136)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이어서, 제3 마스크 공정은 보호막(152) 상에 포토레지스트막을 전면 형성한 후, 기판(145) 상에 제3 마스크를 정렬한다. 제3 마스크는 광을 투과하기 위한 노광 영역(P1)과 광을 차단하기 위한 차단영역(P2)으로 구성된다. 이러한 제3 마스크를 이용하여 제3 마스크 공정은 포토레지스트막을 노광 및 현상함으로써 제3 마스크의 차단영역(P2)에 포토레지스트 패턴(178)을 형성한다. 이러한 포토레지스트 패턴(178)을 이용한 식각 공정으로 제3 마스크 공정은 도 9b와 같이 화소영역에서 보호막(152), 소스/드레인금속 패턴, 반도체층(154), 및 게이트 절연막(136)을 관통하여 기판(145)을 노출시키는 화소홀(103)을 형성함과 동시에, 보호막(152)과 게이트 절연막(136)을 관통하여 게이트 패드 하부 전극(122)을 노출시키는 제1 컨택홀(123), 보호막(152)과 게이트 절연막(136)을 관통하여 데이터 패드 하부 전극(132)을 노출시키는 제2 컨택홀(133), 및 보호막(152)과 게이트 절연막(136)을 관통하여 데이터 링크 하부 전극(142)을 노출시키는 제3 컨택홀(143)을 형성한다.
이어서, 제3 마스크 공정은 도 9c와 같이 제1 내지 제3 컨택홀(123, 133, 143)이 형성된 기판(145) 전면에 투명도전막(114A)을 형성한다.
투명도전막(114A)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 선택된다. 이어서, 제3 마스크 공정은 도 5와 같이 포토레지스트 패턴(178) 및 그 위에 형성된 투명 도전막(114)을 리프트 오프 공정으로 함께 제거하여 화소홀(103)에 화소전극(114)을, 제1 컨택홀(123)에 게이트 패드 상부 전극(124)을, 제2 컨택홀(133)에 데이터 패드 상부 전극(134)을, 그리고 제3 컨택홀(143)에 데이터 패드 링크 전극(144)을 각각 형성한다. 한편, 리프트 오프 공정이 가능하도록 보호막(152)의 에지부는 포토레지스트 패턴(178)의 에지부 안쪽으로 Δp만큼 오버 에칭된다.
상술한 바와 같이, 본 발명에 따른 액정표시소자와 그 제조 방법은 3 개의 마스크 공정만으로 박막트랜지스터 어레이 기판을 제조할 수 있어 마스크 공정수를 줄일 수 있을 뿐 아니라, 데이트 링크부에서 제3 컨택홀의 위치를 데이터 링크 상부 전극의 끝단에 형성함으로써 그 컨택홀을 형성할 때 게이트 절연막과 보호막만을 식각하여 게이트 절연막의 잔막이 남는 현상을 예방하여 데이터 링크 하부 전극과 데이터 링크 상부 전극 사이의 컨택 불량이 방지할 수 있다. 또한, 본 발명에 따른 액정표시소자와 그 제조 방법은 데이트 링크부에서 컨택홀의 위치를 데이터 링크 상부 전극의 끝단에 형성하여 제3 컨택홀의 일측에서 게이트 절연막을 완전히 제거하여 제3 컨택홀의 타측에서 게이트 절연막의 잔막이 일부 남더라도 데이터 링크 하부 전극과 데이터 링크 상부 전극 사이의 전기적 접촉을 가능하게 할 수 있 다.
나아가, 본 발명에 따른 액정표시소자와 그 제조 방법은 보호막이 없는 박막트랜지스터 어레인 기판의 데이터 링크부에도 사용할 수 있으므로 레서피(Recipe) 변경이 용이하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (6)
- 기판 상에 형성된 게이트 라인과;게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 화소 영역을 정의 하는 데이터 라인과;상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 및 드레인 전극 사이의 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와;상기 박막 트랜지스터를 덮도록 형성되는 보호막과;상기 드레인 전극과 직접 접속되고 상기 기판의 화소 영역 상에 형성된 화소전극과;상기 게이트 라인과 접속되는 게이트 패드와;상기 게이트 패드와 동일층에서 상기 데이터 라인과 접속되는 데이터 패드와;상기 데이터 패드와 연결되는 데이터 링크 하부 전극, 상기 데이터 라인과 연결되고 상기 게이트 절연막을 사이에 두고 상기 데이터 링크 하부 전극의 일측 끝단과 중첩되는 데이터 링크 상부 전극, 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀 내에서 노출된 데이터 링크 하부 전극과 데이터 링크 상부 전극의 측면을 접속시키는 링크 전극을 포함하는 데이터 링크부를 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 데이터 패드는 상기 데이터 링크 하부 전극으로부터 연장되는 데이터 패드 하부 전극과,상기 게이트 절연막 및 보호막을 관통하는 제2 컨택홀을 통해 상기 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트 패드는 상기 게이트 라인으로부터 연장되는 게이트 패드 하부 전극과,상기 게이트 절연막 및 보호막을 관통하는 제3 컨택홀을 통해 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판 상에 형성된 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극 및 게이트 패드 하부 전극, 데이터 라인과 접속될 데이터 패드 하부 전극, 상기 데이트 패드 하부 전극과 접속된 데이터 링크 하부 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;상기 제1 마스크 패턴군을 덮는 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 반도체층 위에 형성되며 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인과, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극과, 상기 소스 전극과 마주하는 드레인 전극과, 상기 데이터 라인에서 연장되어 상기 데이터 링크 하부 전극의 끝단 일부분과 중첩되는 데이터 링크 상부 전극을 포함하는 제2 마스크 패턴군을 형성하는 제2 마스크 공정과;상기 제2 마스크 패턴군을 덮도록 형성된 보호막과, 리프트 오프 공정을 이용하여 상기 드레인 전극과 접속하는 화소 전극과, 상기 화소 전극과 동시에 형성되며 상기 데이터 링크 상부 전극의 일부분을 노출시키도록 상기 보호막 및 게이트 절연막을 관통하는 제1 컨택홀을 통해 데이터 링크 하부 전극과 데이터 링크 상부 전극을 접속시키는 링크 전극을 포함하는 제3 마스크 패턴군을 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 5 항에 있어서,상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 중첩되어 스토리지 캐패시터를 형성하는 스토리지 전극을 형성하는 단계를,상기 제3 마스크 공정은 상기 보호막 및 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극과 데이터 패드 하부 전극을 노출시키는 제2 및 제3 컨택홀과, 상기 화소 전극과 동시에 형성되며 상기 제2 및 제3 컨택홀을 통해 상기 게이트 패드 하부 전극 및 데이터 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 게이트 패드 하부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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