KR20080054629A - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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KR20080054629A
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김수풀
지영승
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Abstract

본 발명은 박막 트랜지스터 어레이 기판의 마스크 공정을 절감한 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
이 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 패턴을 형성하는 단계와; 상기 게이트 전극과 중첩되는 절연 패턴 및 상기 절연 패턴 상에 형성된 활성층을 포함하는 제2 패턴 및, 상기 활성층 상에 에치 스토퍼를 형성하는 단계와; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 제2 패턴을 사이에 두고 상기 게이트 전극에 중첩되며 상기 에치 스토퍼를 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴 하부에 중첩된 오믹 접촉층을 포함하는 제3 패턴을 형성하는 단계와; 상기 기판상에 상기 제1 내지 제3 패턴, 상기 에치 스토퍼를 덮도록 형성되고 상기 게이트 패드 하부 전극, 상기 화소 영역, 상기 데이터 패드 하부 전극을 노출시키는 패턴홀들을 포함하는 보호막 및, 상기 패턴홀들에 의해 정의되어 형성된 게이트 패드 상부 전극, 화소 전극, 데이터 패드 상부 전극을 포함하는 제4 패턴을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1은 종래의 액정 패널 구조를 개략적으로 나타낸 사시도.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타낸 평면도.
도 3은 도 2에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취하여 나타낸 박막 트랜지스터 어레이 기판의 단면도.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 내지 도 6d는 본 발명에 따른 제2 마스크 공정을 단계적으로 설명하기 위한 단면도들.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9f는 본 발명에 따른 제4 마스크 공정을 단계적으로 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
12, 51 : 하부 기판 14, 20 : 게이트 라인
16, 30 : 데이터 라인 18, 40 : 박막 트랜지스터
22, 60 : 화소 전극 45 : 에치 스토퍼
41 : 소스 전극 42 : 드레인 전극
70 : 스토리지 캐패시터 71 : 스토리지 전극
90 : 데이터 패드 80 : 게이트 패드
91 : 데이터 패드 하부 전극 92 : 데이터 패드 상부 전극
81 : 게이트 패드 하부 전극 82 : 게이트 패드 하부 더미 전극
83 : 게이트 패드 상부 전극 43 : 게이트 전극
62 : 화소 패턴홀 85 : 제1 패드 패턴홀
95 : 제2 패드 패턴홀 53 : 절연패턴
57 : 활성층 58 : 오믹 접촉층
165 : 제1 포토레지스트 패턴 191 : 제2 포토레지스트 패턴
197 : 제3 포토레지스트 패턴
본 발명은 액정 표시장치에 관한 것이다. 특히 본 발명은 박막 트랜지스터 어레이 기판의 마스크 공정을 절감한 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 어레이 기판(10)과 박막 트랜지스터 어레이 기판(20)으로 구성된다.
칼라 필터 어레이 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터들(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터들(6)이 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터들(6)은 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터들(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터들(6)의 평탄화를 위하여 칼라 필터들(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 어레이 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 화소 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급받아 액정(24)을 구동한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조를 구현한다.
그리고, 액정 패널은 액정(24)의 초기 배향을 위한 배향막과, 컬러 필터 어레이 기판(10)과 박막 트랜지스터 어레이 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 어레이 기판(10) 및 박막 트랜지스터 어레이 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 어레이 기판(20)은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 어레이 기판(20) 은 표준 마스크 공정이던 5 마스크 공정에서 마스크 공정수를 줄이는 방향으로 발전하고 있다.
본 발명의 목적은 박막 트랜지스터 어레이 기판의 마스크 공정을 절감한 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 있다. 또한 본 발명의 목적은 박막 트랜지스터의 채널부를 보호할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극과; 상기 게이트 전극과 중첩되는 절연 패턴과; 상기 절연 패턴 상에 상기 절연패턴과 동일패턴으로 형성된 활성층과; 상기 활성층 상에 형성된 에치 스토퍼와; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 절연패턴 및 활성층을 사이에 두고 상기 게이트 전극에 중첩되며 상기 에치 스토퍼를 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과; 상기 소스/드레인 패턴 하부에 상기 소스/드레인 패턴과 동일패턴으로 중첩된 오믹 접촉층과; 상기 게이트 패드 하부 전극, 상기 화소 영역, 상기 데이터 패드 하부 전극을 노출시키는 패턴홀들을 포함하며 상기 기판 상에 형성된 보호막과; 상기 패턴홀들에 의해 정의되어 형성된 게이트 패드 상부 전극, 화소 전극, 데이터 패드 상부 전극을 구비한다.
그리고 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 패턴을 형성하는 단계와; 상기 게이트 전극과 중첩되는 절연 패턴 및 상기 절연 패턴 상에 형성된 활성층을 포함하는 제2 패턴 및, 상기 활성층 상에 에치 스토퍼를 형성하는 단계와; 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 제2 패턴을 사이에 두고 상기 게이트 전극에 중첩되며 상기 에치 스토퍼를 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴 하부에 중첩된 오믹 접촉층을 포함하는 제3 패턴을 형성하는 단계와; 상기 기판상에 상기 제1 내지 제3 패턴, 상기 에치 스토퍼를 덮도록 형성되고 상기 게이트 패드 하부 전극, 상기 화소 영역, 상기 데이터 패드 하부 전극을 노출시키는 패턴홀들을 포함하는 보호막 및, 상기 패턴홀들에 의해 정의되어 형성된 게이트 패드 상부 전극, 화소 전극, 데이터 패드 상부 전극을 포함하는 제4 패턴을 형성하는 단계를 포함한다.
상기 게이트 패드 하부 제1 전극 상에 적층된 오믹 접촉층 및 게이트 패드 하부 더미 전극을 상기 제3 패턴과 동시에 형성하고, 상기 게이트 패드 하부 더미 전극은 상기 패턴홀에 의해 노출된다.
상기 제2 패턴 및 에치 스토퍼를 형성하는 단계는 상기 제1 패턴을 덮도록 제1 절연물질, 비정질 실리콘, 제2 절연물질을 순차적으로 형성하는 단계와; 상기 제2 절연물질상에 제1 높이의 패턴 및 상기 제1 높이보다 높은 제2 높이의 패턴 및 개구부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계와; 상기 개구부에 대응하는 상기 제1 절연물질, 비정질 실리콘, 제2 절연물질을 식각하여 상기 제2 패턴을 형성하는 단계와; 상기 제1 포토레지스트 패턴을 애싱하여 상기 제1 높이의 패턴을 제거하는 단계와; 상기 제1 포토레지스트 패턴이 제거되어 노출된 제2 절연물질을 식각하여 상기 에치 스토퍼를 형성하는 단계를 포함한다.
상기 보호막 및 상기 제4 패턴을 형성하는 단계는 상기 제1 내지 제3 패턴, 상기 에치 스토퍼를 덮도록 제3 절연물질을 형성하는 단계와; 상기 제3 절연물질상에 개구부 및 차단부를 포함하는 제2 포토레지스트 패턴을 형성하는 단계와; 상기 제2 포토레지스트 패턴의 개구부에 대응하는 상기 제3 절연물질을 식각하여 상기 패턴홀들을 형성하는 단계와; 상기 패턴홀들 및 상기 제2 포토레지스트 패턴을 덮도록 투명도전층을 형성하는 단계와; 상기 투명도전층 상에 포토레지스트 물질을 형성하는 단계와; 상기 포토레지스트 물질을 애싱하여 개구부 및 차단부를 포함하는 제3 포토레지스트 패턴을 형성하는 단계와; 상기 제3 포토레지스트 패턴의 개구부에 대응하는 상기 투명도전층을 식각하여 상기 제4 패턴을 형성하는 단계와; 상기 제2 및 제3 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 화소 영역을 노출시키는 패턴홀은 상기 보호막, 드레인 전극, 오믹접촉층의 측면과, 상기 화소 영역에 대응하는 상기 기판을 노출시킨다.
상기 제2 패턴을 사이에 두고 상기 게이트 라인과 중첩된 오믹 접촉층 및 스토리지 전극을 상기 제3 패턴과 동시에 형성한다.
상기 화소 영역을 노출시키는 패턴홀은 상기 스토리지 전극, 오믹접촉층, 제2 패턴의 측면이 노출되도록 연장되어 형성된다.
상기 목적외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 본 발명의 바람직한 실시 예들을 도 2 내지 도 9f를 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도이다. 또한, 도 3은 도 2에 도시된 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취하여 나타낸 박막 트랜지스터 어레이 기판의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 하부기판(51) 위에 형성된 게이트 라인(20), 상기 게이트 라인(20)과 절연되게 교차하여 화소 영역을 정의하는 데이터 라인(30) 및, 그 교차부마다 형성된 박막 트랜지스터(40)와, 상기 화소 영역에 형성된 화소 전극(60)을 구비한다. 그리고 박막 트랜지스터 어레이 기판은 화소전극(60)과 게이트 라인(20)의 중첩부에 형성된 스토리지 캐패시터(70), 게이트 라인(20)과 접속된 게이트 패드(80) 및, 데이터 라인(30)과 접속된 데이터 패드(90)를 더 구비한다.
게이트 라인(20)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(30)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게 이트 라인(20) 및 데이터 라인(30)은 절연 패턴(53)을 사이에 두고 교차하여 절연된다. 절연 패턴(53) 상에는 절연 패턴(53)과 동일한 패턴으로 형성된 활성층(57)이 형성된다.
박막 트랜지스터(40)는 게이트 라인(20)의 스캔 신호에 응답하여 데이터 라인(40) 상의 비디오 신호가 화소 전극(60)에 충전되어 유지되게 한다. 이를 위하여 박막 트랜지스터(40)는 게이트 라인(20)으로부터 연장된 게이트 전극(43), 데이터 라인(30)으로부터 연장된 소스 전극(41), 소스 전극(41)과 마주하며 화소 전극(60)과 접속된 드레인 전극(42), 절연 패턴(53)을 사이에 두고 게이트 전극(43)과 중첩되어 소스 전극(41) 및 드레인 전극(42) 사이에 채널을 형성하는 활성층(57)을 구비한다. 채널영역에 해당하는 활성층(57) 상에는 다시 말해서, 소스 전극(41) 및 드레인 전극(42) 사이의 활성층(57) 상에는 채널을 외부환경으로부터 보호하기 위한 에치 스토퍼(Etch stopper)(45)가 형성된다. 또한 박막 트랜지스터(40)는 활성층(57)과 소스 및 드레인 전극(41, 42)과의 오믹 접촉을 위한 오믹 접촉층(58)을 구비한다. 오믹 접촉층(58)은 데이터 라인(30), 소스 전극(41) 및 드레인 전극(42)과 동일한 패턴으로 형성된다.
화소 전극(60)은 박막 트랜지스터(40)로부터 비디오 신호를 공급받아 칼라 필터 어레이 기판에 구비된 공통 전극(미도시)과 전계를 형성한다. 이를 위하여, 화소 전극(60)은 하부 기판(51) 전면에 형성된 보호막(55)을 관통하여 드레인 전극(42) 및 화소 영역을 노출시키는 화소 패턴홀(62)에 의해 정의되어 형성됨으로써 박막 트랜지스터(40)의 드레인 전극(42)과 접속된다. 화소 패턴홀(62)은 드레인 전극(42) 및 그 하부 오믹 접촉층(58)의 측면을 노출시킨다. 이에 따라 화소 전극(60)은 드레인 전극(42) 및 그 하부 오믹 접촉층(58)의 측면과 접속된다. 또한 화소 패턴홀(62)은 보호막(55)의 측면을 노출시키므로, 화소 전극(60)은 보호막(55)의 측면과 접속된다. 이와 같이 박막 트랜지스터(40)와 접속된 화소 전극(60)은 공통 전극(미도시)과 함께 전계를 형성한다. 이러한 전계에 따라 액정분자들(미도시)이 유전 이방성에 의해 회전한다. 그리고 액정분자들(미도시)의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라짐으로써 계조를 구현할 수 있다.
스토리지 캐패시터(70)는 화소 전극(60)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(70)는 절연 패턴(53) 및 활성층(57)을 사이에 두고 서로 중첩되는 전단 게이트 라인(20) 및 스토리지 전극(71)과, 상기 스토리지 전극(71)과 접속된 화소 전극(60)으로 형성된다. 스토리지 전극(71)은 스토리지 전극(71)과 동일 패턴으로 형성된 오믹 접촉층(58)을 사이에 두고 활성층(57)과 중첩된다. 이러한 스토리지 전극(71)은 화소 영역으로부터 연장된 화소 패턴홀(62)을 통해 노출된다. 따라서 스토리지 전극(71)은 화소 패턴홀(62)을 통해 화소 패턴홀(62)에 의해 정의되어 형성된 화소 전극(60)과 접속된다. 화소 패턴홀(62)은 스토리지 전극(71) 및 그 하부 오믹 접촉층(58)의 측면을 노출시키므로 화소 전극(60)은 스토리지 전극(71) 및 그 하부 오믹 접촉층(58)의 측면과 접속된다.
게이트 라인(20)은 게이트 패드(80)를 통해 게이트 드라이버(미도시)와 접속 된다. 게이트 패드(80)는 게이트 라인(20)과 접속된 접속 전극, 보호막(55)을 관통하여 접속 전극을 노출시키는 제1 패드 패턴홀(85)과, 제1 패드 패턴홀(85)에 의해 정의되어 형성된 게이트 패드 상부 전극(83)으로 구성된다. 접속 전극은 게이트 라인(20)으로부터 연장되어 형성된 게이트 패드 하부 전극(81)을 포함한다. 또한 접속 전극은 게이트 패드 하부 전극(81)상에 적층된 오믹 접촉층(58), 오믹 접촉층(58)과 동일패턴인 게이트 패드 하부 더미 전극(82)을 더 포함할 수 있다.
데이터 라인(30)은 데이터 패드(90)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(90)는 데이터 라인(30)으로부터 연장된 데이터 패드 하부 전극(91), 보호막(55)을 관통하여 데이터 패드 하부 전극(91)을 노출시키는 제2 패드 패턴홀(95)과, 제2 패드 패턴홀(95)에 의해 정의되어 형성된 데이터 패드 상부 전극(92)으로 구성된다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 절연패턴(53) 및 활성층(57)은 동일한 패턴으로 형성된다. 이에 따라 박막 트랜지스터의 채널을 형성하는 활성층(57)은 이와 동일한 패턴인 절연 패턴(53)이 게이트 라인(20) 및 데이터 라인(30)을 절연할 수 있도록 게이트 라인(20) 및 데이터 라인(30)의 중첩부까지 연장되어 형성된다. 절연 패턴(53) 및 활성층(57)은 도면에 도시되지는 않았으나 게이트 라인(20) 및 게이트 전극(43)을 덮도록 형성되어 게이트 라인(20) 및 게이트 전극(43)이 오염물에 노출되는 것을 방지할 수 있다.
또한 본 발명에 따른 박막 트랜지스터 어레이 기판의 오믹 접촉층(58)은 활성층(57)과 동일한 패턴으로 형성되지 않고, 오믹 접촉층(58) 상부에 중첩되는 전 극들(41, 42, 71, 30, 82, 91)과 동일한 패턴으로 형성된다. 이에 따라 오믹 접촉층(58) 하부에는 필요에 따라 활성층(57)이 형성되지 않을 수 있다. 예를 들어, 게이트 패드(80)와 같이 게이트 패드 하부 전극(81)과 오믹 접촉층(58) 상부의 게이트 패드 하부 더미 전극(82)이 접속되어야 할 경우 오믹 접촉층(58) 하부에 활성층(57)이 형성되면 활성층(57)과 동일한 패턴으로 형성되는 절연패턴(53)이 수반되어 게이트 패드 하부 전극(81)과 게이트 패드 하부 더미 전극(82)이 접속되지 않는다. 따라서 게이트 패드(80)에는 활성층(57)이 형성되지 않는 것이 바람직하다.
그리고 본 발명에 따른 박막 트랜지스터 어레이 기판의 에치 스토퍼(45)는 소스 전극(41) 및 드레인 전극(42)사이의 활성층(57) 영역에 해당하는 박막 트랜지스터(40)의 채널부를 외부 환경으로부터 보호할 수 있으므로 소자특성의 안정성을 확보할 수 있다.
이와 같이, 에치 스토퍼(45)를 구비한 본 발명에 따른 박막 트랜지스터 어레이 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 4a 및 도 4b를 참조하면, 제1 마스크 공정으로 하부 기판(51) 상에 게이트 라인(20), 게이트 전극(43) 및 게이트 패드 하부 전극(81)을 포함하는 제1 패턴이 형성된다.
제1 마스크 공정을 상세히 하면, 먼저 하부기판(51) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된 후 제1 마스크를 이용한 포토리쏘그래 피 공정과 습식식각공정으로 게이트 금속층이 패터닝된다. 이에 따라, 제1 패턴이 형성된다. 여기서, 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용된다.
도 5a 및 도 5b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 5a 및 도 5b를 참조하면, 제2 마스크 공정으로 제1 패턴이 형성된 하부기판(51) 상에 게이트 전극(43) 및 게이트 라인(20)을 덮는 절연 패턴(53) 및 절연 패턴(53) 상에 절연 패턴(53)과 동일한 패턴으로 형성된 활성층(57)을 포함하는 제2 패턴과, 게이트 전극(43)과 중첩되는 활성층(57) 상에 에치 스토퍼(45)가 형성된다. 상기 제2 패턴(53, 57)은 데이터 라인 및 데이터 패드부가 형성될 영역에도 형성될 수 있다. 도면에 도시되지 않았으나, 상기 제2 패턴(53, 57)은 게이트 라인(20) 및 게이트 전극(43)을 덮도록 형성되어, 상기 게이트 라인(20) 및 게이트 전극(43)이 후속 공정의 오염물에 노출되는 것을 방지할 수 있다.
도 6a 내지 도 6d는 제2 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들이다.
도 6a에 도시된 바와 같이 제1 패턴이 형성된 하부 기판 상에 PECVD등의 증착방법으로 제1 절연물질(160), 비정질 실리콘층(161), 제2 절연물질(163)이 순차적으로 형성된다. 제1 절연물질(160) 및 제2 절연물질(163)로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다.
그리고, 하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 제1 포토레지스트 패턴(165)이 형성된다. 이하에서는 회절 노광 마스크를 이용한 포토리소그래피 공정을 통해 제1 포토레지스트 패턴(165)이 형성된 것을 예로 들어 설명한다. 제1 포토레지스트 패턴(165)은 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(165A, 165B)과, 개구부를 갖게 된다. 상대적으로 낮은 제1A 포토레지스트 패턴(165A)은 회절 노광 마스크의 회절 노광부와 중첩된 제1 포토레지스트의 회절 노광 영역(P1)에, 상기 제1A 포토레지스트 패턴(165A) 보다 두꺼운 제1B 포토레지스트 패턴(165B)은 차단부와 중첩된 차단 영역(P2)에, 개구부는 투과부와 중첩된 풀(Full) 노광 영역(P3)에 형성된다.
도 6b를 참조하면, 제1 포토레지스트 패턴(165)을 마스크로 이용한 건식식각 공정으로 제2 절연물질층(163)으로부터 제1 절연물질층(160)까지 패터닝됨으로써 절연 패턴(53) 및 그 상부의 활성층(57)이 형성된다.
이어서 도 6c에 도시된 바와 같이 애싱 공정으로 제1A 포토레지스트 패턴(165A)은 제거되고, 제1B 포토레지스트 패턴(165B)의 두께는 얇아진다. 제1A 포토레지스트 패턴(165A)이 제거됨에 따라 그 하부에 중첩된 제2 절연물질층(163)이 노출된다.
도 6d를 참조하면, 도 6c에서 노출된 제2 절연물질층(163)은 건식식각 공정으로 제거됨으로써 게이트 전극(43)과 중첩되는 활성층(57)상에 에치 스토퍼(45)가 형성된다. 그리고 에치 스토퍼(45) 위에 잔존하는 제1B 포토레지스트 패턴(165B)은 스트립 공정으로 제거된다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 7a 및 도 7b를 참조하면, 제3 마스크 공정으로 데이터 라인(30), 소스 전극(41), 드레인 전극(42), 스토리지 전극(71), 데이터 패드 하부 전극(58) 및 게이트 패드 하부 더미 전극(82)을 포함하는 소스/드레인 패턴과, 소스/드레인 패턴 하부에 중첩된 오믹 접촉층(58)을 포함하는 제3 패턴이 형성된다.
제3 마스크 공정을 상세히 하면, 제1 패턴, 제2 패턴 및 에치 스토퍼(45)가 형성된 하부기판(51) 상에 PECVD등의 증착방법으로 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 형성된 후, 비정질 실리콘층 상에 스퍼터링 방법 등의 증착방법을 통해 소스/드레인 금속층이 형성된다. 이후, 제3 마스크를 이용한 포토리쏘그래피 공정과 습식식각공정으로 소스/드레인 금속층 및 불순물이 도핑된 비정질 실리콘층이 패터닝된다. 이에 따라, 소스/드레인 패턴 및 그 하부에 동일한 패턴으로 중첩된 오믹 접촉층(58)을 포함하는 제3 패턴이 형성된다. 제3 마스크 공정 중 식각 공정을 진행하는 과정에서 활성층(57)의 채널부는 에치 스토퍼(45)에 의해 보호되므로 손상되지 않는다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층 또는 이중층 이상으로 적층되어 이용된다.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 8a 및 도 8b를 참조하면, 제4 마스크 공정으로 제1 패턴, 제2 패턴, 에치 스토퍼(45), 제3 패턴이 형성된 하부 기판(51)상에 보호막(55)이 형성된다. 보호막(55)은 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)을 포함한다. 또한 제4 마스크 공정으로 화소 패턴홀(62)에 의해 정의되어 형성된 화소 전극(60), 제1 패드 패턴홀(85)에 의해 정의되어 형성된 게이트 패드 상부 전극(83) 및 제2 패드 패턴홀(95)에 의해 정의되어 형성된 데이터 패드 상부 전극(92)을 포함하는 제4 패턴이 형성된다.
도 9a 내지 도 9f는 제4 마스크 공정을 단계적으로 설명하기 위해 나타낸 단면도들이다.
도 9a에 도시된 바와 같이 제1 패턴, 제2 패턴, 에치 스토퍼(45) 및, 제3 패턴이 형성된 하부 기판(51)상에 PECVD등의 증착방법으로 제3 절연물질(190)이 전면 형성된다. 제3 절연물질(190)으로는 SiOx, SiNx 등과 같은 무기 절연 물질 또는 아크릴계 유기 화합물, BCB 등의 유기 절연물질이 이용된다. 그리고 노광 마스크를 이용한 포토리소그래피 공정으로 제2 포토레지스트 패턴(191)이 형성된다. 제2 포토레지스트 패턴(191)은 개구부 및 차단부를 구비한다. 이 때, 제2 포토레지스트 패턴(191)의 개구부는 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)이 형성될 부분과 대응되도록 형성된다.
도 9b를 참조하면, 제2 포토레지스트 패턴(191)을 마스크로 이용한 건식식각 공정으로 제3 절연물질층(190)이 패터닝됨으로써 보호막(55)이 형성된다. 보호막(55)은 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)을 포함한다. 화소 패턴홀(62)은 화소 영역에 대응하는 하부 기판(51) 및 드레인 전극(42)을 노출시키도 록 형성되고, 스토리지 전극(71)을 노출시키도록 연장되어 형성된다. 이러한 화소 패턴홀(62)은 보호막(55)의 측면, 드레인 전극(42) 및 스토리지 전극(71)의 측면과, 오믹 접촉층(58)의 측면을 노출시킨다. 제1 패드 패턴홀(85)은 게이트 패드 하부 더미 전극(82)을 노출시키고, 제2 패드 패턴홀(95)은 데이터 패드 하부 전극(91)을 노출시킨다. 게이트 패드 하부 더미 전극(82)이 형성되지 않은 경우, 제1 패드 패턴홀(85)은 게이트 패드 하부 전극(81)을 노출시킨다.
이어서 도 9c에 도시된 바와 같이 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)을 포함하는 보호막(55)상에 제2 포토레지스트 패턴(191)이 제거되지 않은 상태에서 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95) 및, 제2 포토레지스트 패턴(191)을 덮도록 투명 도전물질(193)을 전면 도포한다. 투명 도전물질(193)로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. 이 후, 전면 도포된 투명 도전물질층(193)상에 포토레지스트(195)를 전면 코팅한다. 코팅된 포토레지스트(195)는 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)에서 다른 부분에 비해 더 두껍게 형성된다.
도 9d를 참조하면, 도 9c에서 코팅된 포토레지트스(195)를 애싱(ashing)하여 제3 포토레지스트 패턴(197)을 형성한다. 제3 포토레지스트 패턴(197)은 화소 패턴홀(62), 제1 및 제2 패드 패턴홀(85, 95)에 대응되도록 형성된다.
제3 포토레지스트 패턴(197)을 마스크로 이용하여 투명 도전물질층(193)을 습식식각함으로써 도 9e에 도시된 바와 같이 제4 패턴이 형성된다.
이 후, 도 9f에 도시된 바와 같이 제4 패턴 위에 잔존하는 제2 및 제3 포토레지스트 패턴(191, 197)을 스트립 공정으로 제거한다.
참고로 도 9c에 도시된 과정에서 제2 포토레지스트 패턴(191) 상에 투명 도전물질(193)만을 도포하고 제2 포토레지스트 패턴(191) 및 이와 중첩된 투명 도전물질(193)을 리프트-오프(Lift-Off) 공정을 통해 제거하여 도 9f에 도시된 바와 같은 결과물을 얻을 수 있다. 그러나 리프트-오프 공정은 상기 제2 포토레지스트 패턴을 오버행 구조로 패터닝해야 하며, 오버행 구조에 따라 투명 도전 물질이 제거될 부분과 제거되지 않을 부분의 경계가 노출되어야 한다. 이러한 오버행 구조의 제2 포토레지스트 패턴의 형상은 불량률이 높다. 이에 따라 투명 도전물질이 리프트 오프로 제거될 때 투명 도전 물질이 제거될 부분과 제거되지 않을 부분의 경계가 노출되지 않아 제4 패턴에 균열이 발생할 수 있는 단점이 있다. 따라서 본 발명은 리프트 오프 공정을 포함하지 않고, 애싱 공정 및 식각 공정을 포함하여 제4 패턴을 형성한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 절연 패턴, 활성층 및 에치 스토퍼를 하나의 마스크로 형성하고, 오믹 접촉층 및 소스/드레인 패턴을 하나의 마스크로 형성하고, 보호막 및 제3 패턴을 하나의 마스크로 형성함으로써 마스크 수를 절감할 수 있다. 이에 따라 본 발명은 박 막 트랜지스터 어레이 기판의 제조 비용을 절감할 수 있다.
또한 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 에치 스토퍼를 포함함으로써 박막 트랜지스터의 채널부가 후속 공정 중 손상되는 것을 방지할 수 있다. 이에 따라 본 발명은 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (12)

  1. 기판 상에 형성된 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극과;
    상기 게이트 전극과 중첩되는 절연 패턴과;
    상기 절연 패턴 상에 상기 절연패턴과 동일패턴으로 형성된 활성층과;
    상기 활성층 상에 형성된 에치 스토퍼와;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 절연패턴 및 활성층을 사이에 두고 상기 게이트 전극에 중첩되며 상기 에치 스토퍼를 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과;
    상기 소스/드레인 패턴 하부에 상기 소스/드레인 패턴과 동일패턴으로 중첩된 오믹 접촉층과;
    상기 게이트 패드 하부 전극, 상기 화소 영역, 상기 데이터 패드 하부 전극을 노출시키는 패턴홀들을 포함하며 상기 기판 상에 형성된 보호막과;
    상기 패턴홀들에 의해 정의되어 형성된 게이트 패드 상부 전극, 화소 전극, 데이터 패드 상부 전극을 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 화소 전극은 상기 보호막, 드레인 전극, 오믹접촉층의 측면과 접촉되도록 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 게이트 패드 하부 전극 상에 오믹 접촉층 및 게이트 패드 하부 더미 전극이 더 형성되고,
    상기 패턴홀은 상기 게이트 패드 하부 더미 전극을 노출시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 소스/드레인 패턴은
    상기 절연패턴 및 활성층을 사이에 두고 상기 게이트 라인과 중첩된 스토리지 전극을 포함하고,
    상기 스토리지 전극 하부에는 상기 스토리지 전극과 동일 패턴인 오믹 접촉층이 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 화소 영역을 노출시키는 패턴홀은
    상기 스토리지 전극, 오믹접촉층, 활성층, 절연패턴의 측면이 노출되도록 연장되고,
    상기 노출된 스토리지 전극은 상기 화소 전극과 접속된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 기판 상에 게이트 라인과, 상기 게이트 라인으로부터 연장된 게이트 전극 및 게이트 패드 하부 전극을 포함하는 제1 패턴을 형성하는 단계와;
    상기 게이트 전극과 중첩되는 절연 패턴 및 상기 절연 패턴 상에 형성된 활성층을 포함하는 제2 패턴 및, 상기 활성층 상에 에치 스토퍼를 형성하는 단계와;
    상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극, 상기 제2 패턴을 사이에 두고 상기 게이트 전극에 중첩되며 상기 에치 스토퍼를 사이에 두고 마주하는 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴과, 상기 소스/드레인 패턴 하부에 중첩된 오믹 접촉층을 포함하는 제3 패턴을 형성하는 단계와;
    상기 기판상에 상기 제1 내지 제3 패턴, 상기 에치 스토퍼를 덮도록 형성되고 상기 게이트 패드 하부 전극, 상기 화소 영역, 상기 데이터 패드 하부 전극을 노출시키는 패턴홀들을 포함하는 보호막 및, 상기 패턴홀들에 의해 정의되어 형성된 게이트 패드 상부 전극, 화소 전극, 데이터 패드 상부 전극을 포함하는 제4 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 게이트 패드 하부 전극 상에 적층된 오믹 접촉층 및 게이트 패드 하부 더미 전극을 상기 제3 패턴과 동시에 형성하고,
    상기 게이트 패드 하부 더미 전극은 상기 패턴홀에 의해 노출되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제2 패턴 및 에치 스토퍼를 형성하는 단계는
    상기 제1 패턴을 덮도록 제1 절연물질, 비정질 실리콘, 제2 절연물질을 순차적으로 형성하는 단계와;
    상기 제2 절연물질상에 제1 높이의 패턴 및 상기 제1 높이보다 높은 제2 높이의 패턴 및 개구부를 포함하는 제1 포토레지스트 패턴을 형성하는 단계와;
    상기 개구부에 대응하는 상기 제1 절연물질, 비정질 실리콘, 제2 절연물질을 식각하여 상기 제2 패턴을 형성하는 단계와;
    상기 제1 포토레지스트 패턴을 애싱하여 상기 제1 높이의 패턴을 제거하는 단계와;
    상기 제1 포토레지스트 패턴이 제거되어 노출된 제2 절연물질을 식각하여 상기 에치 스토퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  9. 제 6 항에 있어서,
    상기 보호막 및 상기 제4 패턴을 형성하는 단계는
    상기 제1 내지 제3 패턴, 상기 에치 스토퍼를 덮도록 제3 절연물질을 형성하는 단계와;
    상기 제3 절연물질상에 개구부 및 차단부를 포함하는 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제2 포토레지스트 패턴의 개구부에 대응하는 상기 제3 절연물질을 식각하여 상기 패턴홀들을 형성하는 단계와;
    상기 패턴홀들 및 상기 제2 포토레지스트 패턴을 덮도록 투명도전층을 형성하는 단계와;
    상기 투명도전층 상에 포토레지스트 물질을 형성하는 단계와;
    상기 포토레지스트 물질을 애싱하여 개구부 및 차단부를 포함하는 제3 포토레지스트 패턴을 형성하는 단계와;
    상기 제3 포토레지스트 패턴의 개구부에 대응하는 상기 투명도전층을 식각하여 상기 제4 패턴을 형성하는 단계와;
    상기 제2 및 제3 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  10. 제 6 항에 있어서,
    상기 화소 영역을 노출시키는 패턴홀은
    상기 보호막, 드레인 전극, 오믹접촉층의 측면과, 상기 화소 영역에 대응하 는 상기 기판을 노출시키는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  11. 제 6 항에 있어서,
    상기 제2 패턴을 사이에 두고 상기 게이트 라인과 중첩된 오믹 접촉층 및 스토리지 전극을 상기 제3 패턴과 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 화소 영역을 노출시키는 패턴홀은
    상기 스토리지 전극, 오믹접촉층, 제2 패턴의 측면이 노출되도록 연장되어 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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