JP4392390B2 - 液晶表示装置およびその製造方法 - Google Patents
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Description
本発明は表示素子に適用される薄膜トランジスター基板及びその製造方法に関し、特に製造工程の単純化のできる水平電界を利用する薄膜トランジスター基板及びその製造方法に関する、また、本発明は製造工程の単純化のできる薄膜トランジスター基板を利用した液晶表示パネル及びその製造方法に関する。
液晶表示装置は電界を利用して誘電異方性を有する液晶の光透過率を調節することによって画像を表示する。このため、液晶表示装置は液晶セルマトリクスを通じて画像を表示する液晶表示パネル（以下、液晶表示パネル）と、その液晶表示パネルを駆動する駆動回路とを備える。
図１を参照すると、従来の液晶表示パネルは液晶２４を間に置いて接合されたカラーフィルター基板１０と薄膜トランジスター基板２０とで構成される。
カラーフィルター基板１０は上部グラス基板２上に順次に形成されたブラックマトリクス４とカラーフィルター６及び共通電極８を備える。ブラックマトリクス４は上部グラス基板２にマトリクス形態に形成される。このようなブラックマトリクス４は上部グラス基板２の領域をカラーフィルター６が形成される複数のセル領域に割り、隣接したセル間の光干渉及び外部光の反射を防止する。カラーフィルター６はブラックマトリクス４によって区分されたセル領域に赤（Ｒ）、緑（Ｇ）、青（Ｂ）で区分し形成されて、赤、緑、青色の光を各々透過させる。共通電極８はカラーフィルター６の上に全面塗布された透明導電層に液晶２４の駆動の際に基準になる共通電圧（Ｖcoｍ）を供給する。そして、カラーフィルター６の平坦化のためにカラーフィルター６と共通電極８との間にはオーバーコート層（未図示）が更に形成されることもある。
薄膜トランジスター基板２０は下部グラス基板１２でゲートライン１４とデータライン１６の交差で定義されたセル領域ごとに形成された薄膜トランジスター１８と画素電極２２とを備える。薄膜トランジスター１８はゲートライン１４からのゲート信号に応じて、データライン１６からのデータ信号を画素電極２２に供給する。透明導電層に形成された画素電極２２は薄膜トランジスター１８からのデータ信号を供給して液晶２４を駆動させる。
誘電異方性を有する液晶２４は画素電極２２のデータ信号と共通電極８の共通電圧（Ｖcoｍ）とによって形成された電界にしたがって回転して、光透過率を調節することによって階調を具現させる。
そして、液晶表示パネルはカラーフィルター基板１０と薄膜トランジスター基板２０とのセルギャップを一定に維持させるためのスペーサー（未図示）を更に備える。
このような液晶表示パネルのカラーフィルター基板１０及び薄膜トランジスター基板２０は複数のマスク工程を利用して形成される。一つのマスク工程は薄膜蒸着（コーティング）工程、洗浄工程、フォトリソグラフィ工程（以下、フォト工程）、エッチング工程、フォトレジスト剥離工程、検査工程等のような複数の工程を含む。
特に、薄膜トランジスター基板は半導体工程を含むと共に複数のマスク工程を必要とすることによって、製造工程が複雑であるため液晶表示パネルの製造単価の上昇の主な原因となっている。従って、薄膜トランジスター基板はマスク工程数を低減させる方に発展しつつある。
一方、液晶表示装置は液晶を駆動させる電界の方向にしたがって垂直電界印加型と水平電界印加型とで対別される。
垂直電界印加型の液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によってＴＮ（Twisted Nematic）モードの液晶を駆動する。垂直電界印加型の液晶表示装置は、開口率が大きいという利点を有する反面、視野角が９０度ぐらいで狭いという問題点を有する。
水平電界印加型の液晶表示装置は下部基板に並べて配置された画素電極と共通電極間の水平電界によってインプレインスイッチング（以下IPS）モードの液晶を駆動する。水平電界印加型の液晶表示装置は視野角が１６０度ぐらいで広いという利点を有する。
このような水平電界印加型の液晶表示装置の薄膜トランジスター基板も半導体工程を含む複数のマスク工程を必要とするため製造工程が複雑である問題点を有する。従って、製造原価の節減のためにはマスク工程数の短縮が必要である。
従って、本発明は従来技術の限界及び問題点による一つ以上の問題点を実質的に明らかにする工程の単純化のできる水平電界印加型薄膜トランジスター基板及びその製造方法と、それを利用した液晶表示パネルに関する。
本発明の利点は製造工程を単純化した水平電界印加型薄膜トランジスター基板及びその製造方法と、それを利用した液晶表示パネル及びその製造方法を提供することである。
本発明の他の特徴及び利点は後述で説明するし、部分的には前述から明らかになるのであるか、又は本発明の実施形態から学習される。本発明の目的及び他の利点は、特に添付された図面の以外にも、記載された叙述及び本発明の請求範囲に示唆された構造によって実現及び達成される。
実施されて幅広く説明された通り、本発明の目的による前記及び他の利点を達成するために、本発明の実施形態の液晶表示装置は、第1基板及び第2基板と, 前記第1基板上のゲートラインと、前記ゲートラインと交差されゲート絶縁膜が介在されるように画素領域を規定するデータラインと、ゲート電極と、ソース電極と、ドレイン電極及び前記ソース電極とドレイン電極の間にチャンネルを有する半導体層を含む薄膜トランジスターと、前記第1基板上で前記ゲートラインと並立した共通ラインと、前記共通ラインから前記画素領域に延長された共通電極と、前記画素領域内のゲート絶縁膜上の画素電極とを含み、前記ドレイン電極は前記画素電極と重畳され前記画素電極に接続されるし、前記半導体層は前記透明導電膜と重畳される領域から除去される。
本発明の他の様相として、液晶表示装置を製造する方法は、第1基板及び第2基板を提供する工程と, ゲートラインと ゲート電極と共通ライン及び共通電極を含む第１マスクパターン群を第1基板上に形成する第１マスク工程と、前記第１マスクパターン群及び半導体層を覆うゲート絶縁膜を形成し、画素領域に前記半導体層を貫通する画素ホールを規定し、前記画素ホール内に画素電極を形成する第２マスク工程及び前記ゲートラインと交差して前記画素領域を規定するデータラインと、 ソース電極及びドレイン電極を含むソース・ドレイン金属パターンを前記基板上に形成し、前記半導体パターンの活性層を露出させ、前記ソース電極とドレイン電極間のチャンネルを定する第３マスク工程を含む。
前述の一般的な叙述及び以下詳細な叙述の全ては、ただ実験及び説明をするための叙述であり、請求されたような本発明の他の説明を提供しようと意図されたのである。
前述のように、本発明の水平電界薄膜トランジスター基板及びその製造方法は、第１部分透過マスクを利用して単一層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
そして、本発明の水平電界薄膜トランジスター基板及びその製造方法は、第２部分透過マスクを利用した一つのマスク工程で半導体層及びゲート絶縁膜を同時にパターニングして互いに深さの違う複数のホールを形成し、そのマスク工程に利用されたフォトレジストパターンのリフト・オフ工程で複数のホール内に透明導電パターンを形成する。
そして、本発明の薄膜トランジスター基板及びその製造方法は、第３部分透過マスクを利用してゲート絶縁膜と同様にパターニングされた半導体層をソース・ドレイン金属パターンの形成の際にまたパターニングして露出部分を除去させ、ソース電極及びドレイン電極間の活性層を露出させて薄膜トランジスターのチャンネルを形成する。従って、半導体層は薄膜トランジスターのチャンネルと、ソース・ドレインパターンとゲート絶縁膜との重畳部だけに存在するようになる。
また、本発明の薄膜トランジスター基板及びその製造方法と、それを利用した液晶表示パネル及びその製造方法は、パッド領域がオープンされた保護膜を、プリンティング方法、第４マスク工程、配向膜をマスクにしたエッチング工程、カラーフィルター基板をマスクにしたエッチング工程等を通じて更に形成する。
従って、本発明の薄膜トランジスター基板の製造方法は、３マスク工程または４マスク工程で工程を単純化させることによって、材料費及び設備投資費等の節減と共に歩留りの向上が可能になる。
以下、本発明の好ましい実施形態を図２乃至図１８Bを参照して詳しく説明する。
図２は本発明の第１実施形態の水平電界薄膜トランジスター基板を示した平面図であり、図３A及び図３Bは図２に示された水平電界薄膜トランジスター基板をＩ-Ｉ’、II-II’、III-III’線に沿って切断して示した断面図である。
図２乃至図３Bに示された水平電界薄膜トランジスター基板は、下部基板１４２の上にゲート絶縁膜１４４を間に置いて、交差して形成されたゲートライン１０２及びデータライン１０４と、その交差部と接続された薄膜トランジスター１０６と、その交差構造で用意された画素領域に形成された水平電界を形成するように形成された画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０、共通電極１２２とドレイン電極１１２の重畳部に形成されたストリッジキャッパシター（Ｃｓｔ）とを備える。そして、薄膜トランジスター基板はゲートライン１０２と接続されたゲートパッド１２６と、データライン１０４と接続されたデータパッド１３４とを更に備える。
ゲートライン１０２はゲートドライバー（未図示）からのスキャン信号を、データライン１０４はデータドライバー（未図示）からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４はゲート絶縁膜１４４を間に置いて交差して各画素領域を定義する。
ゲートライン１０２は基板１４２の上に透明導電層を含む少なくとも２重以上の複層構造に形成される。例えば、図３に示されたように、透明導電層を利用した第１導電層１０１と、不透明な金属を利用した第２導電層１０３とが積層された複層構造に形成される。第１導電層１０１としては、ITO、TO、IZO、ITZO等が、第２導電層１０３としてはCu、Mo、Al、Cu合金、Mo合金、Al合金等が利用される。これとは違って、前記ゲートライン１０２は前記複層構造の外にも、前記第２導電層１０３だけとにも形成される。
薄膜トランジスター１０６はゲートライン１０２に供給されるスキャン信号に応じてデータライン１０４に供給される画素信号が画素電極１１８に充電され維持されるようにする。このため、薄膜トランジスター１０６はゲートライン１０２に含まれたゲート電極、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向して画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１４４を間に置いてゲートライン１０２と重畳されソース電極１１０とドレイン電極１１２との間でチャンネルを形成する活性層１１４、ソース電極１１０及びドレイン電極１１２とのオミック接触のため、チャンネルを除いた活性層１１４の上に形成されたオミック接触層１１６を備える。
そして、活性層１１４及びオミック接触層１１６を含む半導体層１１５はデータライン１０４にしたがって重畳される。
共通ライン１２０と共通電極１２２は液晶駆動のための基準電圧、即ち、共通電圧を各画素に供給する。
このために、共通ライン１２０は表示領域でゲートライン１０２と並立して形成された内部共通ライン１２０A、非表示領域で内部共通ライン１２０Aと共通接続された外部共通ライン１２０Bを備える。共通ライン１２０は前述のゲートライン１０２と共に基板１５０の上に第１及び第２導電層１０１、１０３が積層された複層構造に形成される。これとは違って、前期共通ライン１２０は前記複層構造の外にも前記第２導電層１０３とにも形成される。
共通電極１２２は画素領域内に形成されて内部共通ライン１２０Aと接続される。具体的にいうと、共通電極１２２はゲートライン１０２と隣接してドレイン電極１１２と重畳された水平部１２２A、水平部１２２Aから画素領域の方に伸張されて内部共通ライン１２０Aと接続されたフィンガー部１２２Ｂを備える。このような共通電極１２２は共通ライン１２０の第１導電層１０１、即ち、透明導電層に形成される。
ストリッジキャッパシター（Ｃｓｔ）は共通電極１２２の第１水平部１２２Aがゲート絶縁膜１５２及び半導体層１１５を間に置いてドレイン電極１１２と重畳され形成される。ここで、ドレイン電極１１２は共通電極１２２の第１水平部１２２Aと最大限に広く重畳されるように形成される。従って、共通電極１２２とドレイン電極１１２との広い重畳面積によりストリッジキャッパシター（Ｃｓｔ）の容量が増加することによって、ストリッジキャッパシター（Ｃｓｔ）は画素電極１１８に充電されたビデオ信号が次の信号が充電される際まで安定的に維持される。
画素電極１１８は共通電極１２２のフィンガー部１２２Bと並立してゲート絶縁膜１４４の上に形成され露出される。そして、画素電極１１８はドレイン電極１１２内に突出され、その上に形成されたドレイン電極１１２と接続され、共通ライン１２０Aとも重畳されるように突出される。この際、ドレイン電極１１２と画素電極１１８との重畳部には半導体層１１５は存在しない。このような画素電極１１８に薄膜トランジスター１０６を通じてビデオ信号が供給されると、画素電極１１８と共通電圧が供給された共通電極１２２のフィンガー部１２２Bの間には水平電界が形成される。このような水平電界によって薄膜トランジスター基板とカラーフィルター基板との間で水平方向に配列された液晶分子が誘電異方性によって回転する。そして、液晶分子の回転の程度に従って画素領域を透過する光透過率が変化することによって階調を具現する。
また、共通電極１２２のフィンガー部１２２Bと画素電極１１８はジグザグ形状にも形成されるし、データライン１０４も隣接した共通電極１２２のフィンガー部１２２Bにしたがってジグザグ形状にも形成される。
ゲートライン１０２はゲートパッド１２６を通じてゲートドライバーからのスキャン信号の供給を受ける。ゲートパッド１２６はゲートライン１０２から延長されたゲートパッド下部電極１２８と、ゲート絶縁膜１４４を貫通する第１コンタクトホール１３０内に形成されてゲートパッド下部電極１２８と接続されたゲートパッド上部電極１３２とで構成される。ここで、ゲートパッド上部電極１３２は前記画素電極１１８と共に透明導電層に形成されるし、第１コンタクトホール１３０を包むゲート絶縁膜１４４のエッジ部と境界を成す。
共通ライン１２０は共通パッド１６０を通じて共通電圧発生部からの共通電圧の供給を受ける。共通パッド１６０はゲートパッド１２６と同様の垂直構造を有する。換言すると、共通パッド１６０は共通ライン１２０から延長された共通パッド下部電極１６２と、ゲート絶縁膜１４４を貫通する第２コンタクトホール１６４内に形成され共通パッド下部電極１６２と接続された共通パッド上部電極１６６とで構成される。ここで、共通パッド上部電極１６６は前記画素電極１１８と共に透明導電層に形成されるし、第２コンタクトホール１６４を包むゲート絶縁膜１４４のエッジ部と境界を成す。
データライン１０４はデータパッド１３４を通じてデータドライバーからの画素信号の供給を受ける。データパッド１３４は図３Aのようにゲート絶縁膜１４４を貫通する第３コンタクトホール１３８内にゲートパッド上部電極１３２と共に透明導電層に形成される。そして、データパッド１３４が形成された第３コンタクトホール１３８がデータライン１０４の一部分と重畳されるように伸張される。従って、データライン１０４が半導体層１１５との重畳部から第３コンタクトホール１３８内に突出されて、データパッド１３４の伸張部と接続されるようになる。これとは違って、データパッド１３４は図３Bのようにゲート絶縁膜１４４の上に透明導電層に形成され、データライン１０４と重畳されるように伸張される。従って、データライン１０４が半導体層１１５との重畳部からデータパッド１３４の伸張部の上に突出され接続される。
ここで、データライン１０４は保護膜の不在によって露出される。このようなデータライン１０４が外部に露出され酸化されることを防ぐために、図４に示されたようにデータパッド１３４の伸張部とデータライン１０４との接続部がシーラント３２０によって密封される領域内に位置される。従って、密封領域に位置するデータライン１０４はその上に塗布される下部配向膜３１２によって保護される。
図４を参照すると、下部配向膜３１２が塗布された薄膜トランジスター基板と、上部配向膜３１０が塗布されたカラーフィルター基板３００はシーラント３２０によって合着されるし、シーラント３２０によって密封された両基板間のセルギャップは液晶で満たされる。上下部配向膜３１０、３１２は有機絶縁物質で両基板の画像表示領域に各々塗布される。シーラント３２０は接着力の強化のために上下部配向膜３１０、３１２と接触されないように離隔し塗布される。従って、薄膜トランジスター基板に形成されたデータライン１０４はソース電極１１０及びドレイン電極１１２と共にシーラント３２０によって密封される領域に位置して、その上に塗布される下部配向膜３１２だけでなく、密封領域に満たされた液晶によっても十分に保護される。
このように、本発明の薄膜トランジスター基板で、画素電極１１８、ゲートパッド上部電極１３２、共通パッド上部電極１６６、データパッド１４０を含む透明導電パターンは、ゲート絶縁膜１４４を貫通するコンタクトホール１３０、１３８、１６４の形成の際に利用されたフォトレジストパターンのリフト・オフ工程に形成される。従って、透明導電パターンはゲート絶縁膜１４４の上に形成されたり、相当のコンタクトホール内にゲート絶縁膜１４４と境界を成して形成される。
また、半導体層１１５はゲート絶縁膜１４４と同様にパターニングされた後、データライン１０４、ソース電極１１０、ドレイン電極１１２を含むソース・ドレイン金属パターンの形成の際に露出部分が除去される。そして、ソース・ドレイン金属パターンの形成の際に活性層１１４が露出され、薄膜トランジスター１０６のチャンネルが形成される。従って、半導体層１１５はソース電極１１０及びドレイン電極１１２の間のチャンネル部と、ソース・ドレインパターンとゲート絶縁膜１４４との重畳部の中、透明導電パターンが存在しない部分だけに形成された構造を有する。これは、透明導電パターンが半導体層１１５が除去された部分に形成されるためである。また、露出された活性層１１４の表面層１２４をプラズマで表面処理することによってチャンネル部の活性層１１４はSiO２に酸化された表面層１２４によって保護されるようになる。
このような本発明の第１実施形態の水平電界薄膜トランジスター基板は次のように３マスク工程に形成される。
図５A及び図５Bは本発明の実施形態の水平電界薄膜トランジスター基板の製造方法の中、第１マスク工程を説明するための平面図及び断面図を示した図面であり、図６A乃至図６Cは第１マスク工程を具体的に説明するための断面図を示した図面である。
第１マスク工程で下部基板１４２上に、ゲートライン１０２、ゲートパッド下部電極１２８、共通ライン１２０、共通電極１２２、共通パッド下部電極１６２を含む第１マスクパターン群が形成される。ここで、共通電極１２２を除いた第１マスクパターン群は、少なくとも二つの導電層が積層された複層構造に形成されるが、説明の便利のため、以下には第１及び第２導電層１０１、１０３が積層された構造だけを説明する。共通電極１２２は透明導電層である第１導電層１０１の単一層の構造に形成される。このように、複層及び単一層構造を有する第１マスクパターン群は回折露光マスクまたはハーフトーンマスク等のような部分透過マスクを利用した一つのマスク工程に形成される。
図６Aを参照すると、下部基板１４２上にスパッタリング方法等の蒸着方法を通じて第１及び第２導電層１０１、１０３が積層される。第１導電層１０１としては、ITO、TO、IZO、ITZO等のような透明導電物質が、第２導電層１０３としては、Mo、Ti、Cu、AlNd、Al、Cr、Mo合金、Cu合金、Al合金等のように金属物質が単一層に利用されたり、Al/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Nd)、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金、Cu/Mo合金、Cu/Mo(Ti)等のように２重層以上が積層された構造に利用されたりする。
続けて、部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さを有する第１A及び第１Bフォトレジストパターン２２０A、２２０Bを含む第１フォトレジストパターン２２０が形成される。部分透過マスクは紫外線を遮断する遮断部、スリットパターンを利用して紫外線を回折させたり位相シフト物質を利用して紫外線を部分透過させたりする部分透過部、両方を透過させる全体透過部を備える。このような部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さの第１A及び第１Bフォトレジストパターン２２０A、２２０Bと、開口部を有する第１フォトレジストパターン２２０とが形成される。この際、相対的に厚い第１Aフォトレジストパターン２２０Aは部分透過マスクの遮断部と重畳された遮断領域（Ｐ１）に、前記第１Aフォトレジストパターン２２０Aより薄い第１Bフォトレジストパターン２２０Bは部分透過部と重畳された部分露光領域（Ｐ２）に、開口部は全体透過部と重畳された全体露光領域（Ｐ３）に形成される。
そして、第１フォトレジストパターン２２０をマスクに利用したエッチング工程で、第１及び第２導電層１０１、１０３の露出部分がエッチングされることによって、２重構造のゲートライン１０２、ゲートパッド下部電極１２８、共通ライン１２０、共通電極１２２、共通パッド下部電極１６２を含む第１マスクパターン群が形成される。
図６Bを参照すると、酸素（O2）プラズマを利用したアッシング工程で第１Aフォトレジストパターン２２０Aの厚さは薄くなり、第１Bフォトレジストパターン２２０Bは除去される。そして、アッシングされた１Aフォトレジストパターン２２０Aをマスクに利用したエッチング工程で共通電極１２２の上の第２導電層１０３が除去される。この際、アッシングされた１Aフォトレジストパターン２２０Aにしたがって、パターニングされた第２導電層１０３の両側部がもう一度エッチングされることによって、第１マスクパターン群の第１及び第２導電層１０１、１０３は階段形で一定の段差を有する。従って、第１及び第２導電層１０１、１０３の側面部が高い急傾斜を有する場合、その上から発生されるゲート絶縁膜１５２のステップカーバリッジの不良の防止が可能になる。
図６Cを参照すると、図６Bから第１マスクパターン群の上に残存する１Aフォトレジストパターン２２０Aがストリップ工程で除去される。
図７A及び図７Bは本発明の実施形態の水平電界薄膜トランジスター基板の製造方法の内、第２マスク工程を説明するための平面図及び断面図を示した図面であり、図８A乃至図８Dは第２マスク工程を具体的に説明するための断面図を示した図面である。
第１マスクパターン群が形成された下部基板１４２上に、ゲート絶縁膜１４４、活性層１１４及びオミック接触層１１６を含む半導体層１１５が積層され、第２マスク工程で半導体層１１５を貫通する画素ホール１７０と、ゲート絶縁膜１４４まで貫通する第１乃至第３コンタクトホール１３０、１６４、１３８が形成され、画素電極１１８とゲート及び共通パッド上部電極１３２、１６６及びデータパッド１３４を含む透明導電パターンが相当のホール内に形成される。ここで、深さの違う画素ホール１７０と第１乃至第３コンタクトホール１３０、１６４、１３８は、回折露光マスクまたはハーフトーンマスク等のような部分透過マスクを利用した一つのマスク工程に形成される。
図８Aを参照すると、第１マスクパターン群がパターンが形成された下部基板１４２上に、PECVD等の蒸着方法を通じてゲート絶縁膜１４４と、活性層１１４及びオミック接触層１１６を含む半導体層１１５が順次に積層される。ここで、ゲート絶縁膜１４４としては、酸化シリコン（SiOx）、窒化シリコン（SiNx）等のような無機絶縁物質が、活性層１１４及びオミック接触層１１６としては、非晶質シリコンと不純物（ｎ＋またはｐ＋）ドーピングされた非晶質シリコンとが各々利用される。
続けて、部分透過マスクを利用したフォトリソグラフィ工程でオミック接触層１１６の上に、互いに異なる厚さを有する第１A及び第１Bフォトレジストパターン２００A、２００Bを含む第１フォトレジストパターン２００が形成される。部分透過マスクは紫外線を遮断する遮断部、スリットパターンを利用して紫外線を回折させたり位相シフト物質を利用して紫外線を部分透過させたりする部分透過部、両方を透過させる全体透過部を備える。このような部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さの第１A及び第１Bフォトレジストパターン２００A、２００Bと開口部を有する第１フォトレジストパターン２００とが形成される。この際、相対的に厚い第１Aフォトレジストパターン２００Aは部分透過マスクの遮断部と重畳された遮断領域（Ｐ１）に、前記第１Aフォトレジストパターン２００Aより薄い第１Bフォトレジストパターン２００Bは部分透過部と重畳された部分露光領域（Ｐ２）に、開口部は全体透過部と重畳された全体露光領域（Ｐ３）に形成される。
図８Bを参照すると、第１フォトレジストパターン２００を利用したエッチング工程で半導体層１１５を貫通する画素ホール１７０と、ゲート絶縁膜１４４まで貫通する第１乃至第３コンタクトホール１３０、１６４、１３８とが形成される。
例えば、ドライエッチング工程で第１フォトレジストパターン２００を通じて露出された半導体層１１５及びゲート絶縁膜１４４がエッチングされることによって、第１乃至第３コンタクトホール１３０、１６４、１３８が形成される。この際、ドライエッチング工程により第１フォトレジストパターン２００もアッシングされることによって第１Aフォトレジストパターン２００Aは薄くなるし、第１Bフォトレジストパターン２００Bがその下の半導体パターン１１５と共に除去されることによって画素ホール１７０が形成される。特に、等方性のドライエッチング方法を利用して、半導体パターン１１５及びゲート絶縁膜１４４がアッシングされた第１Aフォトレジストパターン２００Aより過エッチングさせる。従って、画素ホール１７０と第１乃至第３コンタクトホール１３０、１６４、１３８のエッジ部はアッシングされた第１Aフォトレジストパターン２００Aのエッジ部より内側に位置される。
これとは違って、第１フォトレジストパターン２００を利用したドライエッチング工程で、第１乃至第３コンタクトホール１３０、１６４、１３８を形成した後、アッシング工程で第１Aフォトレジストパターン２００Aの厚さを低減しながら第１Bフォトレジストパターン２００Bを除去する。続けて、アッシングされた第１Aフォトレジストパターン２００Aを利用したウェットエッチング工程で半導体層１１５を貫通する画素ホール１７０を形成する。この際、半導体層１１５のエッチング率がゲート絶縁膜１４４のエッチング率より大きいことによって半導体層１１５はアッシングされた第１Aフォトレジストパターン２００Aより過エッチングされる。
従って、共通電極１２２のフィンガー部１２２Bと並立した画素ホール１７０はゲート絶縁膜１４４を、第３コンタクトホール１３８は基板１４２を露出させるし、第１及び第２コンタクトホール１３０、１６４はゲート及び共通パッド下部電極１２８、１６６の各々と共にその周りの基板１４２を露出させる。ここで、第１及び第２コンタクトホール１３０、１６４はゲート及び共通パッド下部電極１２８、１６６だけを露出させるように形成される。一方、第３コンタクトホール１３８を画素ホール１７０のように部分露光に形成する場合、第３コンタクトホール１３８は半導体層１１５を貫通してゲート絶縁膜１４４を露出させる構造にも形成される。
図８Cを参照すると、第１Aフォトレジストパターン２００Aが形成された基板１４２上に透明導電層１１７がスパッタリング等のような蒸着方法に全面形成される。透明導電膜１１７としては、ITO、TO、IZO、ITZO等が利用される。従って、画素ホール１７０内には画素電極１１８が、第１及び第２コンタクトホール１３０、１６４内にはゲート及び共通パッド上部電極１３２、１６６の各々が、第３コンタクトホール１３８内にはデータパッド１３４が形成される。このような透明導電パターンは画素ホール１７０と第１乃至第３コンタクトホール１３０、１６４、１３８のエッジ部と第１Aフォトレジストパターン２００Aのエッジ部との離隔距離によって、第１Aフォトレジストパターン２００Aの上に増着された透明導電膜１１７とオープンされた構造を有する。また、画素電極１１８は画素ホール１７０を包む半導体層１１５と接触したり離隔されたりして画素ホール１７０内に形成される。そして、画素電極１１８は画素ホール１７０と共に共通電極１２２の水平部１２２A及び共通ライン１２０Aの一部と重畳され形成される。ゲート及び共通パッド上部電極１３２、１６６とデータパッド１３４は第１乃至第３コンタクトホール１３０、１６４、１３８内に形成されゲート絶縁膜１４４と境界を成す。ここで、第３コンタクトホール１３８が部分露光で半導体層１１５だけを貫通して形成された場合には、データパッド１３４が図８Bのようにゲート絶縁膜１４４の上に半導体層１１５と接触したり離隔されたりして形成される。従って、透明導電膜１１７が塗布された第１Aフォトレジストパターン２００Aを除去するリフト・オフ工程において、第１Aフォトレジストパターン２００A とオミック接触層１１６との間にストリッパーの浸透が容易になることによってリフト・オフ効率が向上される。
図８Dを参照すると、リフト・オフ工程で図８Cに示された透明導電膜１１７が塗布された第１Aフォトレジストパターン２００Aが除去される。
図９A及び図９Bは本発明の実施形態の水平電界薄膜トランジスター基板の製造方法の内、第３マスク工程を説明するための平面図及び断面図を示した図面であり、図１０A乃至図１０Dは第３マスク工程を具体的に説明するための断面図を示した図面である。
半導体層１１５及び透明導電パターンが形成された下部基板１４２上に、第３マスク工程でデータライン１０４、ソース電極１１０、ドレイン電極１１２を含むソース・ドレイン金属パターンが形成される。そして、ソース・ドレインパターンと重畳されていない半導体層１１５が除去され、ソース電極１１０及びドレイン電極１１２との間の活性層１１４が露出され薄膜トランジスター１０６のチャンネルが形成される。このようなソース・ドレインパターンと薄膜トランジスター１０６のチャンネルは回折露光マスクまたはハーフトーンマスク等のような部分透過マスクを利用した一つのマスク工程に形成される。
図１０Aを参照すると、半導体層１１５及び透明導電パターンが形成された下部基板１４２上にソース・ドレイン金属層がスパッタリング等の蒸着方法に形成される。ソース・ドレイン金属層としては、Mo、Ti、Cu、AlNd、Al、Cr、Mo合金、Cu合金、Al合金等のように金属物質が単一層に利用されたり、Al/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Nd)、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金、Cu/Mo合金、Cu/Mo(Ti)等のように２重層以上が積層された構造に利用される。
続けて、部分透過マスクを利用したフォトリソグラフィ工程で、ソース・ドレイン金属層の上に互いに異なる厚さを有する第３A及び第３Bフォトレジストパターン２１０A、２１０Bを含む第３フォトレジストパターン２１０が形成される。部分透過マスクは紫外線を遮断する遮断部、スリットパターンを利用して紫外線を回折させたり位相シフト物質を利用して紫外線を部分透過させたりする部分透過部、両方を透過させる全体透過部を備える。このような部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さの第３A及び第３Bフォトレジストパターン２１０A、２１０Bと、開口部を有する第３フォトレジストパターン２１０とが形成される。この際、相対的に厚い第３Aフォトレジストパターン２１０Aは部分透過マスクの遮断部と重畳された遮断領域（Ｐ１）に、前記第３Aフォトレジストパターン２１０Aより薄い第３Bフォトレジストパターン２１０Bは部分透過部と重畳された部分露光領域（Ｐ２）、即ち、チャンネルが形成される領域に、開口部は全体透過部と重畳された全体露光領域（Ｐ３）に形成される。
そして、第３フォトレジストパターン２１０を利用したエッチング工程でソース・ドレイン金属層がパターニングされることによって、データライン１０４、ソース電極１１０と一体化されたドレイン電極１１２を含むソース・ドレイン金属パターンが形成される。例えば、ソース・ドレイン金属層がウェットエッチング工程でパターニングされることによって、ソース・ドレイン金属パターンは第３フォトレジストパターン２１０より過エッチングされた構造を有する。このようなソース・ドレイン金属パターンの中、ドレイン電極１１２が共通電極１２２の水平部１２２A内に延長された画素電極１１８の一部と重畳され接続される。データライン１０４は第３コンタクトホール１３８内に形成されたデータパッド１３４と重畳され接続される。
図１０Bを参照すると、第３フォトレジストパターン２１０を通じて露出された半導体層１１５がエッチングされることによって、半導体層１１５は第３フォトレジストパターン２１０と重畳された部分だけに存在する。例えば、第３フォトレジストパターン２１０をマスクに利用して直進性を有するドライエッチング工程で露出された半導体層１１５がエッチングされる。従って、半導体層１１５はソース・ドレイン金属パターンの形成の際に利用された第３フォトレジストパターン２１０との重畳部だけに存在することによってソース・ドレイン金属パターンと重畳されるし、半導体層１１５のエッジ部がソース・ドレイン金属パターンのエッジ部より突出された構造を有する。その結果、ソース・ドレイン金属パターンと半導体層１１５は階段形の段差を有する。
図１０Cを参照すると、酸素（O2）プラズマを利用したアッシング工程で第３Aフォトレジストパターン２１０Aの厚さは薄くなり、図１０Bに示された第３Bフォトレジストパターン２１０Bは除去される。このようなアッシング工程は前記露出された半導体層１１５をエッチングするドライ工程と統合され、同様のチャンバー内にも行われる。そして、アッシングされた第３Aフォトレジストパターン２１０Aを利用したエッチング工程で露出されたソース・ドレイン金属パターン及びオミック接触層１１６が除去される。従って、ソース電極１１０及びドレイン電極１１２が分離され、その間に活性層１１４が露出されたチャンネルを有する薄膜トランジスター１０６が完成される。
また、酸素（O2）プラズマを利用した表面処理工程で露出された活性層１１４の表面がSiO2に酸化させる。従って、薄膜トランジスター１０６のチャンネルを形成する活性層１１４はSiO2に酸化された表面層１２４によって保護されるようになる。
図１０Dを参照すると、図１０Cに示された第３Aフォトレジストパターン２１０Aはストリップ工程で除去される。
このように、本発明の実施形態の水平電解薄膜トランジスター基板の製造方法は３マスク工程で工程数の減少ができる。
図１１は本発明の第２実施形態の薄膜トランジスター基板を部分的に示した平面図であり、図１２は図１１に示された薄膜トランジスター基板をII-II’、III-III’、IV-IV’線に沿って切断して示した断面図である。
図１１及び図１２に示された薄膜トランジスター基板は、図２及び図３Aに示された薄膜トランジスター基板に比べてデータパッド２３４がゲートパッド１２６と同様の垂直構造に形成され、データパッド２３４から伸張されたデータリンク２５０とデータライン１０４と接続させるコンタクト電極２５２を更に備えることを除いては、同様の構成要素を備える。従って、重複された構成要素に対する説明は省略する。
図１１及び図１２に示されたデータパッド２３４はゲートパッド１２６のように基板１４２上に形成されたデータパッド下部電極２３６と、ゲート絶縁膜１４４を貫通してデータパッド下部電極２３６を露出させる第３コンタクトホール２３８内に形成され、データパッド下部電極２３６と接続されたデータパッド上部電極２４０を備える。
このようなデータパッド２３４の下部電極２３６から伸張されたデータリンク２５０はデータライン１０４と重畳されるように伸張され、ゲート絶縁膜１４４を貫通する第４コンタクトホール２５４を通じて露出される。このようなデータリンク２５０は第４コンタクトホール２５４内に形成されたコンタクト電極２５２を通じてデータライン１０４と接続される。
ここで、データパッド下部電極２３６及びデータリンク２５０はゲートパッド下部電極１２８と共に第１マスク工程に形成される。第３及び第４コンタクトホール２３８、２５４は第１コンタクトホール１３０と共に第２マスク工程に形成されるし、その工程において、データパッド上部電極２４０及びコンタクト電極２５２はゲートパッド上部電極１３２と共に第３及び第４コンタクトホール２３８、２５４内に各々形成される。この場合、データパッド上部電極２４０及びコンタクト電極２５２は第３及び第４コンタクトホール２３８、２５４の各々を包むゲート絶縁膜１４４のエッジ部と境界を成す。
また、データライン１０４がシーラントによって密封される領域内に位置し、その上に塗布される配向膜、または密封領域に満たされた液晶によって保護される。このため、データライン１０４とデータリンク２５０を接続させるコンタクト電極２５２は密封領域内に位置される。
図１３は本発明の第３実施形態の薄膜トランジスター基板を部分的に示した平面図であり、図１４は図１３に示された薄膜トランジスター基板をII-II’、III-III’、IV-IV’線に沿って切断して示した断面図である。
図１３及び図１４に示された薄膜トランジスター基板は、図１１及び図１２に示された薄膜トランジスター基板に比べてデータリンク２５０に従って延長された第３コンタクトホール２３８内にデータパッド上部電極２４０とコンタクト電極２５２とが一体化され形成されたことを除いては、同様の構成要素を備える。従って、重複された構成要素に対する説明は省略する。
図１３及び図１４に示されたデータパッド２３４の第３コンタクトホール２３８はデータライン１０４と重畳されるようにデータリンク２５０に従って延長される。従って、第３コンタクトホール２３８内にデータパッド上部電極２４０及びコンタクト電極２５２が一体化された構造に形成されデータライン１０４と接続される。このようなデータパッド上部電極２４０及びコンタクト電極２５２は第３コンタクトホール２３８を包むゲート絶縁膜１４４のエッジ部と境界を成す。
図１５は本発明の第４実施形態の薄膜トランジスター基板を部分的に示した平面図であり、図１６は図１５に示された薄膜トランジスター基板をII-II’、III-III’、IV-IV’線に沿って切断して示した断面図である。
図１５及び図１６に示された薄膜トランジスター基板は、図１３及び図１４に示された薄膜トランジスター基板に比べてゲートパッド１２６及びデータパッド２３４が位置するパッド領域を除いた残りのアレイ領域に形成された保護膜１５０を更に備えることを除いては、同様の構成要素を備える。従って、重複された構成要素に対する説明は省略する。
図１５及び図１６に示された保護膜１５０はソース・ドレイン金属パターンが形成された基板１４２上にゲートパッド１２６及びデータパッド２３４が形成されたパッド領域からオープンされるように形成される。保護膜１５０としては、ゲート絶縁膜１４４のように無機絶縁物質が利用される。また、保護膜１５０としてはアクリル系の有機化合物、ＢＣＢまたはＰＦＣＢ等のような有機絶縁物質が利用される。
このような保護膜１５０は第４マスク工程に形成されたり、最上部層に形成される配向膜のようにロバー・スタンプ・プリンティング(Robber Stamp Printing)方式で印刷して形成される。また、保護膜１５０は基板１４２上に全面形成された後、配向膜をマスクにしたエッチング工程で、またはカラーフィルター基板との合着後、カラーフィルター基板をマスクにしたエッチング工程でパッド領域からオープンされる。
第１、第４マスク工程を利用する場合、保護膜１５０はソース・ドレイン金属パターンが形成された基板１４２上に全面形成される。この際、保護膜１５０はPECVD、スピン・コーティング、スピンレス・コーティング等の方法を通じて形成される。そして、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程で保護膜１５０をパターニングすることによってパッド領域からオープンされる。
第２、保護膜１５０はその上に形成される配向膜の形成方法であるロバー・スタンプ・プリンティング方式でパッド領域を除いた残りのアレイ領域だけに印刷されることによってパッド領域からオープンされる。換言すると、保護膜１５０はゴムマスクをソース・ドレイン金属パターンが形成された基板１４２上に整列した後、ロバー・スタンプ・プリンティング方式で絶縁物質をパッド領域を除いたアレイ領域だけに印刷することによって形成される。
第３、保護膜１５０はその上に形成された配向膜をマスクにしたエッチング工程でパッド領域からオープンされる。具体的にいうと、図１７Aに示されたように保護膜１５０は基板１４２上に全面形成されるし、その保護膜１５０の上に配向膜がロバー・スタンプ・プリンティング方式に形成される。続けて、図１７Bのように配向膜１５２をマスクに利用したエッチング工程で保護膜１５０はパッド領域からオープンされる。
第４、保護膜１５０はカラーフィルター基板をマスクにしたエッチング工程でパッド領域からオープンされる。具体的にいうと、図１８Aに示されたように保護膜１５０と、その上に下部配向膜３１２が形成された薄膜トランジスター基板がシーラント３２０を通じて上部配向膜３１０が形成されたカラーフィルター基板３００と合着される。続けて、図１８Bのようにカラーフィルター基板３００をマスクに利用したエッチング工程で保護膜１５０はパッド領域からオープンされる。この際、保護膜１５０はプラズマを利用したドライエッチング工程でパッド領域からオープンされたり、エッチング液が満たされたエッチング槽に薄膜トランジスター基板及びカラーフィルター基板３００が合着された液晶表示パネルを漬けるディッピング方式によってパッド領域からオープンされる。
前述のように、本発明の水平電界薄膜トランジスター基板及びその製造方法は、第１部分透過マスクを利用して単一層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
そして、本発明の水平電界薄膜トランジスター基板及びその製造方法は、第２部分透過マスクを利用した一つのマスク工程で半導体層及びゲート絶縁膜を同時にパターニングして互いに深さの違う複数のホールを形成し、そのマスク工程に利用されたフォトレジストパターンのリフト・オフ工程で複数のホール内に透明導電パターンを形成する。
そして、本発明の薄膜トランジスター基板及びその製造方法は、第３部分透過マスクを利用してゲート絶縁膜と同様にパターニングされた半導体層をソース・ドレイン金属パターンの形成の際にまたパターニングして露出部分を除去させるし、ソース電極及びドレイン電極間の活性層を露出させて薄膜トランジスターのチャンネルを形成する。従って、半導体層は薄膜トランジスターのチャンネルと、ソース・ドレインパターンとゲート絶縁膜との重畳部だけに存在するようになる。
また、本発明の薄膜トランジスター基板及びその製造方法と、それを利用した液晶表示パネル及びその製造方法は、パッド領域がオープンされた保護膜を、プリンティング方法、第４マスク工程、配向膜をマスクにしたエッチング工程、カラーフィルター基板をマスクにしたエッチング工程等を通じて更に形成する。
従って、本発明の薄膜トランジスター基板の製造方法は、３マスク工程または４マスク工程で工程を単純化させることによって、材料費及び設備投資費等の節減と共に歩留りの向上が可能になる。
以上、説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲内に、多様な変更及び修正ができることが分かる。従って、本発明の技術的範囲は明細書の詳しい説明に記載された内容に限られるのでなく、特許請求の範囲によって決められるはずである。
２：上部グラス基板
４：ブラックマトリクス
６：カラーフィルター
８：共通電極
１０：カラーフィルター基板
１２：下部グラス基板
１４，１０２：ゲートライン
１６，１０４：データライン
１８，１０６：薄膜トランジスター
２０：薄膜トランジスター基板
２２，１１８：画素電極
２４：液晶
１０８：ゲート電極
１１０：ソース電極
１１２：ドレイン電極
１１４：活性層
１０６：薄膜トランジスター
１１７：透明導電層
１３０，１３８，１６４，２３８，２５４：コンタクトホール
１２６：ゲートパッド
１２８：ゲートパッド下部電極
１３２：ゲートパッド上部電極
１３４，２３４：データパッド
２３６：データパッド下部電極
２４０：データパッド上部電極
１４２：基板
１４４：ゲート絶縁膜
１１６：オミック接触層
１１５：半導体層
１５０：保護膜
１５２，３１０，３１２：配向膜
１７０：画素ホール
２００，２１０，２２０：フォトレジストパターン
３００：カラーフィルター基板
３２０：シーラント
１２４：酸化シリコン層
２５０：データリンク
２５２：コンタクト電極
１６０：共通パッド
１６２：共通パッド下部電極
１６６：共通パッド上部電極
４：ブラックマトリクス
６：カラーフィルター
８：共通電極
１０：カラーフィルター基板
１２：下部グラス基板
１４，１０２：ゲートライン
１６，１０４：データライン
１８，１０６：薄膜トランジスター
２０：薄膜トランジスター基板
２２，１１８：画素電極
２４：液晶
１０８：ゲート電極
１１０：ソース電極
１１２：ドレイン電極
１１４：活性層
１０６：薄膜トランジスター
１１７：透明導電層
１３０，１３８，１６４，２３８，２５４：コンタクトホール
１２６：ゲートパッド
１２８：ゲートパッド下部電極
１３２：ゲートパッド上部電極
１３４，２３４：データパッド
２３６：データパッド下部電極
２４０：データパッド上部電極
１４２：基板
１４４：ゲート絶縁膜
１１６：オミック接触層
１１５：半導体層
１５０：保護膜
１５２，３１０，３１２：配向膜
１７０：画素ホール
２００，２１０，２２０：フォトレジストパターン
３００：カラーフィルター基板
３２０：シーラント
１２４：酸化シリコン層
２５０：データリンク
２５２：コンタクト電極
１６０：共通パッド
１６２：共通パッド下部電極
１６６：共通パッド上部電極
Claims (23)
- 第1基板及び第2基板を提供する工程と、
ゲートラインとゲート電極と共通ライン及び共通電極を含む第１マスクパターン群を第１基板上に形成する第１マスク工程と、
前記第１マスクパターン群上にゲート絶縁膜を形成し、該ゲート絶縁膜上に半導体層を形成し、画素領域に前記半導体層を貫通する画素ホールを形成し、前記画素ホール内に画素電極を形成すると共に、前記半導体層及びゲート絶縁膜を貫通してコンタクトホールを形成し、該コンタクトホール内にデータパッドを形成する第２マスク工程及び
前記データパッドに接続され、前記ゲートラインと交差して前記画素領域を規定するデータラインと、ソース電極及びドレイン電極を含むソース・ドレイン金属パターンを前記第１基板上に形成し、前記半導体パターンの活性層を露出させ、前記ソース電極とドレイン電極間のチャンネルを規定する第３マスク工程とを含み、
前記第２マスク工程は、
前記第１マスクパターン群が形成された第１基板上に、前記ゲート絶縁膜および前記半導体層を順次に形成する第１の段階と、
前記半導体層上に、第１の相対的に厚さの薄い領域、第１の相対的に厚さの厚い領域、および第１の開口部を有する第１のフォトレジストパターンを形成する第２の段階であって、前記半導体層の、前記画素ホールが形成される領域上に前記第１の相対的に厚さの薄い領域が位置し、前記コンタクトホールが形成される領域上に前記第１の開口部が位置し、前記半導体層の、前記第１の相対的に厚さの薄い領域および前記第１の開口部が位置しない領域上に前記第１の相対的に厚さの厚い領域が位置するように前記第１のフォトレジストパターンを形成する第２の段階と、
前記第１のフォトレジストパターンを利用したエッチングを行うことにより、前記第１の相対的に厚さの薄い領域および該第１の相対的に厚さの薄い領域の下の半導体層を除去し、前記第１の開口部内に位置する半導体層および該半導体層の下のゲート絶縁膜を除去して、前記画素ホールおよび前記コンタクトホールを形成する第３の段階と、
前記第１基板上に透明導電層を形成して、前記画素ホール内に前記画素電極を形成し、前記コンタクトホール内に前記データパッドを形成する第４の段階とを有し、
前記第３マスク工程は、
前記第１基板上の全面に金属層を形成することにより、該第１基板上の、ソース電極およびドレイン電極が形成される第１の領域、およびデータラインが形成される第２の領域にそれぞれ金属層を形成する第５の段階と、
前記金属層上に、第２の相対的に厚さの薄い領域、第２の相対的に厚さの厚い領域、および第２の開口部を有する第２のフォトレジストパターンを形成する第６の段階であって、前記第１の領域の、前記チャンネルが形成される領域上に前記第２の相対的に厚さの薄い領域が位置し、前記第１の領域の、前記チャンネルが形成されない領域上および前記第２の領域上に前記第２の相対的に厚さの厚い領域が位置し、前記金属層上の、前記第２の相対的に厚さの薄い領域および前記第２の相対的に厚さの厚い領域が位置しない領域上に前記第２の開口部が位置するように前記第２のフォトレジストパターンを形成する第６の段階と、
前記第２のフォトレジストパターンを利用したエッチングを行うことにより、前記第２の開口部内に位置する金属層および半導体層を除去し、前記データライン、前記ソース電極および前記ドレイン電極をパターンニングして、前記データラインと、前記ソース・ドレイン金属パターンとを形成する第７の段階と、
前記第２のフォトレジストパターンの、前記第２の相対的に厚さの薄い領域を除去し、該第２の相対的に厚さの薄い領域が除去された第２のフォトレジストパターンを利用したエッチングを行うことにより、前記ソース・ドレイン金属パターンの、前記チャンネル層が形成される領域に位置する金属層を除去して前記半導体パターンの活性層を露出させ、前記チャンネルを形成する第８の段階とを有することを特徴とする液晶表示装置の製造方法。 - 前記ゲートラインとゲート電極及び共通ラインは透明導電層を含む少なくとも二つの導電層が積層された積層形の構造を有し、前記共通電極は前記共通ラインの透明導電層が延長され形成されたことを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記画素電極が前記共通ラインと重畳されることを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記第１マスク工程は、
少なくとも二つの導電層を前記第１基板上に形成する段階であって、前記少なくとも二つの導電層からなる積層の下層が透明導電層となるように前記少なくとも二つの導電層を形成する段階と、
部分透過マスクを利用したフォトリソグラフィ工程を利用して、前記少なくとも二つの導電層上に、第３の相対的に厚さの薄い領域、第３の相対的に厚さの厚い領域、および第３の開口部を有する第３のフォトレジストパターンを形成する段階であって、前記少なくとも二つの導電層の、前記共通電極に対応する部分上に前記第３の相対的に厚さの薄い領域が位置し、前記ゲートラインおよび前記共通ラインに対応する部分上に前記第３のフォトレジストパターンの相対的に厚さの厚い領域が位置し、前記共通電極に対応する部分、並びに前記ゲートラインおよび前記共通ラインに対応する部分以外の部分上に前記第２の開口部が位置するように前記第３のフォトレジストパターンを形成する段階と、
前記第３のフォトレジストパターンを利用したエッチング工程によって前記共通電極を含む前記第１マスクパターン群を形成する段階及び
前記第３のフォトレジストパターンの、前記第３の相対的に厚さの薄い領域を除去し、該第３の相対的に厚さの薄い領域が除去された第３のフォトレジストパターンを利用したエッチング工程を行うことにより、前記共通電極の透明導電層が残るように前記共通電極をエッチングする段階
を含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。 - 前記半導体層は、前記ソース・ドレイン金属パターンと前記画素電極とが重畳している部分以外の部分に重畳していることを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記ソース・ドレイン金属パターンは、前記ソース電極と一体化されたドレイン電極を含むパターンであり、
前記第８の段階では、前記第２の相対的に厚さの薄い領域が除去された第２のフォトレジストパターンを利用したエッチングにより、前記ドレイン電極から前記ソース電極を分離して、前記活性層を露出させて前記チャンネルを規定することを特徴とする請求項１に記載の液晶表示装置の製造方法。 - 前記第３マスク工程は前記ドレイン電極が前記共通電極の一部と重畳されるキャッパシターを形成する段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記第１マスク工程は、
前記ゲートライン及び共通ラインの内、少なくとも一つと接続されたパッド下部電極を形成する段階を更に含み、
前記第２マスク工程は、
前記第２の段階では、前記半導体層上の、前記パッド下部電極が形成された領域上に前記第１の開口部がさらに位置するように前記第１のフォトレジストパターンを形成し、
前記第３の段階において、前記第１のフォトレジストパターンを利用したエッチングを行うことにより、前記パッド下部電極を露出させる第２のコンタクトホールをさらに形成し、
前記第４の段階において、前記透明導電層の形成により、前記第２のコンタクトホール内に前記パッド下部電極と接続されたパッド上部電極をさらに形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。 - 前記第１マスク工程は、
データリンクと、前記データリンクと接続されたパッド下部電極を前記基板上に形成する段階を更に含み、
前記第２マスク工程は、
前記第２の段階では、前記半導体層上の、前記パッド下部電極が形成された領域上および前記データリンクが形成された領域上のそれぞれに前記第１の開口部がさらに位置するように前記第１のフォトレジストパターンを形成し、
前記第３の段階において、前記第１のフォトレジストパターンを利用したエッチングを行うことにより、前記パッド下部電極を露出させる第３のコンタクトホール、および前記データリンクを露出させる第４のコンタクトホールを形成し、
前記第４の段階において、前記透明導電層の形成により、前記第４のコンタクトホール内に前記データリンクと前記データラインとを接続させるためのコンタクト電極をさらに形成し、かつ前記第３のコンタクトホール内において前記下部パッド電極と接続されたパッド上部電極を形成することを特徴とする請求項１に記載の液晶表示装置の製造方法。 - 前記パッド上部電極が形成された前記第３のコンタクトホールは前記データリンクに沿って延長され前記第４のコンタクトホールと一体化され、前記パッド上部電極は前記コンタクト電極と一体化されることを特徴とする請求項９に記載の液晶表示装置の製造方法。
- 前記透明導電層により形成される、前記パッド上部電極およびコンタクト電極の少なくとも一つは、対応するコンタクトホールを包むゲート絶縁膜のエッジ部と境界を成すことを特徴とする請求項９または１０に記載の液晶表示装置の製造方法。
- 前記データラインと前記コンタクト電極とのコンタクト部は 前記第1基板を前記第2基板と合着する際、シーラントによって密封される領域内に位置することを特徴とする請求項９に記載の液晶表示装置の製造方法。
- 前記データパッドは前記コンタクトホールを包むゲート絶縁膜のエッジ部と境界を成すことを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記データラインは 前記第1基板を前記第2基板と合着する際、シーラントによって密封される領域内に位置することを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記第３マスク工程は、
前記第８の段階の後に、前記第２の相対的に厚さの薄い領域が除去された第２のフォトレジストパターンが形成された状態で前記チャンネルをプラズマで表面処理して表面層を酸化させる段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。 - 前記半導体層及び前記ソース・ドレイン金属パターンは階段の形態を有することを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記第２マスク工程は、
前記第４の段階において、前記透明導電層を前記第１のフォトレジストパターン上、前記画素ホール内、および前記コンタクトホール内に形成して、前記画素ホール及びコンタクトホール内にそれぞれ、前記画素電極および前記データパッドを形成し、
前記第４の段階が終了すると、前記透明導電層が形成された第１のフォトレジストパターンを除去する段階を含むことを特徴とする請求項８または９に記載の液晶表示装置の製造方法。 - 前記画素ホール及びコンタクトホールのエッジ部が前記フォトレジストパターンの内側及び下側に位置されるように前記半導体層及びゲート絶縁膜が過エッチングされることを特徴とする請求項１７に記載の液晶表示装置の製造方法。
- 前記第1基板上の、前記データパッドが位置するパッド領域を除いた領域に保護膜を形成する第４マスク工程を更に含むことを特徴とする請求項１７に記載の液晶表示装置の製造方法。
- 前記データパッドが位置するパッド領域に形成されないように、前記ソース・ドレイン金属パターンが形成された基板上に保護膜を印刷する段階を更に含むことを特徴とする請求項１７に記載の液晶表示装置の製造方法。
- 前記ソース・ドレイン金属パターンが形成された全体基板上に保護膜を形成する段階と、前記保護膜の上に配向膜を形成する段階及び前記配向膜をマスクに利用したエッチング工程でパッド領域から前記保護膜を除去する段階を更に含むことを特徴とする請求項１７に記載の液晶表示装置の製造方法。
- 前記第1基板と前記第２基板の間に液晶層を形成する段階を更に含むことを特徴とする請求項１に記載の液晶表示装置の製造方法。
- ゲートラインと前記ゲートラインと接続されたゲート電極と前記ゲートラインと並立した共通ライン及び前記共通ラインと接続された共通電極を含む第１マスクパターン群を基板上に形成する第１マスク工程と、
前記第１マスクパターン群上にゲート絶縁膜を形成し、該ゲート絶縁膜上に半導体層を形成し、画素領域に前記半導体層を貫通する画素ホールを形成し、前記画素ホール内に画素電極を形成すると共に、前記半導体層及びゲート絶縁膜を貫通してコンタクトホールを形成し、該コンタクトホール内にデータパッドを形成する第２マスク工程及び
前記データパッドに接続され、前記ゲートラインと交差して前記画素領域を規定するデータラインと、前記データラインと接続されたソース電極及び前記画素電極と接続されたドレイン電極を含むソース・ドレイン金属パターンを前記基板上に形成し、前記半導体パターンの活性層を露出させ、前記ソース電極とドレイン電極間のチャンネルを規定する第３マスク工程とを含み、
前記第２マスク工程は、
前記第１マスクパターン群が形成された基板上に、前記ゲート絶縁膜および前記半導体層を順次に形成する段階と、
前記半導体層の上に、第１の相対的に厚さの薄い領域、第１の相対的に厚さの厚い領域および第１の開口部を有する第１のフォトレジストパターンを形成する段階であって、前記半導体層の、前記画素ホールが形成される領域上に前記第１の相対的に厚さの薄い領域が位置し、前記コンタクトホールが形成される領域上に前記第１の開口部が位置し、前記半導体層の、前記第１の相対的に厚さの薄い領域および前記第１の開口部が位置しない領域上に前記第１の相対的に厚さの厚い領域が位置するように前記第１のフォトレジストパターンを形成する段階と、
前記第１のフォトレジストパターンをマスクに利用してエッチングを行うことにより、前記第１の相対的に厚さの薄い領域および該第１の相対的に厚さの薄い領域の下の半導体層を除去し、前記第１の開口部内に位置する半導体層および該半導体層の下のゲート絶縁膜を除去して、前記画素ホール及びコンタクトホールを形成する段階と、
前記第１のフォトレジストパターン上、前記画素ホール内、および前記コンタクトホール内に透明導電膜を形成して前記画素ホール及びコンタクトホール内のそれぞれに、前記画素電極および前記データパッドを形成する段階と、
前記透明導電膜が形成された第１のフォトレジストパターンを除去する段階とを有し、
前記第３マスク工程は、
前記基板上の全面に金属層を形成することにより、該基板上の、ソース電極およびドレイン電極が形成される第１の領域、およびデータラインが形成される第２の領域にそれぞれ金属層を形成する段階と、
前記金属層上に、第２の相対的に厚さの薄い領域、第２の相対的に厚さの厚い領域、および第２の開口部を有する第２のフォトレジストパターンを形成する段階であって、前記第１の領域の、前記チャンネルが形成される領域上に前記第２の相対的に厚さの薄い領域が位置し、前記第１の領域の、前記チャンネルが形成されない領域上および前記第２の領域上に前記第２の相対的に厚さの厚い領域が位置し、前記金属層上の、前記第２の相対的に厚さの薄い領域および前記第２の相対的に厚さの厚い領域が位置しない領域上に前記第２の開口部が位置するように前記第２のフォトレジストパターンを形成する段階と、
前記第２のフォトレジストパターンを利用したエッチングを行うことにより、前記第２の開口部内に位置する金属層および半導体層を除去し、前記データライン、前記ソース電極および前記ドレイン電極をパターンニングして、前記データラインと、前記ソース・ドレイン金属パターンとを形成する段階と、
前記第２のフォトレジストパターンの、前記第２の相対的に厚さの薄い領域を除去し、該第２の相対的に厚さの薄い領域が除去された第２のフォトレジストパターンを利用したエッチングを行うことにより、前記ソース・ドレイン金属パターンの、前記チャンネル層が形成される領域に位置する金属層を除去して前記半導体パターンの活性層を露出させ、前記チャンネルを形成する段階とを有し、
前記第３マスク工程の後に行う工程であって、
前記基板上に保護膜を形成する工程と、
シーラントによってカラーフィルター基板を前記保護膜が形成された基板と合着する工程及び
前記カラーフィルター基板をマスクに利用したエッチング工程によって前記データパッドが位置するパッド領域から前記保護膜を除去する工程
を含むことを特徴とする液晶表示装置の製造方法。
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