KR101107265B1 - 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 - Google Patents

수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화할 수 있는 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법을 제공하는 것이다.
본 발명의 수평 전계 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과; 상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과; 상기 화소 영역의 게이트 절연막 위에 상기 공통 전극과 형성된 화소 전극용 투명 도전막을 구비하고; 상기 드레인 전극은 상기 화소 전극 위로 중첩되어 접속되며; 상기 반도체층은 상기 화소 전극과의 중첩부에서 제거된 것을 특징으로 한다.

Description

수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법{Thin Film Transistor Substrate of Horizontal Electric Field And Fabricating Method Thereof, Liquid Crystal Display Panel Using The Same And Fabricating Method Thereof}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 제1 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 수평 전계 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 4는 도 3에 도시된 수평 전계 박막 트랜지스터 기판을 이용한 액정 패널중 데이터 패드 영역을 도시한 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 내지 도 6c는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8d는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10a 내지 도 10d는 본 발명의 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 11은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 12는 도 11에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 15는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 16은 도 15에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 17a 및 도 17b는 본 발명의 다른 실시 예에 따른 보호막의 제조 방법을 설명하기 위한 단면도들.
도 18a 및 도 18b는 본 발명에 따른 박막 트랜지스터 기판을 이용한 액정 패널의 제조 방법 중 보호막의 제조 방법을 설명하기 위한 단면도들.
＜도면의 주요 부분에 대한 부호의 설명 ＞
2 : 상부 유리 기판 4 : 블랙 매트릭스
6 : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, 106 : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 114 : 활성층
106 : 박막 트랜지스터 117 : 투명 도전층
130, 138,164, 238, 254 : 컨택홀 126 : 게이트 패드
128 : 게이트 패드 하부 전극 132 : 게이트 패드 상부 전극
134, 234 : 데이터 패드 236 : 데이터 패드 하부 전극
240 : 데이터 패드 상부 전극 142 : 기판
144 : 게이트 절연막 116 : 오믹 접촉층
115 : 반도체층 150 : 보호막
152, 310, 312 : 배향막 170 : 화소홀
200, 210, 220 : 포토레지스트 패턴 300 : 칼라 필터 기판
320 : 실링재 124 : 산화 실리콘층
250 : 데이터 링크 252 : 컨택 전극
160 : 공통 패드 162 : 공통 패드 하부 전극
166 : 공통 패드 상부 전극
본 발명은 표시 소자에 적용되는 박막 트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 공정을 단순화할 수 있는 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀 들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다.
특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이에 따라, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다.
한편, 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동하게 된다. 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다.
이러한 수평 전계 인가형 액정 표시 장치의 박막 트랜지스터 기판도 반도체 공정을 포함하는 다수의 마스크 공정을 필요로 하므로 제조 공정이 복잡한 단점이 있다. 따라서, 제조 원가를 절감하기 위해서는 마스크 공정수 단축이 필요하다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 수평 전계 박막 트랜지 스터 기판 및 그 제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차되어 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와; 상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과; 상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과; 상기 화소 영역의 게이트 절연막 위에 형성된 화소 전극용 투명 도전막을 구비하고; 상기 드레인 전극은 상기 화소 전극 위로 중첩되어 접속되며; 상기 반도체층은 상기 투명 도전막과의 중첩부에서 제거된 것을 특징으로 한다.
그리고, 본 발명에 따른 액정 패널은 상기 수평 전계 박막 트랜지스터 기판과; 상기 소스/드레인 금속 패턴이 형성된 기판 상에 형성된 보호막과; 실링재를 통해 상기 보호막이 형성된 박막 트랜지스터 기판과 합착된 칼라 필터 기판을 구비하고; 상기 보호막은 상기 칼라 필터 기판과 동일한 패턴으로 형성되어 상기 패드가 형성된 패드 영역에서 오픈된 것을 특징으로 한다.
본 발명에 따른 수평 전계 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과; 상기 제1 마스크 패턴군을 덮는 게이트 절연막 및 반도체층을 형성한 다음, 화소 영역에 상기 반도체층을 관통하는 화소홀을 형성하고, 그 화소홀 내에 화소 전극을 형성하는 제2 마스크 공정과; 상기 기판 상에 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극을 포함하는 소스/드레인 금속 패턴과, 상기 반도체 패턴의 활성층을 노출시켜 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 제3 마스크 공정을 포함한다.
그리고, 본 발명에 따른 액정 패널의 제조 방법은 상기 수평 전계 박막 트랜지스터 기판을 형성하는 단계와; 상기 박막 트랜지스터 기판 상에 보호막을 전면 형성하는 단계와; 실링재를 통해 상기 보호막이 형성된 박막 트랜지스터 기판과 칼라 필터 기판을 합착하는 단계와; 상기 칼라 필터 기판을 마스크로 이용한 식각 공정으로 상기 패드가 형성된 패드 영역에서 상기 보호막이 오픈되게 하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 18b를 참조하여 상세하게 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 수평 전계 박막 트랜지스터 기판을 도 시한 평면도이고, 도 3a 및 도 3b는 도 2에 도시된 수평 전계 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 2 내지 도 3b에 도시된 수평 전계 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부와 접속된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 형성된 수평 전계를 형성하도록 형성된 화소 전극(118) 및 공통 전극(122), 공통 전극(122)과 접속된 공통 라인(120), 공통 전극(122)과 드레인 전극(112)의 중첩부에 형성된 스토리지 캐패시터(Cst)를 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)과 접속된 게이트 패드(126)와, 데이터 라인(104)과 접속된 데이터 패드(134)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(144)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
게이트 라인(102)은 기판(142) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 투명 도전층을 이용한 제1 도전층(101)과, 불투명한 금속을 이용한 제2 도전층(103)이 적층된 복층구조로 형성된다. 제1 도전층(101)으로는 ITO, TO, IZO, ITZO 등이, 제2도전층(103)으로는 Cu, Mo, Al, Cu 합금, Mo 합금, Al 합금 등이 이용된다. 이와 달리, 상기 게이트 라인(102)은 상기 복층 구조 외에도 상기 제2 도전층(103)으 로만 형성되기도 한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 포함된 게이트 전극, 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널을 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다.
그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체층(115)은 데이터 라인(104)을 따라 중첩된다.
공통 라인(120)과 공통 전극(122)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다.
이를 위하여, 공통 라인(120)은 표시 영역에서 게이트 라인(102)과 나란하게 형성된 내부 공통 라인(120A), 비표시 영역에서 내부 공통 라인(120A)과 공통 접속된 외부 공통 라인(120B)을 구비한다. 공통 라인(120)은 전술한 게이트 라인(102)과 함께 기판(150) 위에 제1 및 제2 도전층(101, 103)이 적층된 복층 구조로 형성된다 이와 달리, 상기 공통 라인(120)은 상기 복층 구조 외에도 상기 제2 도전층(103)으로 형성되기도 한다.
공통 전극(122)은 화소 영역 내에 형성되어 내부 공통 라인(120A)과 접속된 다. 구체적으로, 공통 전극(122)은 게이트 라인(102)과 인접하여 드레인 전극(112)과 중첩된 수평부(122A), 수평부(122A)로부터 화소 영역 쪽으로 신장되어 내부 공통 라인(120A)과 접속된 핑거부(l22B)를 구비한다. 이러한 공통 전극(122)은 공통라인(120)의 제1 도전층(101), 즉 투명 도전층으로 형성된다.
스토리지 캐패시터(Cst)는 공통 전극(122)의 제1 수평부(122A)가 게이트 절연막(152) 및 반도체층(115)을 사이에 두고 드레인 전극(112)과 중첩되어 형성된다. 여기서, 드레인 전극(112)은 공통 전극(122)의 제1 수평부(122A)와 최대한 넓게 중첩되도록 형성된다. 이에 따라, 공통 전극(122)과 드레인 전극(112)과의 넓은 중첩 면적에 의해 스토리지 캐패시터(Cst)의 용량이 증가함으로써 스토리지 캐패시터(Cst)는 화소 전극(118)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다.
화소 전극(118)은 공통 전극(122)의 핑거부(122B)와 나란하도록 게이트 절연막(144) 위에 형성되어 노출된다. 그리고, 화소 전극(118)은 드레인 전극(112) 내로 돌출되어 그 위에 형성된 드레인 전극(112)과 접속되고, 공통 라인(120A)과도 중첩되도록 돌출된다. 이때, 드레인 전극(112)과 화소 전극(118)과의 중첩부에는 반도체층(115)이 존재하지 않게 된다. 이러한 화소 전극(118)에 박막 트랜지스터(106)를 통해 비디오 신호가 공급되면, 화소 전극(118)과 공통 전압이 공급된 공통 전극(122)의 핑거부(122B) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
또한, 공통 전극(122)의 핑거부(122B)와 화소 전극(118)은 지그재그 형상으로 형성될 수 있으며, 데이터 라인(104)도 인접한 공통 전극(122)의 핑거부(122B)를 따라 지그재그 형상으로 형성되기도 한다.
게이트 라인(102)은 게이트 패드(126)를 통해 게이트 드라이버로부터의 스캔 신호를 공급받는다. 게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 게이트 절연막(144)을 관통하는 제1 컨택홀(130) 내에 형성되어 게이트 패드 하부 전극(128)과 접속된 게이트 패드 상부 전극(132)으로 구성된다. 여기서, 게이트 패드 상부 전극(132)은 상기 화소 전극(118)과 함께 투명도전층으로 형성되고, 제1 컨택홀(130)을 감싸는 게이트 절연막(144)의 에지부와 경계를 이루게 된다.
공통 라인(120)은 공통 패드(160)를 통해 공통 전압 발생부로부터의 공통 전압을 공급받는다. 공통 패드(160)는 게이트 패드(126)와 동일한 수직 구조를 갖는다. 다시 말하여, 공통 패드(160)는 공통 라인(120)으로부터 연장된 공통 패드 하부 전극(162)과, 게이트 절연막(144)을 관통하는 제2 컨택홀(164) 내에 형성되어 공통 패드 하부 전극(162)과 접속된 공통 패드 상부 전극(166)으로 구성된다. 여기서, 공통 패드 상부 전극(166)은 상기 화소 전극(118)과 함께 투명 도전층으로 형성되고, 제2 컨택홀(164)을 감싸는 게이트 절연막(144)의 에지부와 경계를 이루게 된다.
데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버로부터의 화소신호를 공급받는다. 데이터 패드(134)는 도 3a와 같이 게이트 절연막(144)을 관통하는 제3 컨택홀(138) 내에 게이트 패드 상부 전극(132)과 함께 투명 도전층으로 형성된다. 그리고, 데이터 패드(134)가 형성된 제3 컨택홀(138)이 데이터 라인(104)의 일부분과 중첩되도록 신장된다. 이에 따라, 데이터 라인(104)이 반도체층(115)과의 중첩부로부터 제3 컨택홀(138) 내로 돌출되어 데이터 패드(134)의 신장부와 접속될 수 있게 된다. 이와 달리, 데이터 패드(134)는 도 3b와 같이 게이트 절연막(144) 위에 투명 도전층으로 형성되어 데이터 라인(104)과 중첩되도록 신장된다. 이에 따라, 데이터 라인(104)이 반도체층(115)과의 중첩부로부터 데이터 패드(134)의 신장부 위로 돌출되어 접속된다.
여기서, 데이터 라인(104)은 보호막의 부재로 노출된다. 이러한 데이터 라인(104)이 외부로 노출되어 산화되는 것을 방지하기 위하여 도 4에 도시된 바와 같이 데이터 패드(134)의 신장부와 데이터 라인(104)의 접속부가 실링재(320)에 의해 밀봉되는 영역 내에 위치하게 된다. 이에 따라, 밀봉 영역에 위치하는 데이터 라인(104)은 그 위에 도포되어질 하부 배향막(312)에 의해 보호된다.
도 4를 참조하면, 하부 배향막(312)이 도포된 박막 트랜지스터 기판과, 상부배향막(310)이 도포된 칼라 필터 기판(300)은 실링재(320)에 의해 합착되고, 실링재(320)에 의해 밀봉된 두 기판 사이의 셀갭은 액정으로 채워지게 된다. 상하부 배향막(310, 312)은 유기 절연 물질로 두 기판의 화상 표시 영역에 각각 도포된다. 실링재(320)는 접착력 강화를 위하여 상하부 배향막(310, 312)과 접촉되지 않게 이 격되어 도포된다. 이에 따라, 박막 트랜지스터 기판에 형성된 데이터 라인(104)은 소스 전극(110) 및 드레인 전극(112)과 함께 실링재(320)에 의해 밀봉되는 영역에 위치하여 그 위에 도포되는 하부 배향막(312) 뿐만 아니라, 밀봉 영역에 채워진 액정에 의해 충분히 보호된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 기판에서 화소 전극(118), 게이트 패드 상부 전극(132), 공통 패드 상부 전극(166), 데이터 패드(140)를 포함하는 투명 도전 패턴은 게이트 절연막(144)을 관통하는 컨택홀(130, 138, 164) 형성시 이용된 포토레지스트 패턴의 리프트-오프 공정으로 형성된다. 이에 따라, 투명 도전 패턴은 게이트 절연막(144) 위에 형성되거나, 해당 컨택홀 내에 게이트 절연막(144)과 경계를 이루며 형성된다.
또한, 반도체층(115)은 게이트 절연막(144)과 동일하게 패터닝된 다음, 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 금속 패턴 형성시 노출 부분이 제거된다. 그리고, 소스/드레인 금속 패턴 형성시 활성층(114)이 노출되어 박막 트랜지스터(106)의 채널이 형성된다. 이에 따라, 반도체층(115)은 소스 전극(110) 및 드레인 전극(112) 사이의 채널부와, 소스/드레인 패턴과 게이트 절연막(144)과의 중첩부 중 투명 도전 패턴이 존재하지 않는 부분에만 형성된 구조를 갖게 된다. 이는 투명 도전 패턴이 반도체층(115)이 제거된 부분에 형성되기 때문이다. 또한, 노출된 활성층(114)의 표면층(124)을 플라즈마로 표면 처리함으로써 채널부의 활성층(114)은 SiO2로 산화된 표면층(124)에 의해 보호될 수 있게 된다.
이러한 본 발명의 제1 실시 예에 따른 수평 전계 박막 트랜지스터 기판은 다음과 같이 3마스크 공정으로 형성된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 6a 내지 도 6c는 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 패드 하부 전극(126), 공통 라인(120), 공통 전극(122), 공통 패드 하부 전극(142)을 포함하는 제1 마스크 패턴군이 형성된다. 여기서, 공통 전극(122)을 제외한 제1 마스크 패턴군은 적어도 2개의 도전층이 적층된 복층 구조로 형성되지만, 설명의 편의상 이하에서는 제1 및 제2 도전층(101, 103)이 적층된 구조만을 설명하기로 한다. 공통 전극(122)은 투명 도전층인 제1 도전층(101)의 단일층 구조로 형성된다. 이렇게 복층 및 단일층 구조를 갖는 제1 마스크 패턴군은 회절 노광 마스크 또는 하프 톤 마스크 등과 같은 부분 투과 마스크를 이용한 하나의 마스크 공정으로 형성된다.
도 6a를 참조하면, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103)이 적층된다. 제1 도전층(101)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거 나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금, Cu/Mo 합금, Cu/Mo(Ti) 등과 같이 이중층 이상이 적층된 구조로 이용된다.
이어서, 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께를 갖는 제1A 및 제1B 포토레지스트 패턴(220A, 220B)을 포함하는 제1 포토레지스트 패턴(220)이 형성된다. 부분 투과 마스크는 자외선을 차단하는 차단부, 슬릿패턴을 이용하여 자외선을 회절시키거나 위상 쉬프트 물질을 이용하여 자외선을 부분 투과시키는 부분 투과부, 모두 투과시키는 풀(Full) 투과부를 구비한다. 이러한 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(220A, 220B)와, 개구부를 갖는 제1 포토레지스트 패턴(220)이 형성된다. 이때, 상대적으로 두꺼운 제1A 포토레지스트 패턴(220A)은 부분 투과 마스크의 차단부와 중첩된 차단 영역(P1)에, 상기 제1A 포토레지스트 패턴(220A) 보다 얇은 제1B 포토레지스트 패턴(220B)은 부분 투과부와 중첩된 부분 노광 영역(P2)에, 개구부는 풀 투과부와 중첩된 풀 노광 영역(P3)에 형성된다.
그리고, 제1 포토레지스트 패턴(220)을 마스크로 이용한 식각 공정으로 제1 및 제2 도전층(101, 103)의 노출 부분이 식각됨으로써 이중 구조의 게이트 라인(102), 게이트 패드 하부 전극(126), 공통 라인(120), 공통 전극(122), 공통 패드 하부 전극(142)을 포함하는 제1 마스크 패턴군이 형성된다.
도 6b를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1A 포토레지스트 패턴(220A)의 두께는 얇아지게 되고, 제1B 포토레지스트 패턴(220B)은 제거된다. 그리고, 애싱된 제1A 포토레지스트 패턴(220A)을 마스크로 이용한 식각 공정으로 공통 전극(122) 위의 제2 도전층(103)이 제거된다. 이때, 애싱된 제1A 포토레지스트 패턴(220A)을 따라, 패터닝된 제2 도전층(103)의 양측부가 한번 더 식각됨으로써 제1 마스크 패턴군의 제1 및 제2 도전층(101, 103)은 계단 형태로 일정한 단차를 갖게 된다. 이에 따라, 제1 및 제2 도전층(101, 103)의 측면부가 높은 급경사를 갖게 될 경우 그 위에서 발생될 수 있는 게이트 절연막(152)의 스텝 커버리지 불량을 방지할 수 있게 된다.
도 6c를 참조하면, 도 6b에서 제1 마스크 패턴군 위에 잔존하는 제1A 포토레지스트 패턴(220A)이 스트립 공정으로 제거된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 8a 내지 도 8c는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 패턴군이 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체층(115)이 적층되고, 제2 마스크 공정으로 반도체층(115)을 관통하는 화소홀(170)과, 게이트 절연 막(144)까지 관통하는 제1 내지 제3 컨택홀(130, 164, 138)이 형성되며, 화소 전극(118)과 게이트 및 공통 패드 상부 전극(132, 166) 및 데이터 패드(134)를 포함하는 투명 도전 패턴이 해당 홀 내에 형성된다. 여기서, 깊이가 다른 화소홀(170)과 제1 내지 제3 컨택홀(130, 164, 138)은 회절 노광 마스크 또는 하프 톤 마스크 등과 같은 부분 투과 마스크를 이용한 하나의 마스크 공정으로 형성된다.
도 8a를 참조하면, 제1 마스크 패턴군이 패턴이 형성된 하부 기판(142) 상에 PECVD 등의 증착 방법을 통해 게이트 절연막(144)과, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체층(115)이 순차적으로 적층된다. 여기서, 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 활성층(114) 및 오믹 접촉층(116)으로는 비정질 실리콘과, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘이 각각 이용된다.
이어서, 부분 투과 마스크를 이용한 포토리소그래피 공정으로 오믹 접촉층(116) 위에 서로 다른 두께를 갖는 제1A 및 제1B 포토레지스트 패턴(200A, 200B)을 포함하는 제1 포토레지스트 패턴(200)이 형성된다. 부분 투과 마스크는 자외선을 차단하는 차단부, 슬릿 패턴을 이용하여 자외선을 회절시키거나 위상 쉬프트 물질을 이용하여 자외선을 부분 투과시키는 부분 투과부, 모두 투과시키는 풀(Full) 투과부를 구비한다. 이러한 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께의 제1A 및 제1B 포토레지스트 패턴(200A, 200B)와, 개구부를 갖는 제1 포토레지스트 패턴(200)이 형성된다. 이때, 상대적으로 두꺼운 제1A 포토레지스트 패턴(200A)은 부분 투과 마스크의 차단부와 중첩된 차단 영역(P1)에, 상기 제1A 포토레지스트 패턴(200A) 보다 얇은 제1B 포토레지스트 패턴(200B)은 부분 투과부와 중첩된 부분 노광 영역(P2)에, 개구부는 풀 투과부와 중첩된 풀 노광 영역(P3)에 형성된다.
도 8b를 참조도면, 제1 포토레지스트 패턴(200)을 이용한 식각 공정으로 반도체층(115)을 관통하는 화소홀(170)과, 게이트 절연막(144)까지 관통하는 제1 내지 제3 컨택홀(130, 164, 138)이 형성된다.
예를 들면, 건식 식각 공정으로 제1 포토레지스트 패턴(200)을 통해 노출된 반도체층(115) 및 게이트 절연막(144)이 식각됨으로써 제1 내지 제3 컨택홀(130, 164, 138)이 형성된다. 이때, 건식 식각 공정에 의해 제1 포토레지스트 패턴(200)도 애싱됨으로써 제1A 포토레지스트 패턴(200A)은 얇아지게 되고, 제1B 포토레지스트 패턴(200B)이 그 아래의 반도체 패턴(115)과 함께 제거됨으로써 화소홀(170)이 형성된다. 특히, 등방성 건식 식각 방법을 이용하여 반도체 패턴(115) 및 게이트 절연막(144)이 애싱된 제1A 포토레지스트 패턴(200A) 보다 과식각되게 한다. 이에 따라, 화소홀(170)과 제1 내지 제3 컨택홀(130, 164, 138)의 에지부는 애싱된 제1A 포토레지스트 패턴(200A)의 에지부 보다 안쪽에 위치하게 된다.
이와 달리, 제1 포토레지스트 패턴(200)을 이용한 건식 식각 공정으로 제1 내지 제3 컨택홀(130, 164, 138)을 형성한 다음, 애싱 공정으로 제1A 포토레지스트 패턴(200A)의 두께를 줄이면서 제1B 포토레지스트 패턴(200B)을 제거하게 된다. 이어서, 애싱된 제1A 포토레지스트 패턴(200A)을 이용한 습식 식각 공정으로 반도체층(115)을 관통하는 화소홀(170)을 형성하게 된다. 이때, 반도체층(115)의 식각율 이 게이트 절연막(144)의 식각율 보다 큼으로써 반도체층(115)은 애싱된 제1A 포토레지스트 패턴(200A) 보다 과식각된다.
이에 따라, 공통 전극(122)의 핑거부(122B)와 나란한 화소홀(170)은 게이트 절연막(144)을, 제3 컨택홀(138)은 기판(142)을 노출시키고, 제1 및 제2 컨택홀(130, 164)은 게이트 및 공통 패드 하부 전극(128, 166) 각각과 함께 그 주변의 기판(142)을 노출시키게 된다. 여기서, 제1 및 제2 컨택홀(130, 164)은 게이트 및 공통 패드 하부 전극(128, 166)만 노출되도록 형성되기도 한다. 한편, 제2 컨택홀(138)을 화소홀(170)과 같이 부분 노광으로 형성하는 경우 제3 컨택홀(138)은 반도체층(115)을 관통하여 게이트 절연막(144)을 노출시키는 구조로 형성되기도 한다.
도 8c를 참조하면, 제1A 포토레지스트 패턴(200A)이 형성된 기판(142) 상에투명 도전층(117)이 스퍼터링 등과 같은 증착 방법으로 전면 형성된다. 투명 도전막(117)으로는 ITO, TO, IZO, ITZO 등이 이용된다. 이에 따라, 화소홀(170) 내에는 화소 전극(118)이, 제1 및 제2 컨택홀(130, 164) 내에는 게이트 및 공통 패드 상부 전극(132, 166) 각각이, 제3 컨택홀(138) 내에는 데이터 패드(134)가 형성된다. 이러한 투명 도전 패턴은 화소홀(170)과 제1 내지 제3 컨택홀(130, 164, 138)의 에지부와 제1A 포토레지스트 패턴(200A)의 에지부와의 이격 거리에 의해 제1A 포토레지스트 패턴(200A) 위에 증착된 투명 도전막(117)과 오픈된 구조를 갖는다. 또한, 화소 전극(118)은 화소홀(170)을 감싸는 반도체층(115)과 접촉하거나 이격되어 화소홀(170) 내에 형성된다. 그리고, 화소 전극(118)은 화소홀(170)과 함께 공통 전극(122)의 수평부(122A) 및 공통 라인(120A)의 일부와 중첩되게 형성된다. 게이트 및 공통 패드 상부 전극(132, 166)과 데이터 패드(134)는 제1 내지 제3 컨택홀(130, 164, 138) 내에 형성되어 게이트 절연막(144)과 경계를 이루게 된다. 여기서, 제3 컨택홀(138)이 부분 노광으로 반도체층(115)만을 관통하게 형성된 경우에는 데이터 패드(134)가 도 3b와 같이 게이트 절연막(144) 위에 반도체층(115)과 접촉하거나 이격되어 형성된다. 이에 따라, 투명 도전막(117)이 도포된 제1A 포토레지스트 패턴(200A)을 제거하는 리프트-오프 공정에서 제1A 포토레지스트 패턴(200A)과 오믹 접촉층(116) 사이로 스트립퍼 침투가 용이해지게 됨으로써 리프트-오프 효율이 향상된다.
도 8d를 참조하면, 리프트-오프 공정으로 도 8c에 도시된 투명 도전막(117)이 도포된 제1A 포토레지스트 패턴(200A)이 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 10a 내지 도 10d는 제3 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
반도체층(115) 및 투명 도전 패턴이 형성된 하부 기판(142) 상에 제3 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고, 소스/드레인 패턴과 비중첩된 반도체층(115)이 제거되고, 소스 전극(110) 및 드레인 전극(112) 사이의 활성층(114)이 노출되어 박막 트랜지스터(106)의 채널이 형성된다. 이러한 소스/드 레인 패턴과 박막 트랜지스터(106)의 채널은 회절 노광 마스크 또는 하프 톤 마스크 등과 같은 부분 투과 마스크를 이용한 하나의 마스크 공정으로 형성된다.
도 10a를 참조하면, 반도체층(115) 및 투명 도전 패턴이 형성된 하부 기판(142) 상에 소스/드레인 금속층이 스퍼터링 등의 증착 방법으로 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금, Cu/Mo 합금, Cu/Mo(Ti) 등과 같이 이중층 이상이 적층된 구조로 이용된다.
이어서, 부분 투과 마스크를 이용한 포토리소그래피 공정으로 소스/드레인 금속층 위에 서로 다른 두께를 갖는 제3A 및 제3B 포토레지스트 패턴(210A, 210B)을 포함하는 제3 포토레지스트 패턴(210)이 형성된다. 부분 투과 마스크는 자외선을 차단하는 차단부, 슬릿 패턴을 이용하여 자외선을 회절시키거나 위상 쉬프트 물질을 이용하여 자외선을 부분 투과시키는 부분 투과부, 모두 투과시키는 풀(Full) 투과부를 구비한다. 이러한 부분 투과 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께의 제3A 및 제3B 포토레지스트 패턴(210A, 210B)와, 개구부를 갖는 제3 포토레지스트 패턴(210)이 형성된다. 이때, 상대적으로 두꺼운 제3A 포토레지스트 패턴(210A)은 부분 투과 마스크의 차단부와 중첩된 차단 영역(P1)에, 상기 제3A 포토레지스트 패턴(210A) 보다 얇은 제3B 포토레지스트 패턴(210B)은 부분 투 과부와 중첩된 부분 노광 영역(P2), 즉 채널이 형성될 영역에, 개구부는 풀 투과부와 중첩된 풀 노광 영역(P3)에 형성된다.
그리고, 제3 포토레지스트 패턴(210)을 이용한 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110)과 일체화된 드레인 전극(112)을 포함하는 소스/드레인 금속 패턴이 형성된다. 예를 들면, 소스/드레인 금속층이 습식 식각 공정으로 패터닝됨으로써, 소스/드레인 금속 패턴은 제3 포토레지스트 패턴(210) 보다 과식각된 구조를 갖게 된다. 이러한 소스/드레인 금속 패턴 중 드레인 전극(112)은 공통 전극(122)의 수평부(122A) 내로 연장된 화소 전극(118)의 일부와 중첩되어 접속된다. 데이터 라인(104)은 제3 컨택홀(138) 내에 형성된 데이터 패드(134)와 중첩되어 접속된다.
도 10b를 참조하면, 제3 포토레지스트 패턴(210)을 통해 노출된 반도체층(115)이 식각됨으로써, 반도체층(115)은 제3 포토레지스트 패턴(210)과 중첩된 부분에만 존재하게 된다. 예를 들면, 제3 포토레지스트 패턴(210)을 마스크로 이용하여 직진성을 갖는 건식 식각 공정으로 노출된 반도체층(115)이 식각된다. 이에 따라, 반도체층(115)은 소스/드레인 금속 패턴 형성시 이용된 제3 포토레지스트 패턴(210)과의 중첩부에만 존재함으로써 소스/드레인 금속 패턴과 중첩되고, 반도체층(115)의 에지부가 소스/드레인 금속 패턴의 에지부 보다 돌출된 구조를 갖게된다. 이 결과, 소스/드레인 금속 패턴과 반도체층(115)은 계단 형태로 단차를 갖게 된다.
도 10c를 참조하면, 산소(O2) 플라즈마를 이용한 애싱 공정으로 제3A 포토레지스트 패턴(210A)은 두께가 얇아지게 되고, 도 10b에 도시된 제3B 포토레지스트 패턴(210B)은 제거된다. 이러한 애싱 공정은 상기 노출된 반도체층(115)을 식각하는 건식 공정과 통합되어 동일한 챔버내에서 수행되기도 한다. 그리고, 애싱된 제3A 포토레지스트 패턴(210A)을 이용한 식각 공정으로 노출된 소스/드레인 금속 패턴 및 오믹 접촉층(116)이 제거된다. 이에 따라, 소스 전극(110) 및 드레인 전극(112)이 분리되고, 그 사이로 활성층(114)이 노출된 채널을 갖는 박막 트랜지스터(106)가 완성된다.
또한, 산소(O2) 플라즈마를 이용한 표면 처리 공정으로 노출된 활성층(114)의 표면이 SiO2로 산화되게 한다. 이에 따라, 박막 트랜지스터(106)의 채널을 형성하는 활성층(114)은 SiO2로 산화된 표면층(124)에 의해 보호될 수 있게 된다.
도 10d를 참조하면, 도 10c에 도시된 제3A 포토레지스트 패턴(210A)은 스트립 공정으로 제거된다.
이와 같이, 본 발명의 실시 예에 따른 수평 전계 박막 트랜지스터 기판의 제조 방법은 3마스크 공정으로 공정수를 감소시킬 수 있게 된다.
도 11은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 12는 도 11에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ, Ⅳ-Ⅳ' 선을 따라 절단하여 도시한 단면도이다.
도 11 및 도 12에 도시된 박막 트랜지스터 기판은 도 2 및 도 3a에 도시된 박막 트랜지스터 기판과 대비하여 데이터 패드(234)가 게이트 패드(126)와 동일한 수직 구조로 형성되고, 데이터 패드(234)로부터 신장된 데이터 링크(250)와 데이터라인(104)과 접속시키는 컨택 전극(252)을 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 11 및 도 12에 도시된 데이터 패드(234)는 게이트 패드(126)와 같이 기판(142) 상에 형성된 데이터 패드 하부 전극(236)과, 게이트 절연막(144)을 관통하여 데이터 패드 하부 전극(236)을 노출시키는 제3 컨택홀(238) 내에 형성되어 데이터 패드 하부 전극(236)과 접속된 데이터 패드 상부 전극(240)을 구비한다.
이러한 데이터 패드(234)의 하부 전극(236)으로부터 신장된 데이터 링크(250)는 데이터 라인(104)과 중첩되도록 신장되고, 게이트 절연막(144)을 관통하는 제4 컨택홀(254)을 통해 노출된다. 이러한 데이터 링크(250)는 제4 컨택홀(254) 내에 형성된 컨택 전극(252)을 통해 데이터 라인(104)과 접속된다.
여기서, 데이터 패드 하부 전극(236) 및 데이터 링크(250)는 게이트 패드 하부 전극(128)과 함께 제1 마스크 공정으로 형성된다. 제3 및 제4 컨택홀(238, 254)은 제1 컨택홀(130)과 함께 제2 마스크 공정으로 형성되고, 그 공정에서 데이터 패드 상부 전극(240) 및 컨택 전극(252)은 게이트 패드 상부 전극(132)과 함께 제3 및 제4 컨택홀(238, 254) 내에 각각 형성된다. 이 경우, 데이터 패드 상부 전극(240) 및 컨택 전극(252)은 제3 및 제4 컨택홀(238, 254) 각각을 감싸는 게이트 절연막(144)의 에지부와 경계를 이루게 된다.
또한, 데이터 라인(104)이 실링재에 의해 밀봉되는 영역 내에 위치하여 그 위에 도포되는 배향막 또는, 밀봉 영역에 채워진 액정에 의해 보호된다. 이를 위하여, 데이터 라인(104)과 데이터 링크(250)를 접속시키는 컨택 전극(252)은 밀봉 영역 내에 위치하게 된다.
도 13은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 13 및 도 14에 도시된 박막 트랜지스터 기판은 도 11 및 도 12에 도시된 박막 트랜지스터 기판과 대비하여 데이터 링크(250)를 따라 연장된 제3 컨택홀(238) 내에 데이터 패드 상부 전극(240)과 컨택 전극(252)이 일체화되어 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 13 및 도 14에 도시된 데이터 패드(234)의 제3 컨택홀(238)은 데이터 라인(104)과 중첩되도록 데이터 링크(250)를 따라 연장된다. 이에 따라, 제3 컨택홀(238) 내에 데이터 패드 상부 전극(240) 및 컨택 전극(252)이 일체화된 구조로 형성되어 데이터 라인(104)과 접속된다. 이러한 데이터 패드 상부 전극(240) 및 컨택 전극(252)은 제3 컨택홀(238)을 감싸는 게이트 절연막(144)의 에지부와 경계를 이루게 된다.
도 15는 본 발명의 제4 실시 예에 따른 박막 트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 16은 도 15에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ- Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 15 및 도 16에 도시된 박막 트랜지스터 기판은 도 13 및 도 14에 도시된 박막 트랜지스터 기판과 대비하여 게이트 패드(126) 및 데이터 패드(234)가 위치하는 패드 영역을 제외한 나머지 어레이 영역에 형성된 보호막(150)을 추가로 구비하는 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 15 및 도 16에 도시된 보호막(150)은 소스/드레인 금속 패턴이 형성된 기판(142) 상에 게이트 패드(126) 및 데이터 패드(234)가 형성된 패드 영역에서 오픈되도록 형성된다. 보호막(150)으로는 게이트 절연막(144)과 같이 무기 절연 물질이 이용된다. 또한, 보호막(150)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등고 같은 유기 절연 물질 이용된다.
이러한 보호막(150)은 제4 마스크 공정으로 형성되거나, 최상부층으로 형성되어질 배향막과 같이 러버 스탬프 프린팅(Robber Stamp Printing) 방식으로 인쇄하여 형성된다. 또한, 보호막(150)은 기판(142) 상에 전면 형성된 다음, 배향막을 마스크로 한 식각 공정으로, 또는 칼라 필터 기판과의 합착한 후 칼라 필터 기판을 마스크로 한 식각 공정으로 패드 영역에서 오픈된다.
첫째, 제4 마스크 공정을 이용하는 경우 보호막(150)은 소스/드레인 금속 패턴이 형성된 기판(142) 상에 전면 형성된다. 이때, 보호막(150)은 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법을 통해 형성된다. 그리고, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(150) 을 패터닝함으로써 패드 영역에서 오픈된다.
둘째, 보호막(150)은 그 위에 형성되어질 배향막의 형성 방법인 러버 스탬프 프린팅 방식으로 패드 영역을 제외한 나머지 어레이 영역에만 인쇄됨으로써 패드 영역에서 오픈된다. 다시 말하여, 보호막(150)은 고무 마스크를 소스/드레인 금속 패턴이 형성된 기판(142) 상에 정렬한 다음, 러버 스탬프 프린팅 방식으로 절연 물질을 패드 영역을 제외한 어레이 영역에만 인쇄함으로써 형성된다.
세째, 보호막(150)은 그 위에 형성된 배향막을 마스크로 한 식각 공정으로 패드 영역에서 오픈된다. 구체적으로, 도 17a에 도시된 바와 같이 보호막(150)은 기판(142) 상에 전면 형성되고, 그 보호막(150) 위에 배향막(152)이 러버 스탬프 프린팅 방식으로 형성된다. 이어서, 도 17b와 같이 배향막(152)을 마스크로 이용한 식각 공정으로 보호막(150)은 패드 영역에서 오픈된다.
네째, 보호막(150)은 칼라 필터 기판을 마스크로 한 식각 공정으로 패드 영역에서 오프된다. 구체적으로, 도 18a에 도시된 바와 같이 보호막(150)과, 그 위에 하부 배향막(312)이 형성된 박막 트랜지스터 기판이 실링재(320)를 통해 상부 배향막(310)이 형성된 칼라 필터 기판(300)과 합착된다. 이어서, 도 18b와 같이 칼라 필터 기판(300)을 마스크로 이용한 식각 공정으로 보호막(150)은 패드 영역에서 오픈된다. 이때, 보호막(150)은 플라즈마를 이용한 건식 식각 공정으로 패드 영역에서 오프되거나, 식각액이 채워진 식각조에 박막 트랜지스터 기판 및 칼라 필터 기판(300)이 합착된 액정 패널을 담구는 딥핑(Dipping) 방식에 의해 패드 영역에서 오픈된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 박막 트랜지스터 기판 및 그 제조 방법은 제1 부분 투과 마스크를 이용하여 단일층 구조의 공통 전극을 복층 구조의 다른 제1 마스크 패턴군과 함께 형성한다.
그리고, 본 발명에 따른 수평 전계 박막 트랜지스터 기판 및 그 제조 방법은 제2 부분 투과 마스크를 이용한 하나의 마스크 공정으로 반도체층 및 게이트 절연막을 동시에 패터닝하여 깊이가 서로 다른 다수의 홀을 형성하고, 그 마스크 공정에서 이용된 포토레지스트 패턴의 리프트 오프 공정으로 다수의 홀 내에 투명 도전패턴을 형성하게 된다.
그리고, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법은 제3 부분투과 마스크를 이용하여 게이트 절연막과 동일하게 패터닝된 반도체층을 소스/드레인 금속 패턴 형성시 다시 패터닝하여 노출 부분이 제거되게 하고, 소스 전극 및 드레인 전극 사이의 활성층을 노출시켜 박막 트랜지스터의 채널을 형성하게 된다. 이에 따라, 반도체층은 박막 트랜지스터의 채널과, 소스/드레인 패턴과 게이트 절연막과의 중첩부에만 존재하게 된다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법은 패드 영역이 오픈된 보호막을 프린팅 방법, 제4 마스크 공정, 배향막을 마스크로 한 식각 공정, 칼라 필터 기판을 마스크로 한 식각 공정 등을 통해 추가로 형성하게 된다.
이에 따라, 본 발명의 박막 트랜지스터 기판의 제조 방법은 3마스크 공정 또 는 4마스크 공정으로 공정을 단순화함으로써 재료비 및 설비 투자비 등을 절감함과 아울러 수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (46)

  1. 기판 상에 형성된 게이트 라인과;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 채널을 형성하는 반도체층을 포함하는 박막 트랜지스터와;
    상기 게이트 라인과 나란하게 상기 기판 상에 형성된 공통 라인과;
    상기 공통 라인으로부터 상기 화소 영역으로 연장되어 형성된 공통 전극과;
    상기 화소 영역의 게이트 절연막 위에 형성된 화소 전극용 투명 도전막과;
    상기 기판이 노출되도록 상기 게이트 절연막을 관통하는 제 1 컨택홀 내에서, 상기 게이트 절연막과 경계를 이루도록 형성되는 게이트 패드를 구비하고;
    상기 드레인 전극은 상기 화소 전극용 투명 도전막 위로 중첩되어 접속되며,
    상기 반도체층은 상기 화소 전극용 투명 도전막과의 중첩부에서 제거된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 라인 및 공통 라인은 투명 도전층을 포함하는 적어도 이중 도전층이 적층된 구조로 형성되고, 상기 공통 전극은 상기 공통 라인의 투명 도전층이 연장되어 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 화소 전극은 상기 공통 라인과 중첩된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 드레인 전극이 상기 공통 전극의 일부와 상기 게이트 절연막을 사이에 두고 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 화소 전극은 상기 드레인 전극 및 공통 전극의 중첩부 내에서 상기 드레인 전극과 접속된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 게이트 라인과 접속된 게이트 패드, 상기 공통 라인과 접속된 공통패드, 상기 데이터 라인과 접속되는 데이터 패드를 추가로 구비하고;
    상기 게이트 패드는
    상기 기판 상에 형성된 게이트 패드 하부 전극과;
    상기 게이트 절연막을 관통하여 상기 게이트 패드 하부 전극을 노출시키는 상기 제 1 컨택홀 내에 형성되어 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극을 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 게이트 패드 하부 전극은 상기 게이트 라인과 접속된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  10. 제 8 항에 있어서,
    상기 데이터 패드는 상기 게이트 절연막을 관통하는 제 2 컨택홀 내에서 상기 게이트 절연막과 경계를 이루도록 형성되고, 상기 기판 상에 형성된 데이터 패드 하부 전극과, 상기 제 2 컨택홀 내에서 상기 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하며,
    상기 데이터 패드 하부 전극으로부터 상기 데이터 라인과 중첩되도록 신장된 데이터 링크와;
    상기 제 2 컨택홀 내에서 상기 데이터 링크 및 데이터 라인을 접속시키는 컨택 전극을 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 데이터 라인과 상기 컨택 전극이 접촉되는 컨택부는 합착시 실링재에 의해 밀봉되어질 영역 내에 위치하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  12. 삭제
  13. 제 10 항 및 제 11 항 중 어느 한 항에 있어서,
    상기 데이터 라인과 상기 컨택 전극이 접촉되는 컨택부는 합착시 실링재에 의해 밀봉되어질 영역 내에 위치하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 박막 트랜지스터의 채널은 플라즈마 표면 처리에 의해 산화된 표면층을 추가로 구비하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  18. 제 1 항에 있어서,
    상기 반도체층은 상기 소스전극 및 드레인 전극과 계단 형태로 단차를 갖는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 소스 전극 및 드레인 전극이 형성된 기판 상에 형성되고 상기 게이트패드, 상기 공통 패드, 및 상기 데이터 패드가 형성된 패드 영역에서 오픈된 보호막을 추가로 구비하는 것을 특징으로 하는 수평 전계박막 트랜지스터 기판.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 보호막 위에 형성된 배향막을 추가로 구비하며,
    상기 보호막은 상기 배향막과 동일한 패턴으로 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판.
  21. 삭제
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 기재된 수평 전계 박막 트랜지스터 기판과;
    상기 소스 전극 및 드레인 전극이 형성된 기판 상에 형성된 보호막과;
    실링재를 통해 상기 보호막이 형성된 박막 트랜지스터 기판과 합착된 칼라 필터 기판을 구비하고;
    상기 보호막은 상기 칼라 필터 기판과 동일한 패턴으로 형성되어 상기 게이트 패드, 상기 공통 패드, 및 상기 데이터 패드가 형성된 패드 영역에서 오픈된 것을 특징으로 하는 액정 패널.
  23. 기판 상에 게이트 라인, 상기 게이트 라인과 접속된 게이트 전극, 상기 게이트 라인과 나란한 공통 라인과, 상기 공통 라인과 접속된 공통 전극을 포함하는 제1 마스크 패턴군을 형성하는 제1 마스크 공정과;
    상기 제1 마스크 패턴군을 덮는 게이트 절연막 및 반도체층을 형성한 다음, 화소 영역에 상기 반도체층을 관통하는 화소홀을 형성하고, 그 화소홀 내에 화소 전극을 형성하는 제2 마스크 공정과;
    상기 기판 상에 상기 게이트 라인과 교차하여 상기 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 상기 화소 전극과 접속된 드레인 전극을 포함하는 소스/드레인 금속 패턴과, 상기 반도체 패턴의 활성층을 노출시켜 상기 소스 전극 및 드레인 전극 사이의 채널을 형성하는 제3 마스크 공정을 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서,
    상기 게이트 라인, 게이트 전극, 공통 라인은 투명 도전층을 포함하는 적어도 이중 도전층이 적층된 구조로 형성되고, 상기 공통 전극은 상기 공통 라인의 투명 도전층이 연장되어 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  25. 삭제
  26. 제 23 항에 있어서,
    상기 제1 마스크 공정은
    상기 기판 상에 적어도 이중 도전층을 형성하는 단계와;
    부분 투과 마스크를 이용한 포토리소그래피 공정으로 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 적어도 이중 도전층 구조의 공통 전극을 포함하는 상기 제1 마스크 패턴군을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 공통 전극을 그의 투명 도전층이 남도록 식각하는 단계를 포함하는 것을 특징으로 하는 수평 전계 수평전계 박막 트랜지스터 기판의 제조 방법.
  27. 삭제
  28. 제 23 항에 있어서,
    상기 제3 마스크 공정은
    상기 기판 상에 데이터 라인과, 상기 소스 전극과 일체화된 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;
    상기 소스/드레인 금속 패턴을 통해 노출된 반도체층을 식각하는 단계와;
    상기 소스 전극과 드레인 전극을 분리하고 그 사이로 상기 활성층을 노출시켜 상기 채널을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  29. 제 23 항에 있어서,
    상기 제3 마스크 공정은
    상기 기판 상에 소스/드레인 금속층과, 그 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 상기 소스/드레인 금속층을 패터닝하여 상기 데이터 라인과, 상기 소스 전극과 일체화된 드레인 전극을 포함하는 소스/드레인 금속 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 통해 노출된 반도체층을 식각하는 단계와; 상기 포토레지스트 패턴을 통해 상기 소스 전극과 드레인 전극을 분리하고 그 사이로 상기 활성층을 노출시켜 상기 채널을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  30. 제 23 항에 있어서,
    상기 제3 마스크 공정은
    상기 드레인 전극이 상기 게이트 절연막 및 반도체층을 사이에 두고 상기 공통 전극의 일부와 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  31. 제 23 항에 있어서,
    상기 제1 마스크 공정은 상기 게이트 라인에 접속된 게이트 패드 하부전극과 상기 공통 라인에 접속된 공통 패드 하부 전극을 형성하는 단계를;
    상기 제2 마스크 공정은 상기 게이트 패드 하부 전극과 상기 공통 패드 하부전극을 노출시키는 컨택홀들을 형성하는 단계와;
    상기 컨택홀들 내에 상기 게이트 패드 하부 전극과 접속된 게이트 패드 상부 전극과, 상기 공통 패드 하부전극과 접속된 공통 패드 상부전극을 형성하는 단계를 추가로 포함하며,
    상기 게이트 패드 하부 전극과 상기 게이트 패드 상부 전극은 게이트 패드를 구성하고, 상기 공통패드 하부전극과 상기 공통패드 상부전극은 공통패드를 구성하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  32. 제 23 항에 있어서,
    상기 제1 마스크 공정은 상기 기판 상에 상기 데이터 라인과 접속되어질 데이터 링크 및 데이터 패드 하부 전극을 형성하는 단계를;
    상기 제2 마스크 공정은 상기 데이터 패드 하부 전극과 상기 데이터 링크를 각각 노출시키는 제1 및 제2 컨택홀을 형성하는 단계와;
    상기 제 1 컨택홀 내에서 상기 패드 하부 전극과 접속된 패드 상부 전극과, 상기 제 2 컨택홀 내에서 상기 데이터 링크와 접속되고 상기 데이터 라인과 접속되어질 컨택 전극을 형성하는 단계를 추가로 포함하며,
    상기 데이터 패드 하부 전극과 상기 데이터 패드 상부 전극은 데이터 패드를 구성하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  33. 삭제
  34. 삭제
  35. 삭제
  36. 제 23 항에 있어서,
    상기 제2 마스크 공정은 상기 반도체층 및 게이트 절연막을 관통하고 상기 데이터 라인과 중첩되어질 컨택홀을 형성하는 단계와;
    상기 컨택홀 내에 상기 데이터 라인과 접속되어질 데이터 패드를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제 36 항에 있어서,
    상기 패드는 상기 컨택홀을 감싸는 게이트 절연막과 경계를 이루며 형성된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  38. 삭제
  39. 제 23 항에 있어서,
    상기 제3 마스크 공정은
    상기 박막 트랜지스터의 채널을 플라즈마로 표면 처리하여 표면층을 산화시키는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판 의 제조 방법.
  40. 삭제
  41. 제 31, 32, 36 항 중 어느 한 항에 있어서,
    상기 제2 마스크 공정은
    상기 반도체층 위에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 이용하여 상기 화소홀 및 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 덮는 투명 도전막과 상기 화소홀 및 컨택홀 내에 해당 투명 도전 패턴을 형성하는 단계와;
    상기 투명 도전막이 도포된 포토레지스트 패턴을 리프트-오프시키는 단계를 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  42. 제 41 항에 있어서,
    상기 포토레지스트 패턴 보다 상기 화소홀 및 컨택홀의 에지부가 안쪽에 위치하도록 상기 반도체층 및 게이트 절연막을 과식각된 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  43. 청구항 43은(는) 설정등록료 납부시 포기되었습니다.
    제 41 항에 있어서,
    상기 소스/드레인 금속 패턴이 형성된 기판 상에 형성되고 상기 패드가 형성된 패드 영역에서 오픈된 보호막을 형성하는 제4 마스크 공정을 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  44. 청구항 44은(는) 설정등록료 납부시 포기되었습니다.
    제 41 항에 있어서,
    상기 소스/드레인 금속 패턴이 형성된 기판 상에 상기 패드가 형성된 패드 영역에서 오프되도록 보호막을 인쇄하는 단계를 추가로 포함하는 것을 특징으로 하는 는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  45. 청구항 45은(는) 설정등록료 납부시 포기되었습니다.
    제 41 항에 있어서,
    상기 소스/드레인 금속 패턴이 형성된 기판 상에 보호막을 전면 형성하는 단계와;
    상기 보호막 위에 배향막을 형성하는 단계와;
    상기 배향막을 마스크로 이용한 식각 공정으로 상기 패드가 형성된 패드 영역에서 상기 보호막이 오픈되게 하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 박막 트랜지스터 기판의 제조 방법.
  46. 청구항 46은(는) 설정등록료 납부시 포기되었습니다.
    제 41 항에 기재된 수평 전계 박막 트랜지스터 기판을 형성하는 단계와;
    상기 박막 트랜지스터 기판 상에 보호막을 전면 형성하는 단계와;
    실링재를 통해 상기 보호막이 형성된 박막 트랜지스터 기판과 칼라 필터 기판을 합착하는 단계와;
    상기 칼라 필터 기판을 마스크로 이용한 식각 공정으로 상기 게이트 패드, 상기 공통 패드, 및 상기 데이터 패드가 형성된 패드 영역에서 상기 보호막이 오픈되게 하는 단계를 포함하는 것을 특징으로 하는 액정 패널의 제조 방법.
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