KR101002347B1 - 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 공정을 단순화하면서도 개구율을 증가시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 제조 방법은 제1 마스크를 이용하여 기판 상에 투명한 제1 도전층 및 불투명한 제2 도전층이 적층된 이중 구조의 게이트 패턴과, 그 이중 구조의 공통 라인 및 상기 제1 도전층으로 이루어진 공통 전극을 포함하는 공통 패턴을 형성하는 단계와; 상기 게이트 패턴 및 공통 패턴을 덮는 게이트 절연막을 형성하는 단계와; 제2 마스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와; 제4 마스크를 이용하여 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 단계를 포함한다.

Description

수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF HORIZONTAL ELECTRONIC FIELD APPLYING TYPE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 내지 도 7e는 본 발명의 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9e는 본 발명의 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 12는 본 발명의 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 단면도.
도 13은 본 발명의 또 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도.
도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ'선을 따라 절단하여 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, TFT : 박막 트랜지스터 8 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
13, 21, 27, 33, 39, 108, 128, 136, 144 : 컨택홀
14, 118 : 화소 전극
16, 120 : 공통 라인 18, 122, 222 : 공통 전극
20, Cst1, Cst2 : 스토리지 캐패시터 22 : 스토리지 상부 전극
24, 124 : 게이트 패드 26, 126 : 게이트 패드 하부 전극
28, 130 : 게이트 패드 상부 전극 30, 132 : 데이터 패드
32, 134 : 데이터 패드 하부 전극 34, 138 : 데이터 패드 상부 전극
36, 140 : 공통 패드 38, 142 : 공통 패드 하부 전극
146 : 공통 패드 상부 전극 45, 150 : 기판
46, 152 : 게이트 절연막 48, 114 : 활성층
50, 116 : 오믹접촉층 52, 154 : 보호막
101 : 제1 도전층 103 : 제2 도전층
105 : 비정질 실리콘층 107 : 불순물 도핑된 실리콘층
109 : 소스/드레인 금속층 118A, 118C : 화소 전극 수평부
118B : 화소 전극 핑거부 122A, 222A : 공통 전극 수평부
122B, 222B : 공통 전극 핑거부 160 : 하프 톤 마스크
166, 172 : 석영 기판 162, 174 : 차단부
162 : 부분 투과부 167, 180 : 포토레지스트
168, 182 : 포토레지스터 패턴 168A, 182A : 제1 포토레지스트 패턴
168B, 182B : 제2 포토레지스트 패턴
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판(하판) 및 칼러 필터 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이러한 액정 표시 장치에서 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 종래의 4마스크 공정을 이용한 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(18)과, 공통 전극(18)과 접속된 공통 라인(16)을 구비한다. 그리고, 박막 트랜지스터 기판은 화소 전극 (14)과 공통 전극 라인(16)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(30)와, 공통 라인(16)과 접속된 공통 패드(36)를 추가로 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)과 접속된 게이트 전극(8), 데이터 라인(4)과 접속된 소스 전극(10), 화소 전극(14)과 접속된 드레인 전극(12), 게이트 전극(8)과 게이트 절연막(46)을 사이에 두고 중첩되면서 소스 전극(10) 및 드레인 전극(12) 사이에 채널을 형성하는 활성층(48), 소스 전극(10) 및 드레인 전극(12)과 활성층(48)과의 오믹 접촉을 위한 오믹 컨택층(50)을 구비한다.
그리고, 활성층(48) 및 오믹 컨택층(50)은 데이터 라인(4), 데이터 패드 하부 전극(32), 그리고 스토리지 상부 전극(22)과도 중첩되게 형성된다.
화소 전극(14)은 보호막(52)을 관통하는 제1 컨택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역에 형성된다. 이러한 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 제1 수평부(14A)와, 공통 라인(16)과 중첩되게 형성된 제2 수평부(14B)와, 제1 및 제2 수평부(14A, 14B) 사이에 나란하게 형성된 핑거부(14C)를 구비한다.
공통 전극(18)은 공통 라인(16)과 접속되어 화소 영역에 형성된다. 이러한 공통 전극(18)은 화소 영역(5)에서 화소 전극(14)의 핑거부(14C)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)과 공통 라인(16)을 통해 기준 전압(이하, 공통 전압)이 공급된 공통 전극(18) 사이에는 수평 전계가 형성된다. 특히, 화소 전극(14)의 핑거부(14C)와 공통 전극(18) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(20)는 공통 라인(16)과, 그 공통 라인(16)과 게이트 절연막(46), 활성층(48), 오믹 컨택층(50)을 사이에 두고 중첩되고 보호막(50)에 형성된 제2 컨택홀(21)을 통해 화소 전극(14)과 접속된 스토리지 상부 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드(24)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(24)는 게이트 라인(2)으로부터 연장된 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 컨택홀(27)을 통해 게이트 패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다.
데이터 라인(4)은 데이터 패드(30)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(30)는 데이터 라인(4)으로부터 연장된 데이터 패드 하부 전극(32)과, 보호막(52)을 관통하는 제4 컨택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다.
공통 라인(16)은 공통 패드(36)를 통해 외부의 공통 전압원(미도시)으로부터 공통 전압을 공급받게 된다. 공통 패드(36)는 공통 라인(16)으로부터 연장된 공통 패드 하부 전극(38)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제5 컨택홀(39)을 통해 공통 패드 하부 전극(38)과 접속된 공통 패드 상부 전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 게이트 금속 패턴이 형성된다.
상세히 하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 전극(18), 공통 패드 하부 전극(38)을 포함하는 게이트 금속 패턴이 형성된다. 게이트 금속층으로는 Al, Mo, Cr계 등의 금속이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 금속 패턴이 형성된 하부 기판(45) 상에 게이트 절연막(46)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 컨택층(50)을 포함하는 반도체 패턴과; 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드 하부 전극(32), 스토리지 상부 전극(22)을 포함하는 소스/드레인 금속 패턴이 형성된다.
상세히 하면, 게이트 금속 패턴이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(46)의 재료로는 SiOx, SiNx 등의 무기 절연 물질이 이용된다. 소스/드레인 금속층으로는 Al, Mo, Cr계 등의 금속이 단일층 또는 이중층 구조로 이용된다. 그 다음, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴을 형성하게 된다. 단차를 갖는 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 상부 전극(22)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그리고, 동일한 포토레지스트 패턴을 이용한 건식 식각 공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 컨택층(50)과 활성층(48)이 형성된다. 이어서, 포토레지스트 패턴을 애싱하고 노출된 소스/드레인 금속 패턴을 오믹 컨택층(50)과 함께 식각함으로써 소스 전극(10) 및 드레인 전극(12)이 분리된다.
그 다음, 스트립 공정으로 소스/드레인 금속 패턴 위에 남아 있던 포토레지 스트 패턴이 제거된다.
도 3c를 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀들(13, 21, 27, 33, 39)을 포함하는 보호막(52)이 형성된다.
상세히 하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 이어서, 보호막(52)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 컨택홀들(13, 21, 27, 33, 39)이 형성된다. 제1 컨택홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을, 제2 컨택홀(21)은 보호막(52)을 관통하여 스토리지 상부 전극(22)을 노출시킨다. 제3 컨택홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을, 제4 컨택홀(33)은 보호막(52)을 관통하여 데이터 패드 하부 전극(32)을, 제5 컨택홀(39)은 보호막(52) 및 게이트 절연막(46)을 관통하여 공통 패드 하부 전극(38)을 노출시킨다.
여기서, 보호막(52)의 재료로는 게이트 절연막(46)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 투명 도전 패턴이 형성된다.
상세히 하면, 보호막(52) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(14), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34), 공통 패드 상부 전극(40)을 포함하는 투명 도전 패턴이 형성된다. 화소 전극(14)은 제1 컨택홀(13)을 통해 노출된 드레인 전극(12)과 접속되고, 제2 컨택홀(21)을 통해 노출된 스토리지 상부 전극(22)과 접속된다. 게이트 패드 상부 전극(28)은 제3 컨택홀(37)을 통해 노출된 게이트 패드 하부 전극(26)과 접속된다. 데이터 패드 상부 전극(34)은 제4 컨택홀(33)을 통해 노출된 데이터 하부 전극(32)과 접속된다. 공통 패드 상부 전극(40)은 제5 컨택홀(39)을 통해 노출된 공통 패드 하부 전극(38)과 접속된다.
여기서, 투명 도전막의 재료로는 ITO(Indium Tin Oxide) 등이 이용된다.
이와 같이, 종래의 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 4마스크 공정으로 공정수를 줄임으로써 그에 비례하는 제조 단가를 절감할 수 있게 된다.
그러나, 화소 영역에 형성된 공통 전극(18)이 불투명한 게이트 금속으로 형성됨에 따라 개구율이 낮은 문제점이 있다.
또한, 개구율 문제로 인하여 불투명한 금속으로 이루어진 공통 라인(16)과 스토리지 상부 전극(22)과의 중첩 면적을 증가시키는데 한계가 있으므로 스토리지 캐패시터(20) 용량이 작은 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화하면서도 개구율을 증가시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 개구율 감소 없이 스토리지 캐패시터의 용량을 증가시킬 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 이중 구조의 게이트 라인과; 상기 게이트 라인과 절연되면서 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인과 나란하며 상기 이중 구조로 형성된 공통 라인과; 상기 화소 영역에 상기 공통 라인의 제1 도전층이 연장되어 형성된 공통 전극과; 상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하기 위하여 형성된 화소 전극을 구비한다.
그리고, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법은 제1 마스크를 이용하여 기판 상에 투명한 제1 도전층 및 불투명한 제2 도전층이 적층된 이중 구조의 게이트 패턴과, 그 이중 구조의 공통 라인 및 상기 제1 도전층으로 이루어진 공통 전극을 포함하는 공통 패턴을 형성하는 단계와; 상기 게이트 패턴 및 공통 패턴을 덮는 게이트 절연막을 형성하는 단계와; 제2 마 스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와; 제4 마스크를 이용하여 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 12를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(150) 위에 게이트 절연막(152)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그 게이트 라인(102) 및 데이터 라인(104)과 화소 전극(118)에 접속된 박막 트랜지스터(TFT), 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(118) 및 공통 전극(122), 공통 전극(122)과 접속된 공통 라인(120)을 구비한다. 그리고, 박막 트랜지스터 기판은 공통 전극(122)과 화소 전극(118)의 중첩부 및 공통 라인(120)과 화소 전극(118)의 중첩부에 각각 형성된 제1 및 제2 스토리지 캐패시터(Cst1, Cst2), 게이트 라인(102)과 접속된 게이트 패드(124), 데이터 라인(104)과 접속된 데이터 패드(132), 공통 라인(120)과 접속된 공통 패드(140)를 더 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(152)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 여기서, 게이트 라인(102)은 투명한 도전층으로 이루어진 제1 도전층(101), 불투명한 금속으로 이루어진 제2 도전층(103)이 적층된 이중 구조로 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)에 포함된 게이트 전극, 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(152)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 컨택층(116)을 구비한다.
그리고, 활성층(114) 및 오믹 컨택층(116)을 포함하는 반도체 패턴(115)은 데이터 라인(104) 및 데이터 패드 하부 전극(134)과도 중첩되도록 형성된다.
공통 라인(120) 및 공통 전극(122)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 화소에 공급한다.
이를 위하여, 공통 라인(120)은 표시 영역에서 게이트 라인(102)과 나란하게 형성된 내부 공통 라인(120A), 비표시 영역에서 내부 공통 라인(120A)과 공통 접속된 외부 공통 라인(120B)을 구비한다. 이러한 공통 라인(120)은 상기 게이트 라인(102)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된다.
공통 전극(122)은 각 화소 영역에서 내부 공통 라인(120A)과 접속된다. 구체적으로, 공통 전극(122)은 내부 공통 라인(120A)의 제1 도전층(101)으로부터 화소 영역으로 신장된 핑거부(122B), 핑거부(122B)와 접속된 수평부(122A)를 구비한다. 이러한 공통 전극(122)은 공통 라인(120)의 제1 도전층(101)과 같은 투명 도전층으로 형성된다.
화소 전극(118)은 박막 트랜지스터(TFT)의 드레인 전극(112)과 접속되며, 각 화소 영역에서 공통 전극(118)과 수평 전계를 형성하도록 형성된다. 구체적으로, 화소 전극(118)은 게이트 라인(102)과 나란하게 형성되어 제1 컨택홀(108)을 통해 노출된 드레인 전극(112)과 접속된 제1 수평부(118A), 내부 공통 라인(120A)과 중첩되게 형성된 제2 수평부(118C), 제1 및 제2 수평부(118A, 118C) 사이에 접속되어 공통 전극(122)의 핑거부(122B)와 나란하도록 형성된 핑커부(118B)를 구비한다. 이러한 화소 전극(118)에 박막 트랜지스터(TFT)를 통해 비디오 신호가 공급되면, 화소 전극(118)의 핑거부(118B)와 공통 라인(120)을 통해 공통 전압이 공급된 공통 전극(122)의 핑거부(122B) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터는 화소 전극(118)의 제1 수평부(118A)가 보호막(154) 및 게이트 절연막(152)을 사이에 두고 공통 전극(122)의 수평부(122A)와 중첩되어 형성된 제1 스토리지 캐패시터(Cst1)와, 화소 전극(118)의 제2 수평부(118C)가 보호막(154) 및 게이트 절연막(152)을 사이에 두고 내부 공통 라인(120A)과 중첩되어 형성된 제2 스토리지 캐패시터(Cst2)를 구비한다. 여기서, 공통 라인(120)의 제1 도전층(101)에서 화소 전극(118)과 중첩되어질 일부분의 선폭을 상대적으로 크게 하여 화소 전극(118)과의 중첩 면적을 증가시킴으로써 개구율 감소 없이 제2 스토리지 캐패시터(Cst2)의 용량을 증가시킬 수 있게 된다. 나아가, 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)는 화소 전극(118)과 공통 전극(122), 또는 공통 라인(120)을 공유하여 병렬 접속되므로 스토리지 캐패시터의 용량을 더욱 증가시킬 수 있게 된다. 여기서, 스토리지 캐패시터로 제1 및 제2 스토리지 캐패시터(Cst1, Cst2) 중 어느 하나만을 구비하는 것도 가능하다.
이러한 이러한 스토리지 캐패시터는 화소 전극(118)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 보다 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(126), 게이트 절연막(152) 및 보호막(154)을 관통하는 제2 컨택홀(128)을 통해 노출된 게이트 패드 하부 전극(126)과 접속된 게이트 패드 상부 전극(130)을 구 비한다. 여기서, 게이트 패드 하부 전극(126)은 게이트 라인(102)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조를 갖는다.
데이터 라인(104)은 데이터 패드(132)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(132)는 데이터 라인(104)으로부터 그 아래의 반도체 패턴(115)과 함께 연장된 데이터 패드 하부 전극(134), 보호막(154)을 관통하는 제3 컨택홀(136)을 통해 노출된 데이터 패드 하부 전극(134)과 접속된 데이터 패드 상부 전극(138)을 구비한다.
공통 라인(120)은 공통 패드(140)를 통해 공통 전압원(미도시)으로부터의 기준 전압을 공급받게 된다. 공통 패드(140)는 외부 공통 라인(120B)으로부터 연장된 공통 패드 하부 전극(142), 게이트 절연막(152) 및 보호막(154)을 관통하는 제4 컨택홀(144)을 통해 노출된 공통 패드 하부 전극(142)과 접속된 공통 패드 상부 전극(146)을 구비한다. 여기서, 공통 패드 하부 전극(142)은 공통 라인(120)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조를 갖는다.
이와 같이, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판에서는 공통 전극(122)이 투명 도전층인 제1 도전층(101)으로 형성되므로 그로 인한 개구율 저하를 방지할 수 있게 된다. 또한, 공통 라인(120)은 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성되어 라인 저항을 줄일 수 있게 된다. 그리고, 스토리지 캐패시터는 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)가 병렬로 접속되어 구성되므로 개구율 감소 없이 용량을 증가시킬 수 있게 된다.
이러한 장점을 갖는 본 발명에 따른 박막 트랜지스터 기판은 다음과 같이 4 마스크 공정으로 형성된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를, 도 7a 내지 도 7c는 제1 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102), 게이트 패드 하부 전극(126)을 포함하는 게이트 패턴과; 공통 라인(120), 공통 전극(122), 공통 패드 하부 전극(142)을 포함하는 공통 패턴이 형성된다. 여기서, 게이트 패턴과 공통 라인 및 패드(120, 142)는 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로, 내부 공통 라인(120A)의 일부분 및 공통 전극(122)은 공통 라인(120)의 제1 도전층(101)으로부터 연장된 단일층 구조로 형성된다. 이렇게 이중 구조 및 단일층 구조를 갖는 게이트 및 공통 패턴은 하프 톤(Half Tone) 마스크 또는 회절 노광 마스크를 이용함으로써 하나의 마스크 공정으로 형성된다. 이하에서는 제1 마스크로 하프 톤 마스크를 이용한 경우를 예로 들어 설명하기로 한다.
구체적으로, 도 7a에 도시된 바와 같이 하부 기판(150) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(101, 103)이 적층되고, 그 위에 포토레지스트(167)가 형성된다. 제1 도전층(101)으로는 ITO, TO, IZO 등과 같은 투명 도전 물질이, 제2 도전층(103)으로는 Mo, Ti, Cu, AlNd, Al, Cr, MoW계 등의 금속 물질이 이용된다. 그 다음, 하프 톤 마스크(160)를 이용한 포토리소그래피 공정으로 포토레지스트(167)를 노광 및 현상함으로써 도 7b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(168)이 형성된다.
하프 톤 마스크(260)는 도 7a와 같이 투명한 석영(SiO2; Quartz) 기판(166)과, 그 위에 형성된 부분 투과층(164) 및 차단층(162)을 구비한다. 부분 투과층(164)과 중첩된 차단층(162)은 게이트 패턴이 형성되어질 영역에 위치하여 자외선(UV)을 차단함으로써 현상 후 도 7b와 같이 제1 포토레지스트 패턴(168A)이 남게 한다. 차단층(162)과 비중첩된 부분 투과층(164)은 내부 공통 라인(120A)의 일부분 및 공통 전극(122)이 형성되어질 영역에 위치하여 자외선(UV)을 부분적으로 투과시킴으로써 현상 후 도 7b와 같이 제1 포토레지스트 패턴(168A) 보다 얇은 제2 포토레지스트 패턴(168B)이 남게 한다. 이를 위하여, 차단층(162)은 Cr, CrOx 등과 같은 금속으로, 부분 투과층(164)은 MoSix 등으로 형성된다.
이어서, 단차를 갖는 포토레지스트 패턴(168)을 이용한 식각 공정으로 제1 및 제2 도전층(101, 103)을 패터닝함으로써 도 7c에 도시된 바와 같이 이중층 구조의 게이트 패턴과 공통 라인(120) 및 공통 패드(142)와, 공통 전극(122)이 형성된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(168)을 애싱함으로써 도 7d에 도시된 바와 같이 제1 포토레지스트 패턴(168A)은 두께가 얇아지게 되고, 제2 포토레지스 패턴(168B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(168A)을 이용한 식각 공정으로 내부 공통 라인(120A)의 일부분 및 공통 전극(122) 위의 제2 도전층(103)이 제거된다. 이때, 애싱된 제1 포토레지스트 패턴(168A)을 따라 패터닝된 제2 도전층(103)의 양측부가 한번 더 식각 됨으로써 게이트 패턴과 공통 라인(120) 및 공통 패드(142)의 제1 및 제2 도전층(101, 103)은 계단 형태로 일정한 단차를 갖게 된다. 이에 따라, 제1 및 제2 도전층(101, 103)의 측면부가 높은 급경사를 갖게 될 경우 그 위에서 발생될 수 있는 소스/드레인 금속층의 단선 불량을 방지할 수 있게 된다.
그리고, 스트립 공정으로 게이트 패턴 위에 잔존하던 제1 포토레지스트 패턴(168A)이 도 7e에 도시된 바와 같이 제거됨으로써 이중 구조 및 단일층 구조를 갖는 게이트 및 공통 패턴이 완성된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 9a 내지 도 9e는 제2 마스크 공정을 구체적으로 설명하기 위하 단면도들을 도시한 것이다.
게이트 패턴이 형성된 하부 기판(150) 상에 게이트 절연막(152)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 데이터 패드 하부 전극(134)을 포함하는 소스/드레인 패턴과, 소스/드레인 패턴의 배면을 따라 중첩된 활성층(114) 및 오믹 컨택층(116)을 포함하는 반도체 패턴(115)이 형성된다. 이러한 반도체 패턴(115)과 소스/드레인 패턴은 회절 노광 마스크 또는 하프 톤 마스크를 이용한 하나의 마스크 공정으로 형성된다. 이하에서는 제2 마스크로 회절 노광 마스크를 이용한 경우를 설명하기로 한다.
구체적으로, 도 9a와 같이 게이트 패턴이 형성된 하부 기판(150) 상에 게이트 절연막(152), 비정질 실리콘층(105), 불순물(n+ 또는 p+)이 도핑된 비정질 실리 콘층(107), 소스/드레인 금속층(109)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(152), 비정질 실리콘층(105), 불순물이 도핑된 비정질 실리콘층(107)은 PECVD 방법으로, 소스/드레인 금속층(109)은 스퍼터링 방법으로 형성된다. 게이트 절연막(152)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이, 소스/드레인 금속층(109)으로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다. 그리고, 소스/드레인 금속층(109) 위에 포토레지스트(180)가 도포된 다음, 회절 노광 마스크(170)를 이용한 포토리소그래피 공정으로 포토레지스트(180)를 노광 및 현상함으로써 도 9b에 도시된 바와 같이 단차를 갖는 포토레지스트 패턴(182)이 형성된다.
회절 노광 마스크(170)는 도 9a와 같이 투명한 석영 기판(172)과, 그 위에 Cr 등과 같은 금속층으로 형성된 차단층(174) 및 회절 노광용 슬릿(176)을 구비한다. 차단층(174)은 반도체 패턴 및 소스/드레인 패턴이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 9b와 같이 제1 포토레지스트 패턴(182A)이 남게 한다. 회절 노광용 슬릿(176)은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 자외선을 회절시킴으로써 현상 후 도 9b와 같이 제1 포토레지스트 패턴(182A) 보다 얇은 제2 포토레지스트 패턴(182B)이 남게 한다.
이어서, 단차를 갖는 포토레지스트 패턴(182)을 이용한 식각 공정으로 소스/드레인 금속층(109)이 패터닝됨으로써 도 9c에 도시된 바와 같이 소스/드레인 패턴과, 그 아래의 반도체 패턴(115)이 형성된다. 이 경우, 소스/드레인 패턴 중 소스 전극(110)과 드레인 전극(112)은 일체화된 구조를 갖는다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(182)을 애싱함으로써 도 9d에 도시된 바와 같이 제1 포토레지스트 패턴(182A)은 얇아지게 되고, 제2 포토레지스트 패턴(182B)은 제거된다. 그리고, 애싱된 제1 포토레지스트 패턴(182A)을 이용한 식각 공정으로 제2 포토레지스트 패턴(182B)의 제거로 노출된 소스/드레인 패턴과, 그 아래의 오믹 컨택층(116)이 제거됨으로써 소스 전극(110)과 드레인 전극(112)은 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(110)과 드레인 전극(112) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 이때, 애싱된 제1 포토레지스트 패턴(182A)을 따라 소스/드레인 패턴의 양측부가 한번 더 식각됨으로써 소스/드레인 패턴과 반도체 패턴(115)은 계단 형태로 일정한 단차를 갖게 된다.
그리고, 스트립 공정으로 소스/드레인 패턴 위에 잔존하던 제1 포토레지스트 패턴(182A)이 도 9e와 같이 제거됨으로써 반도체 패턴(115) 및 소스/드레인 패턴이 완성된다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
제3 마스크 공정으로 소스/드레인 패턴이 형성된 게이트 절연막(152) 상에 제1 내지 제4 컨택홀(108, 128, 136, 144)을 갖는 보호막(154)이 형성된다.
구체적으로, 소스/드레인 패턴이 형성된 게이트 절연막(152) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 보호막 (154)이 형성된다. 보호막(154)으로는 게이트 절연막(152)과 같은 무기 절연 물질, 또는 유기 절연 물질이 이용된다. 그리고, 보호막(154) 위에 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(154) 및 게이트 절연막(152)이 패터닝됨으로써 제1 내지 제4 컨택홀(108, 128, 136, 144)이 형성된다. 여기서, 제1 및 제3 컨택홀(108, 136) 각각은 보호막(154)을 관통하여 드레인 전극(112)과 데이터 패드 하부 전극(134) 각각을, 제2 및 제4 컨택홀(128, 144) 각각은 보호막(154) 및 게이트 절연막(152)을 관통하여 게이트 패드 하부 전극(126) 및 공통 패드 하부 전극(142) 각각을 노출시킨다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
제4 마스크 공정으로 보호막(154) 상에 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 보호막(154) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 상기 게이트 및 공통 패턴의 제1 도전층(101)과 같이 ITO, TO, IZO 등이 이용된다. 또한, 투명 도전층은 Ti, W 등과 같이 내식성이 강하고 강도가 높은 불투명한 금속으로도 대체될 수 있다. 그 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전층이 패터닝됨으로써 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146)을 포함하는 투명 도전 패턴이 형성된다. 이에 따라, 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146) 각각은 제1 내지 제4 컨택홀(108, 128, 136, 144) 각각을 통해 노출된 드레인 전극(112), 게이트 패드 하부 전극(126), 데이터 패드 하부 전극(134), 공통 패드 하부 전극(142) 각각과 접속된다. 예를 들면, 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146) 각각은 드레인 전극(112), 게이트 패드 하부 전극(126), 데이터 패드 하부 전극(134), 공통 패드 하부 전극(142) 각각의 표면과 접촉하게 된다.
한편, 게이트 패턴 및 공통 패턴의 제2 도전층(103)과, 소스/드레인 패턴으로 Mo 등과 같이 건식 식각이 용이한 금속을 이용되는 경우 도 12와 같이 화소 전극(118), 게이트 패드 상부 전극(130), 데이터 패드 상부 전극(138), 공통 패드 상부 전극(146) 각각은 드레인 전극(112), 게이트 패드 하부 전극(126), 데이터 패드 하부 전극(134), 공통 패드 하부 전극(142) 각각과 측면 접촉하게 된다. 이는 제3 마스크 공정으로 보호막(154) 및 게이트 절연막(152)을 패터닝하는 경우 제2 및 제4 컨택홀(128, 144)이 게이트 패드 하부 전극(126) 및 공통 패드 하부 전극(142)의 제2 도전층(130)까지, 제1 및 제3 컨택홀(108, 136)이 드레인 전극(108) 및 데이터 패드 하부 전극(134)을 관통하기 때문이다. 특히, 제1 및 제3 컨택홀(108, 136)은 드레인 전극(108) 및 데이터 패드 하부 전극(134) 아래의 반도체 패턴(115)까지 관통하거나, 나아가 게이트 절연막(152)의 일부분까지 연장되기도 한다.
도 13은 본 발명의 다른 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판을 도시한 평면도이고, 도 14는 도 13에 도시된 박막 트랜지스터 기판을 Ⅲ- Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ'선을 따라 절단하여 도시한 단면도이다.
도 13 및 도 14에 도시된 박막 트랜지스터 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 기판과 대비하여, 공통 전극(222)이 공통 라인(120)과 같이 제1 및 제2 도전층(101, 103)이 적층된 이중 구조로 형성된 것을 제외하고는 동일한 구성 요소들을 구비한다. 따라서, 중복되는 구성 요소들에 대한 설명은 생략하기로 한다.
공통 전극(222)은 내부 공통 라인(120A)과 접속되며 투명한 제1 도전층(101)과 불투명한 제2 도전층(103)이 적층된 이중 구조를 갖는 핑거부(222B)와, 핑거부(222B)와 접속되며 제1 도전층(101)으로만 이루어진 단일층 구조를 갖는 수평부(222A)를 구비한다. 여기서, 핑거부(222B)의 제2 도전층(103)은 제1 도전층(101)으로 인한 빛샘 차단층 역할을 하게 된다. 이때, 핑거부(222B)의 제2 도전층(103)은 개구율에 기여하는 제1 도전층(101)의 양측부를 간섭하지 않도록 제1 도전층(101) 보다 작은 선폭을 갖게 된다. 예를 들면, 핑거부(222B)의 에지로부터 안쪽으로 약 1㎛ 정도까지 해당되는 제1 도전층(101)의 양측부는 개구율에 기여하므로, 이러한 제1 도전층(101)의 양측부를 제외한 나머지 부분과 중첩되도록 제2 도전층(103)을 형성하게 된다. 이에 따라, 공통 전극(222)의 핑거부(222B)는 제1 도전층(101)에 의해 개구율을 향상시키면서, 제2 도전층(103)에 의해 빛샘을 방지하여 컨트라스트(Contrast)를 향상시킬 수 있게 된다.
이와 같이, 이중 구조를 갖는 공통 전극(222)의 핑거부(222B)와 단일층 구조를 갖는 수평부(222A)는 도 6a 내지 도 7e에서 전술한 바와 같이 하프 톤 마스크 또는 회절 노광 마스크를 이용한 제1 마스크 공정으로 형성된다. 이 경우, 핑거부(222B)에서 제1 및 제2 도전층(101, 103)의 중첩부는 하프 톤 마스크(또는 회절 노광 마스크)의 차단부에 대응하여 형성되고, 제2 도전층(103)과 비중첩된 제1 도전층(101)의 양측부는 부분 투과부(또는 회절 노광부)를에 대응하여 형성된다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 투명한 제1 도전층으로 이루어진 공통 전극을 그 제1 도전층을 포함하는 이중 구조의 게이트 패턴 및 다른 공통 패턴과 동일한 마스크 공정으로 형성하게 된다. 이에 따라, 4마스크 공정으로 공정을 단순화하면서도 개구율을 향상시킬 수 있게 된다. 또한, 스토리지 캐패시터는 병렬 접속된 제1 및 제2 스토리지 캐패시터를 구비하므로 개구율 감소 없이도 용량을 증가시킬 수 있게 된다.
나아가, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법은 공통 전극의 핑거부는 투명한 제1 도전층 보다 작은 선폭으로 중첩된 불투명한 제2 도전층을 추가로 구비함으로써 제2 도전층과 비중첩된 제1 도전층의 양측부에 개구율을 향상시킴과 아울러 제2 도전층에 의해 빛샘을 방지하여 컨트라스트를 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (29)

  1. 투명한 제1 도전층과 불투명한 제2 도전층이 적층된 이중 구조의 게이트 라인과;
    상기 게이트 라인과 절연되면서 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인과 나란하며 상기 이중 구조로 형성된 공통 라인과;
    상기 화소 영역에 상기 공통 라인의 제1 도전층이 연장되어 형성된 공통 전극과;
    상기 박막 트랜지스터와 접속되고 상기 화소 영역에 상기 공통 전극과 수평 전계를 형성하기 위하여 형성된 화소 전극을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 공통 전극 및 화소 전극의 일부분이 절연되면서 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 공통 라인 및 화소 전극의 일부분이 절연되면서 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 공통 전극 및 화소 전극의 일부분이 절연되면서 중첩되어 형성된 제1 스토리지 캐패시터와;
    상기 화소 전극의 다른 일부분이 상기 공통 라인의 일부분과 절연되면서 중첩되어 형성된 제2 스토리지 캐패시터를 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  5. 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 화소 전극과 공통 라인의 중첩부에서 상기 공통 라인의 제1 도전층이 그 공통 라인의 다른 부분 보다 큰 선폭을 갖게 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공통 전극과 중첩된 빛샘 방지층을 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 빛샘 방지층은 상기 공통 전극의 양측부가 노출되게 하는 선폭을 갖는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  8. 제 6 항에 있어서,
    상기 빛샘 방지층은 상기 공통 라인의 제2 도전층이 상기 공통 전극을 따라 연장되어 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 게이트 라인으로부터 연장된 상기 이중 구조의 게이트 패드 하부 전극과,
    절연막을 관통하는 컨택홀을 통해 노출된 게이트 패드 하부 전극과 접속된 게이트 패드 하부 전극을 포함하는 게이트 패드를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 공통 라인으로부터 연장된 상기 이중 구조의 공통 패드 하부 전극과,
    절연막을 관통하는 컨택홀을 통해 노출된 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 포함하는 공통 패드를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  11. 제 9 및 제 10 항 중 어느 한 항에 있어서,
    상기 컨택홀은 해당 패드 하부 전극의 제2 도전층까지 관통하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  12. 제 1 항에 있어서,
    상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극과,
    절연막을 관통하는 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 포함하는 데이터 패드를 추가로 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  13. 제 1 항에 있어서,
    상기 게이트 라인 및 공통 라인의 제1 및 제2 도전층은 단차를 갖고 적층된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  14. 제 1 항에 있어서,
    상기 화소 전극은 투명 도전층, 티타늄, 텅스텐 중 어느 하나로 이루어진 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  15. 제 1 항에 있어서,
    상기 화소 전극은 절연막을 관통하는 컨택홀을 통해 노출된 박막 트랜지스터의 드레인 전극과 접속된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  16. 제1 마스크를 이용하여 기판 상에 투명한 제1 도전층 및 불투명한 제2 도전층이 적층된 이중 구조의 게이트 패턴과, 그 이중 구조의 공통 라인 및 상기 제1 도전층으로 이루어진 공통 전극을 포함하는 공통 패턴을 형성하는 단계와;
    상기 게이트 패턴 및 공통 패턴을 덮는 게이트 절연막을 형성하는 단계와;
    제2 마스크를 이용하여 상기 게이트 절연막 상에 반도체 패턴과, 그 위에 중첩된 데이터 라인 및 소스 전극과 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴을 덮는 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출시키는 컨택홀을 형성하는 단계와;
    제4 마스크를 이용하여 상기 컨택홀을 통해 상기 드레인 전극과 접속되며 상기 공통 전극과 수평 전계를 형성하기 위한 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 공통 전극 및 화소 전극의 일부분이 상기 게이트 절연막 및 보호막을 사이에 두고 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 공통 라인 및 화소 전극의 일부분이 상기 게이트 절연막 및 보호막을 사이에 두고 중첩되게 하여 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  19. 제 16 항에 있어서,
    상기 공통 전극 및 화소 전극의 일부분이 상기 게이트 절연막 및 보호막을 사이에 두고 중첩되게 하여 제1 스토리지 캐패시터를 형성하는 단계와;
    상기 화소 전극의 다른 일부분이 상기 게이트 절연막 및 보호막을 사이에 두고 상기 공통 라인의 일부분과 중첩되게 하여 제2 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  20. 제 18 항 및 제 19 항 중 어느 한 항에 있어서,
    상기 화소 전극과 공통 라인의 중첩부에서의 상기 공통 라인의 제1 도전층이 그 공통 라인의 다른 부분 보다 큰 선폭을 갖도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  21. 제 16 항에 있어서,
    상기 제2 도전층을 이용하여 상기 공통 전극과 중첩된 빛샘 방지층을 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  22. 제 21 항에 있어서,
    상기 빛샘 방지층은 상기 공통 전극의 양측부가 노출되게 하는 선폭을 갖도록 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  23. 제 16 항에 있어서,
    상기 게이트 라인으로부터 연장된 상기 이중 구조의 게이트 패드 하부 전극을 형성하는 단계와;
    상기 게이트 절연막 및 보호막을 관통하는 다른 컨택홀을 형성하는 단계와;
    상기 다른 컨택홀을 통해 노출된 게이트 패드 하부 전극과 접속된 게이트 패드 하부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  24. 제 16 항에 있어서,
    상기 공통 라인으로부터 연장된 상기 이중 구조의 공통 패드 하부 전극을 형 성하는 단계와;
    상기 게이트 절연막 및 보호막을 관통하는 다른 컨택홀을 형성하는 단계와;
    상기 다른 컨택홀을 통해 노출된 공통 패드 하부 전극과 접속된 공통 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  25. 제 23 및 제 24 항 중 어느 한 항에 있어서,
    상기 컨택홀은 해당 패드 하부 전극의 제2 도전층까지 관통하도록 연장된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  26. 제 16 항에 있어서,
    상기 데이터 라인으로부터 연장된 데이터 패드 하부 전극을 형성하는 단계와;
    상기 보호막을 관통하는 다른 컨택홀을 형성하는 단계와;
    상기 다른 컨택홀을 통해 노출된 데이터 패드 하부 전극과 접속된 데이터 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  27. 제 16 항에 있어서,
    상기 게이트 라인 및 공통 라인은 그의 제1 및 제2 도전층이 단차를 갖고 적 층된 구조로 형성된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  28. 제 16 항에 있어서,
    상기 화소 전극은 투명 도전층, 티타늄, 텅스텐 중 어느 하나로 이루어진 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
  29. 제 16 항에 있어서,
    상기 게이트 패턴 및 공통 패턴을 형성하는 단계는
    상기 기판 상에 상기 제1 및 제2 도전층을 적층하는 단계와;
    상기 제2 도전층 위에 하프 톤 마스크 또는 회절 노광 마스크를 이용한 포토리소그래피 공정으로 서로 다른 두께를 갖는 제1 및 제2 포토레지스트 패턴을 형성하는 단계와;
    상기 제1 및 제2 포토레지스트 패턴을 이용한 식각 공정으로 상기 제1 및 제2 도전층을 패터닝하여 상기 이중 구조의 게이트 패턴 및 공통 라인과, 상기 제2 도전층이 잔존하는 공통 전극을 형성하는 단계와;
    애싱 공정으로 제1 포토레지스트 패턴을 얇게 하고 상기 제2 포토레지스트 패턴을 제거하는 단계와;
    상기 애싱된 제1 포토레지스트 패턴을 이용한 식각 공정으로 상기 공통 전극 위의 제2 도전층을 제거하는 단계와;
    상기 애싱된 제1 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판의 제조 방법.
KR1020040047574A 2004-06-24 2004-06-24 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법 KR101002347B1 (ko)

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