KR101192746B1 - 폴리형 박막 트랜지스터 기판의 제조방법 - Google Patents
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Abstract
본 발명은 공정 불량없이 공정수를 줄일 수 있는 폴리형 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 폴리형 TFT 기판의 제조 방법은 기판 상에 버퍼막을 형성하는 단계와; 상기 버퍼막 상에 제1 액티브층을 형성하는 단계와; 상기 제1 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 투명한 하부 도전층과 상부 도전층이 적층된 이중 도전층을 형성하는 단계와; 상기 이중 도전층을 패터닝하고, 패터닝된 이중 도전층 중 투명한 하부 도전층의 언더 컷 부분을 제거하여 게이트 라인, 게이트 전극 및 화소 전극을 함께 형성하는 단계와; 상기 게이트 라인, 게이트 전극, 화소 전극을 덮는 층간 절연막을 형성하는 단계와; 상기 제1 액티브층의 소스 및 드레인 영역을 각각 노출시키는 소스 및 드레인 컨택홀과, 상기 화소 전극의 투명한 하부 도전층을 노출시키는 투과홀을 형성하는 단계와; 상기 층간 절연막 위에 상기 게이트 라인과 교차하는 데이터 라인, 상기 제1 액티브층의 소스 및 드레인 영역 각각과 접속된 소스 및 드레인 전극을 형성하는 단계를 포함하며, 상기 게이트 라인, 게이트 전극, 화소 전극을 형성하는 단계는 상기 상부 도전층 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 하여 상기 상부 도전층을 제1 습식 식각 공정으로 패터닝하는 단계와; 상기 투명한 하부 도전층을 제2 습식 식각 공정으로 패터닝하는 단계와; 상기 패터닝된 상부 도전층 위에 잔존하도록 상기 포토레지스트 패턴을 애싱하는 단계와; 상기 애싱된 포토레지스트 패턴을 마스크로 하여 상기 패터닝된 상부 도전층의 양측부를 식각하여 상기 상부 도전층 및 투명한 하부 도전층의 패터닝 단계에서 발생된 투명한 하부 도전층의 언더컷 부분을 제거하는 단계와; 상기 잔존하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 폴리형 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3f는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.
도 4는 본 발명의 제1 실시 예에 따른 폴리형 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 6a 내지 도 6d는 도 5에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 설명하기 위한 단면도들.
도 7은 도 6b에 도시된 게이트 전극 부분을 확대 도시한 단면도.
도 8a 내지 도 8d는 도 7에 도시된 게이트 전극의 형성 방법을 단계적으로 설명하기 위한 단면도들.
도 9a 내지 도 9d는 본 발명의 제2 실시 예에 따른 폴리형 박막 트랜지스터 기판에서 게이트 전극의 형성 방법을 단계적으로 설명하기 위한 단면도들.
도 10은 본 발명의 제2 실시 예에 따른 폴리형 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 11은 도 10에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 12a 및 도 12b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 14a 및 도 14b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 16은 본 발명의 제3 실시 예에 따른 박막 트랜지스터 기판의 일부분을 도시한 평면도.
< 도면의 주요부분에 대한 설명>
1, 100 : 기판 2, 102, 202 : 게이트 라인
4, 104 : 데이터 라인 6, 106, 206 : 게이트 전극
10, 110 : 드레인 전극 12, 112 : 버퍼막
14, 114, 150 : 액티브층 14S, 114S : 소스 영역
14D, 114D : 드레인 영역 14C, 114C : 채널 영역
16, 116 : 게이트 절연막 18 : 보호막
20 : 화소 컨택홀 22, 122, 222 : 화소 전극
24S, 124S : 소스 컨택홀 24D, 124D : 드레인 컨택홀
26, 118 : 층간 절연막 30, 130 : 박막 트랜지스터
152 : 스토리지 라인 160 : 스토리지 캐패시터
101, 201 : 투명 도전층 103, 203 : 금속층
120 : 투과홀 170, 270 : 포토레지스트 패턴
본 발명은 폴리-실리콘을 이용한 액정 표시 패널의 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 특히 공정 불량없이 공정수를 줄일 수 있는 폴리형 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
액정셀들 각각에는 비디오 신호를 독립적으로 공급하기 위한 스위치 소자로 박막 트랜지스터(Thin Film Transistor; 이하, TFT)가 이용된다. 이러한 TFT의 액티브층으로는 아몰퍼스-실리콘(Amorphous-Si) 또는 폴리-실리콘(Poly-Si)이 이용된다. 여기서, 아몰퍼스-실리콘 보다 전하 이동도가 약 100배 정도 빠른 폴리-실리콘을 이용하는 경우 높은 응답 속도를 필요로 하는 구동 회로를 액정 패널에 내장할 수 있게 된다.
이러한 폴리형 액정 패널은 TFT와 함께 구동 회로가 형성된 TFT 기판과, 칼러 필터가 형성된 칼라 필터 기판이 액정을 사이에 두고 접합되어 형성된다.
도 1은 폴리형 TFT 기판의 일부분을 도시한 평면도이고, 도 2는 도 1에 도시된 TFT 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 TFT 기판은 게이트 라인(2) 및 데이터 라인(4)과 접속된 TFT(30)와, TFT(30)와 접속된 화소 전극(22)을 구비한다. TFT(30)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
TFT(30)는 게이트 라인(2)과 접속된 게이트 전극(6), 데이터 라인(4)에 포함된 소스 전극, 보호막(18)을 관통하는 화소 콘택홀(20)을 통해 화소 전극(22)과 접속된 드레인 전극(10)을 구비한다. 게이트 전극(6)은 게이트 절연막(12)을 사이에 두고 버퍼막(12) 상에 형성된 액티브층(14)의 채널 영역(14C)과 중첩되게 형성된다. 소스 전극 및 드레인 전극(10)은 게이트 전극(6)과 층간 절연막(26)을 사이에 두고 형성된다. 그리고, 소스 전극 및 드레인 전극(10)은 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 콘택홀(24S) 및 드레인 콘택홀(24D) 각각을 통해 n+ 불순물이 주입된 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D) 각각과 접속된다.
이러한 폴리형 TFT 기판은 도 3a 내지 도 3f와 같이 6마스크 공정으로 형성된다.
도 3a를 참조하면, 하부 기판(1) 상에 버퍼막(12)이 형성되고, 그 위에 제1 마스크 공정으로 액티브층(14)이 형성된다.
액티브층(14)은 버퍼막(12) 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 3b를 참조하면, 액티브층(14)이 형성된 버퍼막(12) 상에 게이트 절연막(16)이 형성되고, 그 위에 제2 마스크 공정으로 게이트 라인(2) 및 게이트 전극(6)이 형성된다.
그리고, 게이트 전극(6)을 마스크로 이용하여 액티브층(14)의 비중첩 영역에 n+ 불순물을 주입하여 액티브층(14)의 소스 영역(14S) 및 드레인 영역(14D)을 형성한다.
도 3c를 참조하면, 게이트 라인(2) 및 게이트 전극(6)이 형성된 게이트 절연막(16) 상에 층간 절연막(26)이 형성되고, 제3 마스크 공정으로 층간 절연막(26) 및 게이트 절연막(16)을 관통하는 소스 및 드레인 컨택홀들(24S, 24D)이 형성된다.
도 3d를 참조하면, 제4 마스크 공정으로 층간 절연막(26) 상에 소스 전극을 포함하는 데이터 라인(4) 및 드레인 전극(10)이 형성된다.
도 3e를 참조하면, 데이터 라인(4) 및 드레인 전극(10)이 형성된 층간 절연 막(26) 상에 보호막(18)이 형성되고, 제5 마스크 공정으로 보호막(18)을 관통하여 드레인 전극(10)을 노출시키는 화소 컨택홀(20)이 형성된다.
도 3f를 참조하면, 제6 마스크 공정으로 보호막(18) 상에 투명한 화소 전극(22)이 형성된다.
이와 같이, 종래의 폴리형 TFT 기판은 6마스크 공정으로 형성되므로 제조 공정이 복잡하다는 문제점이 있다. 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 따라서, 원가 절감을 위해서는 폴리형 TFT 기판의 마스크 공정수를 공정 불량없이 줄일 수 있는 방안이 필요하다.
따라서, 본 발명의 목적은 공정 불량없이 마스크 공정수를 줄일 수 있는 폴리형 TFT 기판의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리형 TFT 기판의 제조 방법은 기판 상에 버퍼막을 형성하는 단계와; 상기 버퍼막 상에 제1 액티브층을 형성하는 단계와; 상기 제1 액티브층을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위에 투명한 하부 도전층과 상부 도전층이 적층된 이중 도전층을 형성하는 단계와; 상기 이중 도전층을 패터닝하고, 패터닝된 이중 도전층 중 투명한 하부 도전층의 언더 컷 부분을 제거하여 게이트 라인, 게이트 전극 및 화소 전극을 함께 형성하는 단계와; 상기 게이트 라인, 게이트 전극, 화소 전극을 덮는 층간 절연막을 형성하는 단계와; 상기 제1 액티브층의 소스 및 드레인 영역을 각각 노출시키는 소스 및 드레인 컨택홀과, 상기 화소 전극의 투명한 하부 도전층을 노출시키는 투과홀을 형성하는 단계와; 상기 층간 절연막 위에 상기 게이트 라인과 교차하는 데이터 라인, 상기 제1 액티브층의 소스 및 드레인 영역 각각과 접속된 소스 및 드레인 전극을 형성하는 단계를 포함하며, 상기 게이트 라인, 게이트 전극, 화소 전극을 형성하는 단계는 상기 상부 도전층 위에 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 하여 상기 상부 도전층을 제1 습식 식각 공정으로 패터닝하는 단계와; 상기 투명한 하부 도전층을 제2 습식 식각 공정으로 패터닝하는 단계와; 상기 패터닝된 상부 도전층 위에 잔존하도록 상기 포토레지스트 패턴을 애싱하는 단계와; 상기 애싱된 포토레지스트 패턴을 마스크로 하여 상기 패터닝된 상부 도전층의 양측부를 식각하여 상기 상부 도전층 및 투명한 하부 도전층의 패터닝 단계에서 발생된 투명한 하부 도전층의 언더컷 부분을 제거하는 단계와; 상기 잔존하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
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상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 4 내지 도 16을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 폴리형 TFT 기판의 일부분을 도시한 평면도이고, 도 5는 도 4에 도시된 TFT 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 폴리형 TFT 기판은 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 그들과 접속된 TFT(130), TFT(130)와 접속된 화소 전극(122) 및 스토리지 캐패시터(160), 스토리지 캐패시터(160)와 접속된 스토리지 라인(152)을 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 예로 들어 설명하기로 한다.
데이터 라인(104)은 층간 절연막(118)을 사이에 두고 게이트 라인(102) 및 스토리지 라인(152)과 교차하여 화소 전극(122)이 형성되는 화소 영역을 정의한다.
TFT(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 비디오 신호를 화소 전극(120)에 공급한다. 이를 위하여, TFT(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극, 화소 전극(122)과 접속된 드레인 전극(110), 소스 전극 및 드레인 전극(110) 사이에 채널 을 형성하는 제1 액티브층(114)을 구비한다.
여기서, 게이트 라인(102) 및 게이트 전극(106)은 스토리지 라인(152)과 함께 투명 도전층(101)과, 그 위에 금속층(103)이 적층된 이중 구조를 갖는다.
제1 액티브층(114)은 버퍼막(112)을 사이에 두고 하부 기판(100) 위에 형성된다. 제1 액티브층(114)은 게이트 절연막(116)을 사이에 두고 게이트 전극(106)과 중첩된 채널 영역(114C)과, 채널 영역(114C)을 사이에 두고 n+ 불순물이 주입된 소스 영역(114S) 및 드레인 영역(114D)을 구비한다. 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)은 층간 절연막(118) 및 게이트 절연막(116)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 데이터 라인(104)에 포함된 소스 전극, 드레인 전극(110)과 각각 접속된다.
화소 전극(122)은 상기 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152)과 같이 게이트 절연막(116) 위에 투명 도전층(101) 및 금속층(103)이 적층된 이중 구조를 갖는다. 특히, 화소 전극(122)의 투명 도전층(101)은 빛 투과를 위하여 층간 절연막(118) 및 금속층(103)을 관통하는 투과홀(120)을 통해 노출된다. 여기서, 화소 전극(122)의 금속층(103)은 투과홀(120)의 테두리를 따라 층간 절연막(118)과 투명 도전층(101) 사이에 중첩된 부분이 잔존하게 된다. 그리고, 화소 전극(122)은 TFT(130)로부터 스토리지 라인(152)을 가로질러 개구부(120)의 측면을 타고 연장된 드레인 전극(110)과 접속된다. 구체적으로, 드레인 전극(110)은 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103) 및 투명 도전층(101)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 비디오 신호 를 충전하여 도시하지 않은 칼라 필터 기판에 형성된 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 빛의 투과량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(160)는 TFT(130)와 스토리지 라인(152) 사이에 병렬 접속된 제1 및 제2 스토리지 캐패시터를 구비한다. 제1 스토리지 캐패시터는 스토리지 라인(152)이 제1 액티브층(114)으로부터 연장된 제2 액티브층(150)과 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 제2 스토리지 캐패시터는 드레인 전극(110)이 층간 절연막(118)을 사이에 두고 스토리지 라인(152)과 교차하여 형성된다. 이러한 스토리지 캐패시터(160)는 화소 전극(120)에 충전된 비디오 신호가 안정적으로 유지되게 한다.
이와 같이, 본 발명의 폴리형 TFT 기판은 화소 전극(122)이 이중 구조의 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152)과 함께 형성된다. 이 결과, 도 6a 내지 도 6d에 도시된 바와 같이 4마스크 공정으로 형성될 수 있게 된다.
도 6a를 참조하면, 하부 기판(100) 상에 버퍼막(112)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 제1 및 제2 액티브층(114, 150)이 형성된다.
하부 기판(100) 상에 버퍼막(112)을 형성한다.
그 다음, 버퍼막(112) 상에 LPCVD(Low Pressure Chemical Vpeor Deposition), PECVD(Plasma Enhanced Chemical Vpeor Deposition) 등의 방법으로 아몰퍼스 실리콘 박막을 형성한 다음, 결정화하여 폴리 실리콘 박막을 형성한다. 이때, 아몰퍼스 실리콘 박막을 결정화하기 이전에 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다.
아몰퍼스 실리콘 박막 박막을 결정화하는 방법으로는 크게 아몰퍼스-실리콘 박막을 고온 요로(Furance)에서 열처리하는 고상 결정화(Solid Phase Crystalization; SPC) 방법과, 레이저를 이용한 엑시머 레이저 어닐링(Eximer Laser Annealing; ELA) 방법이 있는데, 엑시머 레이저 어닐링 방법이 주로 이용된다. 그리고, 엑시머 레이저 어닐링 방법으로는 라인 빔(Line beam)을 수평 방향으로 스캔하여 그레인(Grain)을 수평 방향으로 성장시킴으로써 결정화 특성을 획기적으로 향상시킨 순차적 수평 결정화(Sequential Lateral Solidification; 이하, SLS) 방법이 주로 이용된다. SLS 방법은 그레인이 액상 실리콘과 고상 실리콘의 경계면에서 그 경계면에 대하여 수직 방향으로 성장하는 원리를 이용한다. 이에 따라, SLS 방법은 레이저 에너지의 크기와 레이저 빔의 조사 범위를 적절히 조절하여 그레인을 소정의 길이만큼 수평 방향으로 성장시킴으로써 그레인의 크기를 향상시킬 수 있는 장점이 있다.
그리고, 폴리 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝하여 일체화된 제1 및 제2 액티브층(114, 150)을 형성하게 된다.
도 6b를 참조하면, 게이트 절연막(116)이 형성되고, 그 위에 제2 마스크 공 정으로 이중 구조를 갖는 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152)과 함께 화소 전극(122)이 형성된다.
제1 및 제2 액티브층(114, 150)이 형성된 버퍼막(112) 상에 게이트 절연막(116), 투명 도전층(101) 및 금속층(103)이 적층된다. 그리고, 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전층(101) 및 금속층(103)이 패터닝됨으로써 이중 구조를 갖는 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152), 화소 전극(122)이 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 제1 액티브층(114)에 n+ 불순물을 주입하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다.
도 6c를 참조하면, 제3 마스크 공정으로 소스 및 드레인 컨택홀(124S, 124D)과, 투과홀(120)을 갖는 층간 절연막(118)이 형성된다.
게이트 라인(102), 게이트 전극(106), 스토리지 라인(152), 화소 전극(122)이 형성된 게이트 절연막(116) 상에 층간 절연막(118) 형성된다. 그 다음, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(118) 및 게이트 절연막(116)을 관통하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)을 각각 노출시키는 소스 및 드레인 컨택홀(124S, 124D)과, 화소 전극(122)을 노출시키는 투과홀(120)이 형성된다. 그리고, 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103)을 식각하여 투명 도전층(101)을 노출시킨다.
도 6d를 참조하면, 제4 마스크 공정으로 층간 절연막(118) 상에 소스 전극을 포함한 데이터 라인(104) 및 드레인 전극(110)이 형성된다.
소스 전극을 포함한 데이터 라인(104), 드레인 전극(110)은 층간 절연막(118) 상에 소스/드레인 금속층을 형성한 후, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층을 패터닝함으로써 형성된다. 데이터 라인(104) 및 드레인 전극(110)은 소스 및 드레인 컨택홀(124S, 124D)을 통해 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 드레인 전극(110)은 스토리지 라인(152)을 가로질러 연장되어 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103) 및 투명 도전층(101)과 접속된다.
이와 같이, 본 발명의 폴리형 TFT 기판은 화소 전극(122)이 이중 구조의 게이트 라인(102), 게이트 전극(106), 스토리지 라인(152)과 함께 형성됨에 따라 4마스크 공정으로 공정을 단순화시킬 수 있게 된다. 이 결과, 데이터 라인(104) 및 드레인 전극(110)이 노출된 구조를 갖으나, 이는 후속 공정에서 액정 배향을 위해 TFT 기판의 최상부층으로 형성되는 유기 절연 물질의 배향막에 의해 충분히 보호될 수 있게 된다.
그런데, 본 발명의 제2 마스크 공정에서 이중 구조의 투명 도전층(101) 및 금속층(103)을 패터닝하는 경우 상부의 금속층(103)을 식각한 다음, 하부의 투명 도전층(101)을 식각하게 된다. 이는 투명 도전층(101) 및 금속층(103)을 동시에 식각하기 위한 일괄 에천트가 없기 때문이다. 이로 인하여, 도 7에 도시된 게이트 전극(106)과 같이 하부의 투명 도전층(101)이 상부의 금속층(103) 보다 과식각되어 언더컷(Under cut) 부분(A)이 발생되는 단점이 있다. 이하, 도 8a 내지 도 8d를 참조하여 투명 도전층(101)의 언더컷 부분(A)이 발생되는 원인을 살펴보면 다음과 같다.
도 8a를 참조하면, 버퍼막(112), 제1 액티브층(114), 게이트 절연막(116)이 적층된 기판(100) 상에 투명 도전층(101) 및 금속층(103)이 스퍼터링 등의 증착 방법을 통해 순차적으로 형성된다.
그 다음, 제2 마스크를 이용한 포토리소그래피 공정으로 도 8b에 도시된 바와 같이 금속층(103) 위에 포토레지스트 패턴(170)이 형성되고, 습식 식각 방법을 통해 포토레지스트 패턴(170)을 통해 노출된 금속층(103)의 일부분이 식각된다.
이어서, 도 8c에 도시된 바와 같이 포토레지스트 패턴(170) 및 패터닝된 금속층(103)을 마스크로 이용하여 투명 도전층(101)을 습식 식각 방법으로 패터닝한다. 이 경우, 패터닝된 금속층(103)의 에지부 아래로 침투하는 에천트에 의해 투명 도전층(101)이 과식각된다. 이에 따라, 패터닝된 투명 도전층(101)의 에지부가 패터닝된 금속층(103)의 에지부 보다 안쪽에 위치하는 언더컷 부분(A)이 발생된다.
그리고, 도 8d에 도시된 바와 같이 포토레지스트 패턴(170)이 스트립 공정으로 제거되어 게이트 전극(103)이 완성된다.
이러한 게이트 전극(106)에서 투명 도전층(101)의 언더컷 부분(A)은 그와 중첩되는 제1 액티브층(114)의 저항 증가를 초래한다. 이 결과, TFT(130)의 특성 저하로 TFT(130)에서 화소 전극(122)으로 공급되는 비디오 신호가 전압 강하되는 문제가 초래된다. 또한, 게이트 전극(106)에서 하부층인 투명 도전층(101)의 언더컷 부분(A)으로 인하여 다음 공정에서 형성된 층간 절연막(118)이 오픈되는 스텝 커버리지(Step coverage) 불량을 유발하게 된다.
이를 해결하기 위하여, 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제2 마스크 공정은 도 9a 내지 도 9d에 도시된 바와 같이 하부의 투명 도전층(201)의 언더컷 부분을 제거한다.
도 9a를 참조하면, 버퍼막(112), 제1 액티브층(114), 게이트 절연막(116)이 적층된 기판(100) 상에 투명 도전층(201) 및 금속층(203)이 스퍼터링 등의 증착 방법을 통해 순차적으로 형성된다.
그 다음, 제2 마스크를 이용한 포토리소그래피 공정으로 도 9b에 도시된 바와 같이 금속층(203) 위에 포토레지스트 패턴(270)이 형성된다. 그리고, 제1 습식 식각 공정을 통해 포토레지스트 패턴(270)을 통해 노출된 금속층(203)을 패터닝한 다음, 제2 습식 식각 공정을 통해 투명 도전층(201)을 패터닝한다. 이 경우, 제2 습식 식각 공정에서 패터닝된 금속층(203)의 에지부 아래로 침투하는 에천트에 의해 투명 도전층(201)이 과식각된다.
이어서, 도 9c에 도시된 바와 같이 포토레지스트 패턴(270)의 일부분을 애싱하여 포토레지스트 패턴(270)의 에지부가 패터닝된 금속층(203)의 에지부 보다 안쪽에 위치하도록 한다. 그리고, 건식 식각 방법으로 애싱된 포토레지스트 패턴(270)을 통해 노출된 금속층(203)의 양측부를 식각해낸다. 이에 따라, 금속층(203)의 에지부가 투명 도전층(201)의 에지부 안쪽에 위치하게 된다.
그리고, 도 9c에 도시된 포토레지스트 패턴(270)을 스트립 공정으로 제거하여 도 9d에 도시된 바와 같이 이중 구조의 게이트 전극(206)을 완성한다.
이 결과, 본 발명의 제2 실시 예에 따른 게이트 전극(206)에서는 투명 도전층(201)의 언더컷 부분이 발생되지 않으므로 그로 인한 TFT 특성 저하 및 공정 불량을 방지할 수 있게 된다.
도 10 및 도 11은 전술한 제2 마스크 공정을 이용한 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판을 도시한 평면도 및 단면도이다.
도 10 및 도 11에 도시된 폴리형 TFT 기판은 도 4 및 도 5에 도시된 TFT 기판과 대비하여 게이트 라인(202), 게이트 전극(206), 스토리지 라인(252), 화소 전극(222)의 이중 구조가 다른 것을 제외하고는 동일한 구성 요소들을 구비하므로, 중복된 구성 요소들에 대한 설명은 생략하기로 한다.
도 10 및 도 11에 도시된 폴리형 TFT 기판에서 게이트 라인(202), 게이트 전극(206), 스토리지 라인(252), 화소 전극(222)은 게이트 절연막(116) 위에 투명 도전층(201)과 금속층(203)이 적층된 이중 구조를 갖는다. 화소 전극(222)의 투명 도전층(201)은 층간 절연막(118) 및 금속층(203)을 관통하는 투과홀(120)을 통해 노출된다. 이러한 이중 구조에서 하부 투명 도전층(201)의 에지부가 상부 금속층(203)의 바깥쪽에 위치하도록 형성된다. 이에 따라, 투명 도전층(201)의 언더컷 부분이 발생되지 않으므로 그로 인한 TFT(130)의 특성 저하를 방지할 수 있을 뿐만 아니라, 투명 도전층(201)의 에지부에서 층간 절연막이 오픈되는 층간 절연막(118)의 스텝 커버리지 불량을 방지할 수 있게 된다.
이하, 도 12a 내지 도 15b를 참조하여 도 10 및 도 11에 도시된 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제조 방법을 상세히 살펴보기로 한다.
도 12a 및 도 12b는 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b를 참조하면, 하부 기판(100) 상에 버퍼막(112)이 형성되고, 그 위에 제1 마스크 공정으로 일체화된 제1 및 제2 액티브층(114, 150)이 형성된다.
버퍼막(112)은 하부 기판(100) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
그 다음, 버퍼막(112) 상에 LPCVD(Low Pressure Chemical Vpeor Deposition), PECVD(Plasma Enhanced Chemical Vpeor Deposition) 등의 방법으로 아몰퍼스 실리콘 박막을 형성한 다음, 결정화하여 폴리 실리콘 박막을 형성한다. 이때, 아몰퍼스 실리콘 박막을 결정화하기 이전에 아몰퍼스 실리콘 박막 내에 존재하는 수소 원자를 제거하기 위한 탈수소화(Dehydrogenation) 공정을 진행하기도 한다. 아몰퍼스 실리콘 박막 박막을 결정화하는 방법으로는 엑시머 레이저 어닐링 방법 중에 하나로, 라인 빔(Line beam)을 수평 방향으로 스캔하여 그레인을 수평 방향으로 성장시킴으로써 그레인 크기를 향상시킨 순차적 수평 결정화(SLS) 방법이 주로 이용된다.
그리고, 폴리 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝하여 일체화된 제1 및 제2 액티브층(114, 150)을 형성하게 된다.
도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 액티브층(114)이 형성된 버퍼막(112) 상에 게이트 절연막(116)이 형성되고, 그 위에 제2 마스크 공정으로 이중 구조를 갖는 게이트 라인(202), 게이트 전극(206), 스토리지 라인(252)과 함께 화소 전극(222)이 형성된다.
게이트 절연막(116)은 제1 및 제2 액티브층(114, 150)이 형성된 버퍼막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 게이트 절연막(116) 위에 투명 도전층(201) 및 금속층(203)이 스퍼터링 방법 등으로 적층된다. 투명 도전층(201)으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide) 등이, 금속층(203)으로는 Mo, Cu, Al, Ti, Cr, MoW, AlNd 등이 이용된다. 그 다음, 제2 마스크를 이용한 포토리소그래피 공정으로 금속층(203) 위에 포토레지스트 패턴이 형성한 다음, 제1 습식 식각 공정으로 금속층(203)을 패터닝하고, 제2 습식 식각 공정으로 투명 도전층(201)을 패터닝한다. 그리고, 포토레지스트 패턴의 일부를 애싱하여 포토레지스트 패턴의 에지부가 패터닝된 금속층(203)의 에지부 보다 안쪽에 위치하게 한다. 이어서, 건식 식각 공정으로 애싱된 포토레지스트 패턴을 통해 노출된 금속층(203)의 양측부를 식각한다. 이에 따라, 금속층(203)의 에지부가 투명 도전층(201)의 에지부 보다 안쪽에 위치하게 되므로 투명 도전층(201)의 언더 컷 부분이 발생되지 않게 된다. 그리고, 금속층(203) 위의 포토레지스 패턴은 스트립 공정으로 제거된다.
또한, 게이트 전극(206)을 마스크로 이용하여 제1 액티브층(114)에 n+ 불순물을 주입하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한 제1 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 14a 및 도 14b는 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b를 참조하면, 제3 마스크 공정으로 게이트 라인(202), 게이트 전극(206), 스토리지 라인(252), 화소 전극(222)이 형성된 게이트 절연막(116) 위에 소스 및 드레인 컨택홀(124S, 124D)과, 투과홀(120)을 갖는 층간 절연막(118)이 형성된다.
층간 절연막(118)은 게이트 라인(202), 게이트 전극(206), 스토리지 라인(252), 화소 전극(222)이 형성된 게이트 절연막(116) 위에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 층간 절연막(118) 및 게이트 절연막(116)을 관통하여 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)을 각각 노출시키는 소스 및 드레인 컨택홀(124S, 124D)과, 화소 전극(222)을 노출시키는 투과홀(120)이 형성된다. 그 다음, 투과홀(120)을 통해 노출된 화소 전극(222)의 금속층(203)을 식각하여 투명 도전층(201) 이 노출되게 한다.
도 15a 및 도 15b는 본 발명의 제2 실시 예에 따른 폴리형 TFT 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 15a 및 도 15b를 참조하면, 제4 마스크 공정으로 층간 절연막(118) 상에 소스 전극을 포함한 데이터 라인(104) 및 드레인 전극(110)이 형성된다.
소스 전극을 포함한 데이터 라인(104), 드레인 전극(110)은 층간 절연막(118) 상에 소스/드레인 금속층을 형성한 후, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 소스/드레인 금속층을 패터닝함으로써 형성된다. 데이터 라인(104) 및 드레인 전극(110)은 소스 및 드레인 컨택홀(124S, 124D)을 통해 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 드레인 전극(110)은 스토리지 라인(152)을 가로질러 연장되어 투과홀(120)을 통해 노출된 화소 전극(122)의 금속층(103) 및 투명 도전층(101)과 접속된다.
그리고, 데이터 라인(104) 및 드레인 전극(110)은 후속 공정에서 액정 배향을 위해 TFT 기판의 최상부층으로 형성되는 유기 절연 물질의 배향막에 의해 충분히 보호될 수 있게 된다.
도 16은 본 발명의 제3 실시 예에 따른 폴리형 TFT 기판의 일부분을 도시한 평면도이다.
도 16에 도시된 TFT 기판은 도 10에 도시된 TFT 기판과 대비하여 스토리지 라인(252)과 드레인 전극(210)의 중첩 면적이 증가하도록 드레인 전극(210)의 면적이 증대된 것을 제외하고는 동일한 구성 요소들을 구비하므로 중복된 구성요소들에 대한 설명은 생략하기로 한다.
드레인 전극(210)은 층간 절연막(118)을 사이에 두고 스토리지 라인(252)을 포획하면서 투과홀(220)을 통해 화소 전극(222)과 접속된다. 구체적으로, 드레인 전극(210)에서 스토리지 라인(252)을 포획하면서 중첩된 부분은 스토리지 라인(152)을 따라 길게 형성되어 양측의 데이터 라인(104)와 인접하게 되고, 그 중첩 부분으로부터 화소 전극(222)의 안쪽으로 돌출되어 투과홀(120)을 통해 노출된 화소 전극(122)과 접속된다. 이에 따라, 드레인 전극(210)과 스토리지 라인(252)의 중첩 면적이 증가함으로써 스토리지 캐패시터(260)의 용량이 증가된다. 구체적으로, 스토리지 캐패시터(260)는 스토리지 라인(252)이 제2 액티브층(150)과 게이트 절연막(112)을 사이에 두고 중첩되어 형성된 제1 스토리지 캐패시터와, 그 스토리지 라인(252)과 드레인 전극(210)이 층간 절연막(118)을 사이에 두고 중첩되어 형성된 제2 스토리지 캐패시터가 병렬 접속된 구조로 형성된다. 여기서, 스토리지 라인(252)과 드레인 전극(210)의 중첩 면적 증가로 제2 스토리지 캐패시터의 용량이 증가함으로써 제1 및 제2 스토리지 캐패시터 용량의 합을 갖는 스토리지 캐패시터(260)의 전체 용량이 증가하게 된다.
상술한 바와 같이, 본 발명에 따른 폴리형 TFT 기판의 제조 방법은 화소 전극을 이중 구조의 게이트 라인, 게이트 전극, 스토리지 라인과 함께 형성함으로써 4마스크 공정으로 공정을 단순화시킬 수 있게 된다.
또한, 본 발명에 따른 폴리형 TFT 기판의 제조 방법은 이중 구조의 투명 도전층 및 금속층을 패터닝할 때, 상부의 금속층을 건식 식각 방법으로 한번 더 식각함으로써 투명 도전층의 언더 컷 부분을 제거할 수 있게 된다. 이에 따라, 투명 도전층의 언더컷 부분으로 인한 TFT 특성 저하 및 공정 불량을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
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- 기판 상에 버퍼막을 형성하는 단계와;상기 버퍼막 상에 제1 액티브층을 형성하는 단계와;상기 제1 액티브층을 덮는 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위에 투명한 하부 도전층과 상부 도전층이 적층된 이중 도전층을 형성하는 단계와;상기 이중 도전층을 패터닝하고, 패터닝된 이중 도전층 중 투명한 하부 도전층의 언더 컷 부분을 제거하여 게이트 라인, 게이트 전극 및 화소 전극을 함께 형성하는 단계와;상기 게이트 라인, 게이트 전극, 화소 전극을 덮는 층간 절연막을 형성하는 단계와;상기 제1 액티브층의 소스 및 드레인 영역을 각각 노출시키는 소스 및 드레인 컨택홀과, 상기 화소 전극의 투명한 하부 도전층을 노출시키는 투과홀을 형성하는 단계와;상기 층간 절연막 위에 상기 게이트 라인과 교차하는 데이터 라인, 상기 제1 액티브층의 소스 및 드레인 영역 각각과 접속된 소스 및 드레인 전극을 형성하는 단계를 포함하며,상기 게이트 라인, 게이트 전극, 화소 전극을 형성하는 단계는상기 상부 도전층 위에 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 마스크로 하여 상기 상부 도전층을 제1 습식 식각 공정으로 패터닝하는 단계와;상기 투명한 하부 도전층을 제2 습식 식각 공정으로 패터닝하는 단계와;상기 패터닝된 상부 도전층 위에 잔존하도록 상기 포토레지스트 패턴을 애싱하는 단계와;상기 애싱된 포토레지스트 패턴을 마스크로 하여 상기 패터닝된 상부 도전층의 양측부를 식각하여 상기 상부 도전층 및 투명한 하부 도전층의 패터닝 단계에서 발생된 투명한 하부 도전층의 언더컷 부분을 제거하는 단계와;상기 잔존하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
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- 제 5 항에 있어서,상기 패터닝된 상부 도전층의 양측부는 건식 식각 공정으로 식각되는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 5 항에 있어서,상기 투명한 하부 도전층은 투명 도전층이고, 상기 상부 도전층은 금속층인 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 5 항에 있어서,상기 드레인 전극과 접속된 스토리지 캐패시터를 형성하는 단계를 추가로 포함하고, 상기 스토리지 캐패시터를 형성하는 단계는,상기 제1 액티브층으로부터 신장된 제2 액티브층을 형성하는 단계와;상기 게이트 절연막을 사이에 두고 상기 제2 액티브층과 중첩된 스토리지 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 스토리지 라인은 상기 이중 도전층 구조로 형성된 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 5 항에 있어서,상기 투과홀은상기 층간 절연막 및 상기 화소 전극의 상부 도전층을 관통하여 형성된 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 10 항에 있어서,상기 드레인 전극은 상기 스토리지 라인을 가로질러 상기 투과홀을 통해 노출된 상기 화소 전극의 상부 도전층의 측면 및 하부 도전층의 표면과 접속된 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 13 항에 있어서,상기 스토리지 캐패시터를 형성하는 단계는상기 드레인 전극이 상기 스토리지 라인과 상기 층간 절연막을 사이에 두고 중첩되게 하여 제2 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
- 제 14 항에 있어서,상기 드레인 전극은 상기 스토리지 라인을 포획하면서 양측의 데이터 라인과 인접하게 형성된 것을 특징으로 하는 폴리형 박막 트랜지스터 기판의 제조 방법.
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