JP4408012B2 - 半導体装置の作製方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタの作製方法に係り、ゲートオーバーラップ構造の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）に適用することができる半導体装置の作製方法に関する。
【０００２】
【従来の技術】
液晶を用いた表示装置は、液晶テレビ受像器に代表されるように２０インチを越える大型画面の商品が実用化されている。近年では多結晶シリコン膜を活性層に用いたＴＦＴで、駆動回路一体型の液晶表示装置が実現されている。
【０００３】
しかし、多結晶シリコン膜を用いたＴＦＴはドレイン接合耐圧が低く、接合漏れ電流（以下、オフリーク電流と呼ぶ）が大きくなるという欠点が指摘されている。その対策として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造を形成することが有効であることが知られている。
【０００４】
また、ドレイン領域近傍での高電界が生じ、発生したホットキャリアがＬＤＤ領域上のゲート絶縁膜にトラップされ、しきい値電圧など素子特性が大幅に変動し、低下する現象が問題として指摘されている。ホットキャリアによる劣化を防止するためにはＬＤＤ領域がゲート電極とオーバーラップしたＴＦＴが特開２０００−２９４７８７号公報などに開示されている。ゲートオーパーラップＬＤＤ構造のＴＦＴは、通常のＬＤＤ構造のＴＦＴと比較して電流駆動能力が高く、ドレイン領域近傍での高電界を有効に緩和してホットキャリアによる劣化を抑止している。
【０００５】
しかしながら、上記公報に開示されたゲートオーパーラップＬＤＤ構造のＴＦＴは、ＬＤＤを形成する不純物領域を半導体層に形成した後ゲート電極を重ね合わせることにより、設計ルールの縮小に伴いゲート電極とのオーバーラップ量を正確に作り込むことができない。
【０００６】
一方、自己整合的にゲートオーバーラップＬＤＤ構造のＴＦＴを作製する好適な一例は、特開２００２−１４３３７号公報に開示されている。同公報開示の技術は、少なくとも二層積層した導電層を１回の光露光処理と複数回のエッチング加工により、上層部と下層部の導電層の寸法を異ならせ、その寸法差と膜厚差を利用してイオンドーピングすることにより自己整合的にゲート電極とオーバーラップするＬＤＤ領域を形成することを可能とするものである。
【０００７】
勿論、ホットキャリアの劣化対策としてゲート電極とオーバーラップするＬＤＤの機能を最大限に発揮させるためには、ＴＦＴの駆動電圧に応じてＬＤＤの長さ（チャネル長に対する長さ）を最適化する必要がある。すなわち、ドレイン領域近傍の高電界を有効に緩和するのに最適な長さがある。
【０００８】
上記公報で開示の技術は、二層積層させた導電層をテーパー形状にエッチング加工する第１段階と、テーパー形状を有する導電層のうち、上層のみを選択的に異方性エッチング加工する第２段階とを有し、テーパー角を制御することによりＬＤＤの長さを調節できる点に特徴がある。
【０００９】
【発明が解決しようとする課題】
ゲート電極に限らず、マスクパターンに基づいて被膜の端部又は側壁部をテーパー状にエッチング加工するには、ドライエッチング法でマスクパターンの幅を同時に後退させながら被加工物をエッチングすることで可能となる。その為にはエッチングするガス種の選択と、バイアス電圧の制御、マスクパターンの材料と被膜との選択比が重要となる。
【００１０】
少なくとも二層の積層構造を有するゲート電極を用いる従来の技術では、ＬＤＤの長さを制御するにはゲート電極の加工段階における端部のテーパー角（基板表面と成す角度）を小さくする必要がある。それにはマスクパターンの後退量を大きくする必要がある。マスクパターンは蝕刻されて後退するため膜厚を厚くしてマージンを見込んでおく必要がある。その結果、微細なマスクパターンを形成出来なくなるという問題点がある。
【００１１】
また、エッチング加工の選択比に関する問題は、エッチングガスと被加工物の材質との関係を考慮する必要がある。表示装置の分野では、画面サイズの大型化に伴って信号遅延の問題を解決する必要があり、アルミニウムに代表される抵抗率の低い材料を用いる必要がる。具体的には、２０インチ程度の画面サイズを考慮するとシート抵抗で０．２Ω／□以下が必要となる。
【００１２】
チャネル長１０μm程度のＴＦＴに対し１０〜２０Vで駆動するには、１μm以上（好ましくは１．５μm以上）のＬＤＤ長さ（ゲート電極とオーバーラップする部位の長さ）が必要となる。この場合、上記従来技術に従えば、厚さ０．５μmのアルミニウム膜に対し、概略２０度のテーパー角を設ける必要がある。しかし、アルミニウムはテーパー加工が困難な材料であり、このような小さい角度のテーパー角をドライエッチング法で作り込むことは不可能であった。
【００１３】
本発明は上記問題点に鑑みなされたものであり、自己整合的に形成するゲート電極にオーバーラップするＬＤＤの寸法の設計自由度を与え、特にホットキャリア耐性に優れたＴＦＴを再現性良く作製する技術を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本出願人によれば、ホットキャリアに対する劣化を抑制するために必要なゲート電極とオーバーラップするＬＤＤの長さ（以下、この長さを便宜上Ｌovと表記する）については以下のように考察されている。
【００１５】
まず、ＴＦＴの劣化に対してＬovが所定の値である場合に、電界効果移動度の最大値が１０％低下する時間を寿命時間と定義して、図１１で示すようにドレイン電圧の逆数を片対数グラフにプロットして得られる直線的な関係から、寿命時間が１０年となる電圧を１０年保証電圧として導出する。例えば、図１１において、Ｌovが１．０μmのＴＦＴにおける１０年保証電圧は１６Vである。図１２はこのようにして求めた推定保証電圧を、Ｌovが０．５μm、０．７８μm、１．０μm、１．５μm、１．７μmのそれぞれの場合における値をプロットしたグラフである。また図１２では、バイアスストレス試験で、ＴＦＴのオン電流値が１０％変動するまでの時間が２０時間となるドレイン電圧値を２０時間保証電圧として示している。
【００１６】
ホットキャリア効果による劣化は、駆動電圧が低ければほとんど問題とならないが、１０V以上で駆動する場合には無視出来なくなる。図１２から明らかなように、
駆動電圧が１６Vである場合には、Ｌovが１μm以上、好ましくは１．５μm以上とする必要があることを示している。
【００１７】
上記要件を満足するために、本発明は、自己整合的にゲート電極とオーバーラップするＬＤＤを形成する半導体装置の作製方法であって、ゲート電極を複数の導電層から成る積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、下層である第１導電層の方が長い形状とすると共に、当該ゲート電極をＬＤＤを形成するイオンドーピング時のマスクとして利用するものである。この時、ゲート電極とオーバーラップするＬＤＤ、すなわちＬovを１μm以上、好ましくは１．５μm以上とするために、ゲート電極を形成するマスクパターンの形状に加工を加え、ドライエッチングと組み合わせることで最適な形状を得ることを特徴を有する。
【００１８】
本発明の構成は、半導体層上にゲート絶縁膜を介して下層部側の第１導電層と、上層部側の第２導電層とから成る積層構造体を形成し、その積層構造体上にマスクパターンを形成し、第２導電層及び第１導電層をエッチングして端部にテーパー部を有する第１の導電層パターンを形成し、第１の導電層パターン上に残存するマスクパターンの端部を後退させ、当該マスクパターンに基づいて第１の導電層パターンにおける第２導電層を選択的にエッチングして第２の導電層パターンを形成することで第１導電層と第２導電層のチャネル長方向の幅が異なり、第１導電層の方が長い第２の導電層パターンが形成される。第１導電層が突出する長さは１μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第１導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第２の導電層パターンはゲート電極とて用いることができる。
【００１９】
上記発明の構成において、適した第１導電層と第２導電層の組み合わせは、第１導電層はタングステンであり、第２導電層はアルミニウム又はアルミニウムを主成分とする金属である。また、マスクパターンの端部を後退させるには酸素プラズマ処理が適している。
【００２０】
本発明の構成は、半導体層上にゲート絶縁膜を介して、第１導電層、第２導電層、第３導電層を順次積層して積層構造体を形成し、その上にマスクパターンを形成してそれぞれの端部にテーパー部を有する第１の導電層パターンを形成し、第１の導電層パターン上に残存するマスクパターンの端部を後退させ、当該マスクパターンに基づいて第１の導電層パターンにおける第３導電層及び第２導電層を選択的にエッチングして第２の導電層パターンを形成することで第１導電層と第２導電層のチャネル長方向の幅が異なり、第１導電層の方が長い第２の導電層パターンが形成される。第１導電層が突出する長さは１μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第１導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第２の導電層パターンはゲート電極として用いることができる。
【００２１】
上記発明の構成において、適した第１導電層と第２導電層と第３導電層との組み合わせは、第１導電層はタングステンであり、第２導電層はアルミニウム又はアルミニウムを主成分とする合金もしくは化合物であり、第３導電層は窒化チタンである。また、マスクパターンの端部を後退させるには酸素プラズマ処理が適している。
【００２２】
本発明の構成は、半導体層上にゲート絶縁膜を介して下層部側の第１導電層と上層部側の第２導電層とから成る積層構造体を形成し、その上にマスクパターンを形成し、当該マスクパターンの端部におけるテーパー角を小さくするプラズマ処理を行い、当該マスクパターンを用いて積層体の第２導電層及び第１導電層をエッチングして、端部にテーパー部を有する第１の導電層パターンを形成し、第１の導電層パターンにおける第２導電層を選択的にエッチングして、第２の導電層パターンを形成することで第１導電層と第２導電層のチャネル長方向の幅が異なり、第１導電層の方が長い第２の導電層パターンが形成される。第１導電層が突出する長さは１μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第１導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第２の導電層パターンはゲート電極として用いることができる。
【００２３】
上記発明の構成において、適した第１導電層と第２導電層の組み合わせは、第１導電層はタングステンであり、第２導電層はアルミニウム又はアルミニウムを主成分とする金属である。また、マスクパターンの幅を縮小するには酸素プラズマ処理が適している。
【００２４】
本発明の構成は、半導体層上にゲート絶縁膜を介して、第１導電層、第２導電層、第３導電層を順次積層して積層構造体を形成し、その上にマスクパターンを形成し、第３導電層をエッチングすると共に当該マスクパターンの端部におけるテーパー角を小さくするプラズマ処理を行い、当該マスクパターンを用いて積層体の第２導電層及び第１導電層をエッチングして、端部にテーパー部を有する第１の導電層パターンを形成し、第１の導電層パターンにおける第２導電層を選択的にエッチングして第２の導電層パターンを形成することで第１導電層と第２導電層のチャネル長方向の幅が異なり、第１導電層の方が長い第２の導電層パターンが形成される。第１導電層が突出する長さは１μm以上とすることが可能となり、これを電界で加速されたイオンの遮蔽マスクとして用いることで第１導電層パターンと重なる低濃度ドレイン領域を形成することが可能となる。即ち、自己整合的に低濃度ドレイン領域を形成することができる。勿論、第２の導電層パターンはゲート電極とて用いることができる。
【００２５】
上記発明の構成において、適した第１導電層と第２導電層と第３導電層との組み合わせは、第１導電層はタングステンであり、第２導電層はアルミニウム又はアルミニウムを主成分とする合金もしくは化合物であり、第３導電層は窒化チタンである。また、マスクパターンの幅を縮小するにはフッ素系のガスを用いたプラズマ処理が適している。
【００２６】
上記の様にゲート電極を複数の導電層から成る積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、第１導電層の方が長い形態とする場合において、テーパーエッチング加工と、異方性エッチング加工との間に、マスクパターンを後退させ細く加工する段階を設けることにより、第１導電層のチャネル長方向の長さを１μm以上とすることができる。このゲート電極をイオンドーピング時のマスクとすることで、ゲート電極とオーバーラップするＬＤＤ領域の長さを１μm以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。また、以下に示す実施形態の全体を通して同じ要素には同じ符号を付するものとする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、本発明は以下に示す実施の形態に限定されるものでなく、その要旨を逸脱しない範囲で各種の変形を許容するものである。
【００２８】
（実施の形態１）
本実施形態は、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上とするための工程について示す。詳しくは、第１の導電層パターンを形成した後、その上に残存するマスクパターンの端部を後退させる処理を行い、当該マスクパターンに基づいて第１の導電層パターンにおける第２導電層を選択的にエッチングして第２の導電層パターンを形成する一態様について説明する。
【００２９】
図１（Ａ）においてガラス基板１００上に第１絶縁膜（下地膜）１０１、半導体層１０２、第２絶縁膜（ゲート絶縁膜）１０３が形成され、その上に第１導電層１０４、第２導電層１０５、第３導電層１０６が形成されている。マスクパターン１０７は光露光工程によりフォトレジストを用いて形成する。
【００３０】
第１導電層はタングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）などの高融点金属を３０〜５０nmの厚さで形成し、第２導電層はアルミニウム、又はアルミニウムを主成分とする合金もしくは化合物（代表的には、アルミニウムにチタン、シリコン、スカンジウム、ニオブから選ばれた一種又は複数種を０．１〜５重量％含む合金もしくは化合物）で３００〜６００nmの厚さに形成する。これはＡｌの熱安定性を向上させる目的であり、アルミスパイクなどの発生を防ぐ目的がある。
【００３１】
第３導電層はタングステン（Ｗ）、クロム（Ｃｒ）、チタン（Ｔｉ）などの高融点金属又はその窒化物を用いる。但し、第３導電層はアルミニウムを中心とする積層構造体の耐熱性をより向上させるために設けるものであり、本発明の構成において必須の構成要件とはならない。窒化チタンはアルミニウムと同じエッチングガスで加工できるので、第１導電層をタングステンとする組み合わせにより、選択加工を容易とする。
【００３２】
次に、図１（Ｂ）に示すように、ドライエッチングにより第２導電層１０５と第３導電層１０６のエッチングを行う。エッチングガスには、ＢＣｌ3、Ｃｌ2、ＣＦ4を用いる。エッチング速度の向上にはＥＣＲ(Electron Cyclotron Resonance)やＩＣＰ(Inductively Coupled Plasma)などの高密度プラズマ源を用いたドライエッチング装置を用いる。また、マスクパターンに基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。
【００３３】
レジストで形成したマスクパターン１０７は電界で加速されたイオンによりスパッタされ、反応副生成物が被加工物の側壁に付着する。これは側壁保護膜とも呼ばれるが、この段階の加工でアルミニウムを主成分とする第２導電層をテーパー形状とする理由は、この側壁保護膜の排除である。つまり、図３（Ａ）で示すようにテーパー部を有する第２導電層１０５に対し、その後異方性エッチングを行っても反応副生成物が側壁に堆積しにくいので、図３（Ｂ）で示すように残渣を残すことなくエッチング加工して第２導電層１０５'のパターンを形成することができる。これに対し図４（Ａ）のように第２導電層１０５の側壁がほぼ垂直であるとエッチング加工時に反応副生成物が堆積し、図４（Ｂ）で示すようにその後異方性エッチングしても、その反応副生成物が残ってしまい形状不良となる。すなわち、この段階で少なくとも第２導電層をテーパー形状に加工しておくと側壁保護膜を排除することができる。
【００３４】
次に、図１（Ｃ）に示すようにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2に切り替えて第１導電層であるタングステンのエッチングを行う。勿論、導電層の全層を同時にエッチングしても良いが、膜厚の厚い第２導電層１０５のエッチング時にはエッチング速度のバラツキを見込んでエッチング時間を長めに設定する必要がある。その場合、下地が酸化珪素であると蝕刻されて極端に薄くなってしまう。これを防ぐためこのように二段階のエッチング加工を行う。
【００３５】
こうして、図１（Ｃ）で示すように、第２絶縁膜１０３上に第１導電層１０４'、第２導電層１０５'、第３導電層１０６'から成る第１の導電層パターン１０８が形成される。端部におけるテーパー形状の基板１００の表面との成す角度は１０〜２０度にする。この角度は主に第２導電層の膜厚との関係で決まるが、このテーパー部の占める長さが概略０．５〜１．５μmとなるようにする。
【００３６】
その後、フォトレジストで形成したマスクパターン１０７を、酸素プラズマ処理によりその端部を後退させる処理を行う。酸素プラズマ処理によりマスクパターン１０７の部材であるフォトレジストは蝕刻されて全体的に縮小することになる。パターン幅の後退幅は処理時間により自由に設定することができるが、この後退幅によりＬovの長さをほぼ決定することができる（図１（Ｄ））。
【００３７】
そして、エッチングガスにＢＣｌ3、Ｃｌ2を用いて、第２導電層１０５'及び第３導電層１０６'をマスクパターン１０７'に基づいて選択的にエッチングする。この場合、基板側に印加するバイアス電圧は低くして第１導電層１０４'は残存せしめるようにする。第２導電層１０５'の端部は第１導電層１０４'よりも内側に後退し、後述するようにその後退幅でＬovの長さが決まる。こうして第１導電層１０４'、第２導電層１０５''、 第３導電層１０６''から成る第２の導電層パターン１０９が形成され、これが半導体層１０２と交差する部位においてゲート電極となる（図１（Ｅ））。
【００３８】
半導体層１０３への一導電型不純物の添加、すなわちＬＤＤやソース・ドレイン領域の形成は、第２の導電層パターン１０９を用いて自己整合的に形成することが出来る。図２（Ａ）はゲート電極とオーバーラップするＬＤＤを形成するためのドーピング処理であり、一導電型不純物のイオンを第１導電層１０４'を通過させて、その下層部に位置する半導体層１０２に添加して第１濃度の一導電型不純物領域１１０を形成する。第２絶縁層や第１導電層の膜厚にもよるが、この場合には５０kV以上の加速電圧を要する。第１濃度の一導電型不純物領域１１０の不純物濃度は、ＬＤＤを前提とすると１×１０16〜５×１０18/cm3（ピーク値）とする。
【００３９】
ソース・ドレイン領域を形成するドーピング処理は、第２の導電層パターン１０９をイオンの遮蔽マスクとして用い、第１濃度の一導電型不純物領域１１０の外側に第２濃度の一導電型不純物領域１１１を形成する。この場合には加速電圧を３０kV以下として行う。第２濃度の一導電型不純物領域１１１の不純物濃度は１×１０19〜５×１０21/cm3（ピーク値）とする。
【００４０】
その後、窒化珪素を用いる第３絶縁層１１２、低誘電率の有機化合物材料を用いた第４絶縁膜１１３、配線１１４を形成する。
【００４１】
以上のように、本実施形態は、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上を有するＴＦＴを形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さを１μm以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。
【００４２】
（実施の形態２）
本実施形態は、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上とするための工程について示す。詳しくは、ゲート電極を形成するための積層構造体上にマスクパターンを形成し、当該マスクパターンの端部におけるテーパー角を小さくするプラズマ処理を行い、当該マスクパターンを用いて積層体をエッチングして、端部にテーパー部を有する第１の導電層パターンを形成し、さらに第１の導電層パターンにおける第２導電層を選択的にエッチングして第２の導電層パターンを形成する一態様について説明する。
【００４３】
まず、実施形態１で示す図１（Ａ）と同じように、基板１００上に第１絶縁膜１０１、半導体層１０２、第２絶縁膜１０３、第１導電層１０４、第２導電層１０５、第３導電層１０６、マスクパターン１０７を形成する（図５（Ａ））。
【００４４】
次いで、プラズマ処理によりマスクパターン１０７の端部におけるテーパー角を小さくする処理を行う。また、同時に第３導電層１０６の除去を行う。適用可能なエッチングガスはフッ素系のガスであり、六フッ化硫黄（ＳＦ6）、三フッ化窒素（ＮＦ3）などである。
【００４５】
テーパー角は基板の主表面とマスクパターンの側壁の成す角度、又は図７で示すようにマスクパターンとその下地にある被膜の表面との成す角度である。マスクパターンの初期状態におけるテーパー角α１に対し、プラズマ処理後のテーパー角α２は小さくすることができる。すなわち、フッ素系ガスによりレジストは蝕刻され、それにより端部は後退し、さらにテーパー角は小さくなる。この時マスクパターンは、初期の断面形状として矩形よりはむしろある程度テーパーが付いていた方が後退量を大きくすることができる。図５（Ｂ）はプラズマ処理後のマスクパターン１０７'と第３導電層１０６'を示している。
【００４６】
次に、図５（Ｃ）に示すように、ドライエッチングにより第２導電層１０５と第３導電層１０６'のエッチングを行う。エッチングガスには、ＢＣｌ3、Ｃｌ2、ＣＦ4を用いる。マスクパターン１０７'に基づく加工形状において、端部もしくは側壁部をテーパー形状に加工するためには、基板側に負のバイアス電圧を印加する。前段階でマスクパターンの端部のテーパー角を小さくしておくことにより、当該マスクパターン１０７'の後退量が大きくなり、このエッチング工程で蝕刻される第２導電層１０５の側壁部のテーパー角を小さくすることができる。
【００４７】
次に、図５（Ｄ）に示すようにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2に切り替えて第１導電層１０４であるタングステンのエッチングを行う。こうして第２絶縁膜１０３上に第１導電層１０４'、第２導電層１０５'、第３導電層１０６'から成る第１の導電層パターン１０８が形成される。端部におけるテーパー形状の基板表面との成す角度は１０〜２０度にする。この角度は主に第２導電層の膜厚との関係で決まるが、このテーパー部の占める長さが概略０．５〜１μmとなるようにすることができる。
【００４８】
そして、エッチングガスにＢＣｌ3、Ｃｌ2を用いて、第２導電層１０５'及び第３導電層１０６'をマスクパターン１０７'に基づいて選択的にエッチングする。この場合、基板側に印加するバイアス電圧は低くして第１導電層１０４'は残存せしめるようにする。第２導電層１０５'の端部は第１導電層１０４'よりも内側に後退し、後述するようにその後退幅でＬovの長さが決まる。こうして第１導電層１０４'、第２導電層１０５''、 第３導電層１０６''から成る第２の導電層パターン１０９が形成され、これが半導体層１０２と交差する部位においてゲート電極となる（図５（Ｅ））。
【００４９】
以降、実施形態１と同様に図２に示す工程に従えば、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上を有するＴＦＴを形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さを１μm以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。
【００５０】
【実施例】
（実施例１）
本実施例は、実施形態１に基づく工程に従って、ゲート電極を加工する一例について示す。本実施例は図１を参照して説明する。
【００５１】
まず、アルミノシリケートガラス基板１００上にプラズマＣＶＤ法で１５０nmの酸窒化珪素膜で第１絶縁層１０１を形成する。半導体層１０２は５０nmの非晶質珪素膜をレーザーアニールにより結晶化した結晶性珪素膜で形成し、島状に孤立分離するように形成する。第２絶縁膜１０３は、ＳｉＨ4とＮ2ＯをソースガスとしてプラズマＣＶＤ法により１１５nmの酸窒化珪素膜を形成する。タングステンで形成する第１導電層１０４は３０nmの厚さとし、珪素を含有するアルミニウムで形成する第２導電層１０５は５００nmの厚さとし、窒化チタンで形成する第３導電層１０６は２０nmで形成する。マスクパターン１０７はポジ型のフォトレジストで１．５μmの厚さに形成する。マスクパターンの幅は適宜設定すれば良いが、本実施例においては４．５μmと１０μmのマスクパターンで光露光形成した。（図１（Ａ））
【００５２】
次に、ドライエッチングにより第２導電層（珪素を含有するアルミニウム）１０５と第３導電層（窒化チタン）１０６のエッチングを行う。エッチングにはＩＣＰエッチング装置を用いる。図６はＩＣＰエッチング装置の構成を示す。反応室８０１にはエッチング用のガス供給手段８０３、反応室内を減圧状態に保持する排気手段８０４が連結されている。プラズマ生成手段は反応室８０１に石英板を介して誘導結合するスパイラルコイル８０２、高周波（１３．５６MHz）電力供給手段８０５から成っている。基板側へのバイアス印加は高周波（１３．５６MHz）電力供給手段８０６で行い、基板を載置するステージに自己バイアスが発生するような構成となっている。エッチング加工には供給するエッチングガス種と、高周波（１３．５６MHz）電力供給手段８０６、８０７により供給されるそれぞれの高周波電力、エッチング圧力が主なパラメータとなる。
【００５３】
図１（Ｂ）のエッチング加工には、エッチングガスとしてＢＣｌ3、Ｃｌ2、ＣＦ4を用いる。エッチング圧力は０．７Paとし、８００Wのプラズマ生成用の電力、５００Wの基板バイアス用の電力を供給する。続いて図１（Ｃ）に示すようにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2に切り替えて第１導電層であるタングステンのエッチングを行う。この時のエッチング条件は、エッチング圧力１．０Pa、５００Wのプラズマ生成用の電力、２０Wの基板バイアス用の電力を供給する。以上のようにして、第１の導電層パターン１０８が形成することができる。
【００５４】
その後、フォトレジストで形成したマスクパターン１０７を酸素プラズマ処理によりその端部を後退させる処理を行う。酸素プラズマ処理は同様にＩＣＰエッチング装置を用い、Ｏ2を８０sccm供給し、１．２Paの処理圧力で４５０Wのプラズマ生成用の電力、１００Wの基板バイアス用の電力を供給し３０secの処理を行う。酸素プラズマ処理によりフォトレジストで形成したマスクパターン１０７はその幅及び膜厚が縮小する。（図１（Ｄ））
【００５５】
次に、そして、エッチングガスにＢＣｌ3、Ｃｌ2を用いて異方性エッチングを行い、主として第２導電層１０５'の加工を行う。エッチング圧力は１．２Paとし、５００Wのプラズマ生成用の電力、１００Wの基板バイアス用の電力を供給する。第２導電層１０５'の端部は第１導電層１０４'よりも内側に後退する。こうして第２の導電層パターン１０９が形成され、これが半導体層１０２と交差する部位においてゲート電極となる。そして、第１導電層１０４'の端部からに後退幅は１〜２μmとすることが可能である。図８で示すようにこの後退幅ｄがＬov長を決める長さとなる。表１は本実施例と同様の工程において、上記の酸素プラズマ処理の有無による後退幅ｄを比較した表である。
【００５６】
【表１】
Figure 0004408012
【００５７】
マスクのパターン幅にも依存するが、表１から明らかなように、酸素プラズマ処理がある場合には１．２〜１．７μmの後退幅が得られるのに対し、酸素プラズマ処理をしない場合にはそれが０．５〜０．７μmに留まっている。
【００５８】
図９は酸素プラズマ処理を行った場合の代表的な加工形状を示す走査電子顕微鏡（ＳＥＭ）像である。下層からタングステン層、アルミニウム層、マスク材であるレジストが積層形成されている状態を示している。同図は斜方から観察したＳＥＭ像であるが、アルミニウム層の後退幅もしくはタングステン層の突出幅は１．５μm程度と見込まれている。
【００５９】
このエッチング加工の最終段階において、マスクパターンの厚さは当初の１０分の１程度となるが、レジストの膜厚と酸素プラズマ処理との兼ね合いで、その後退幅を自由に設定することができる。即ち、ゲート電極とオーバーラップするＬＤＤを有するＴＦＴ（ゲートオーバーラップＴＦＴ）のＬov長を自由に設定することができる。
【００６０】
以降、ＬＤＤを形成する第１濃度の一導電型不純物領域１１０に１×１０16〜５×１０18/cm3（ピーク値）の濃度でリン又はボロンを５０kVの加速電圧でイオンドーピング処理により添加する。（図２（Ａ））
【００６１】
さらに、ソース・ドレイン領域を形成するドーピング処理は、第２の導電層パターン１０９をイオンの遮蔽マスクとして用い、第１濃度の一導電型不純物領域１１０の外側に第２濃度の一導電型不純物領域１１１を形成する。この場合には加速電圧を１０kVとして、リン又はボロンの濃度を１×１０19〜５×１０21/cm3（ピーク値）として形成する。（図２（Ｂ））
【００６２】
その後、プラズマＣＶＤ法で水素を含有する酸窒化珪素を１００nmの厚さで形成し、感光性又は非感応性のアクリル又はポリイミド樹脂を１μmの厚さに形成して第４絶縁膜１１３を形成する。さらに必要に応じて配線１１４を形成する。
【００６３】
以上のようにして、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上を有するＴＦＴを形成することができる。
【００６４】
（実施例２）
本実施例は、実施形態１に基づく工程に従って、ゲート電極を加工する一例について示す。本実施例は図５を参照して説明する。
【００６５】
まず、実施例１と同様に、基板１００上に酸窒化珪素膜で成る第１絶縁膜１０１、結晶性珪素膜で成る半導体層１０２、酸窒化珪素膜で成る第２絶縁膜１０３、第１導電層１０４（タングステン）、第２導電層１０５（珪素を含有するアルミニウム）、第３導電層１０６（窒化チタン）、マスクパターン１０７を形成する（図５（Ａ））。
【００６６】
次いで、プラズマ処理によりマスクパターン１０７の端部におけるテーパー角を小さくする処理と同時に第３導電層１０６の除去を行う。プラズマ処理は、ＳＦ６を用い、処理圧力は１．９Ｐａとし、５００Ｗのプラズマ生成用の電力、３００Ｗの基板バイアス用の電力を供給する。この処理により第３導電層１０６はエッチングされ、マスクパターン１０７も蝕刻されて端部のテーパー角を小さくすることができる。（図５（Ｂ））
【００６７】
次に、第２導電層１０５であるアルミニウムのエッチングを主な目的とするテーパーエッチング加工を行う。エッチングガスとしてＢＣｌ3、Ｃｌ2、ＣＦ4を用いる。エッチング圧力は０．７Paとし、８００Wのプラズマ生成用の電力、５００Wの基板バイアス用の電力を供給する。（図５（Ｃ））
【００６８】
続いて、に示すようにエッチングガスをＣＦ4、Ｃｌ2、Ｏ2に切り替えて第１導電層１０４であるタングステンのエッチングを行う。この時のエッチング条件は、エッチング圧力１．０Pa、５００Wのプラズマ生成用の電力、２０Wの基板バイアス用の電力を供給する。以上のようにして、第１の導電層パターン１０８が形成することができる。（図５（Ｄ））
【００６９】
次に、そして、エッチングガスにＢＣｌ3、Ｃｌ2を用いて異方性エッチングを行い、主として第２導電層１０５'の加工を行う。エッチング圧力は１．２Paとし、５００Wのプラズマ生成用の電力、１００Wの基板バイアス用の電力を供給する。第２導電層１０５'の端部は第１導電層１０４'よりも内側に後退する。（図５（Ｅ））
【００７０】
こうして第２の導電層パターン１０９が形成され、これが半導体層１０２と交差する部位においてゲート電極となる。第１導電層１０４’の端部からの後退幅は１〜２μｍとすることが可能である。表２は本実施例と同様の工程において、上記のプラズマ処理の有無による後退幅ｄを比較した表である。
【００７１】
【表２】
Figure 0004408012
【００７２】
マスクのパターン幅にも依存するが、表２から明らかなように、プラズマ処理がある場合には後退幅が０．４５μｍ程度増加して１．２〜１．７μｍの後退幅が得られるのに対し、プラズマ処理をしない場合にはそれが０．５〜０．７μｍに留まっている。
【００７３】
図１０はプラズマ処理を行った場合の代表的な加工形状を示す走査電子顕微鏡（ＳＥＭ）像である。下層からタングステン層、アルミニウム層、マスク材であるレジストが積層形成されている状態を示している。同図は斜方から観察したＳＥＭ像であるが、アルミニウム層の後退幅もしくはタングステン層の突出幅は１．５μm程度と見込まれている。
【００７４】
以降、実施例１と同様にゲートオーバーラップＴＦＴを作製することができる。
【００７５】
（実施例３）
本発明は様々な表示画面を設けた半導体装置に適用することができる。特に表示画面の対角が２０インチを越える大画面の半導体装置に対して有用である。
【００７６】
図１４は表示パネル９０１を筐体９００に組み込んだ半導体装置の一構成例であり、テレビ受像器やコンピュータのモニタシステムとして適用できるものである。筐体９００には半導体集積回路で形成した増幅器や高周波回路、及びメモリ機能として半導体メモリもしくはハードディスクなど磁気メモリなどを組み込んで画像表示機能を充足させる電子回路基板９０２や音声を再生するスピーカ９０３が装着されている。
【００７７】
表示パネル９０１は本発明に係るゲートオーバーラップＴＦＴを用いて、ＴＦＴをマトリクス状に配列させて成るアクティブマトリクス画素回路９０４、走査線駆動回路９０５、データ線駆動回路９０６を一体形成したドライバ一体型とすることができる。
【００７８】
図１３はアクティブマトリクス画素回路９０４の主要な構成を示す図である。半導体層３０１と交差するゲート電極３０２とデータ信号線３０３が同一層で形成されている。すなわち、少なくともアルミニウムを主成分とする導電層を一層含む積層体で形成され、そのゲート電極もしくは配線のパターンを形成するエッチング加工は実施例１又は２により行うものである。これにより、Ｌov長が１μm以上のゲートオーバーラップＴＦＴを形成することが可能であり、データ信号線も低抵抗化を図ることができる。ゲート信号線３０４は層間絶縁膜を介してその上層に形成され、コンタクトホールを介してゲート電極３０２と接続する構成となっている。勿論、この配線もアルミニウムで形成可能であり、配線の低抵抗化を実現できる。データ信号線３０３と半導体層３０１を接続する配線３０５もゲート信号線３０４と同一層で形成可能である。画素電極３０６は酸化インジウムと酸化スズの化合物であるＩＴＯ(Indium Tin Oxide)を用いて形成している。なお、このような画素の詳細については、特開２００１−３１３３９７号公報で開示されている。
【００７９】
本実施例では半導体装置に一例を示したが、本発明は本実施例に限定されず様々な半導体装置に適用することができる。例えば、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）に加え、冷蔵庫装置、洗濯機、炊飯器、固定電話装置、真空掃除機、体温計など家庭電化製品から、電車内の吊し広告、鉄道駅や空港の発着案内版など大面積のインフォメーションディスプレイまで様々な分野に適用することができる。
【００８０】
なお、本発明における実施例については以上のように示されているが、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるものである。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、ゲート電極を複数の導電層から成る積層体で形成し、その形状を第１導電層と第２導電層のチャネル長方向の幅が、第１導電層の方が長い形態とする加工工程において、テーパーエッチング加工と異方性エッチング加工との間にマスクパターンを後退させ細く加工する段階を設けることにより、第１導電層のチャネル長方向の長さを１μm以上とすることができる。このゲート電極をイオンドーピング時のマスクとすることで、ゲート電極とオーバーラップするＬＤＤ領域の長さを１μm以上とし、ホットキャリア劣化に対する寿命時間を長大することができる。
【００８２】
また、本発明により、ゲート電極をイオンドーピング時のマスクとして用い、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成し、且つ、その長さ（Ｌov）を１μm以上を有するＴＦＴを形成することができる。ゲート電極とオーバーラップするＬＤＤ領域の長さを１μm以上とし、ホットキャリア劣化に対する寿命時間を長大化することができる。
【図面の簡単な説明】
【図１】 本発明の半導体装置の作製工程を説明する断面図である。
【図２】 本発明の半導体装置の作製工程を説明する断面図である。
【図３】 テーパーエッチングによる反応副生成物除去効果を説明する図である。
【図４】 テーパーエッチングを行わない場合における反応副生成物の影響を説明する図である。
【図５】 本発明の半導体装置の作製工程を説明する断面図である。
【図６】 ＩＣＰエッチング装置の構成を説明する図である。
【図７】 マスクパターンのテーパー角の変化を説明する図である。
【図８】 第２導電層の後退幅ｄとゲートオーバーラップＴＦＴのＬov長の関係を説明する図である。
【図９】 実施例１に従いエッチング加工された導電層パターンの形状を示すＳＥＭ像である。
【図１０】 実施例２に従いエッチング加工された導電層パターンの形状を示すＳＥＭ像である。
【図１１】 バイアスストレス試験に基づくＴＦＴの寿命時間を推定する特性図でありLov依存性について示すグラフである。
【図１２】 推定保証電圧（オン電流１０％劣化）のＬov長依存性を示すグラフである。
【図１３】 本発明に係る半導体装置のアクティブマトリクス型の画素の構成を示す上面図である。
【図１４】 半導体装置の一例を示す図である。

Claims (2)

  1. 第１導電層と、前記第１導電層上に形成された第２導電層と、前記第２導電層上に形成された第３導電層とを有する積層構造体を、半導体層上に設けられたゲート絶縁膜上に形成し、
    前記積層構造体上にマスクパターンを形成し、
    前記第３導電層をエッチングし、かつ前記マスクパターンの端部におけるテーパー角を小さくするためのプラズマ処理を行い、前記プラズマ処理されたマスクパターンを用いて、前記積層構造体の前記第２導電層及び前記第１導電層をエッチングすることによって、端部にテーパー部を有する第１のパターンを形成し、
    前記第１のパターンを形成した後、前記プラズマ処理されたマスクパターンを後退させるとともに前記プラズマ処理されたマスクパターンに基づいて前記第１のパターンにおける前記第２導電層及び前記第３導電層を選択的にエッチングすることによって、ゲート電極となる第２のパターンを形成し、
    前記第２のパターンにおける前記第２導電層を電界で加速されたイオンの遮蔽マスクとして用いることによって、前記第２のパターンにおける前記第１導電層と前記半導体層とが重なる領域に低濃度ドレイン領域を形成することを特徴とする半導体装置の作製方法。
  2. 請求項１において、フッ素系のガスを用いて前記プラズマ処理を行うことを特徴とする半導体装置の作製方法。
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