KR102142038B1 - 전계 효과 트랜지스터, 그 제조 방법, 디스플레이 소자, 디스플레이 디바이스, 및 시스템 - Google Patents

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나오유키 우에다
유키 나카무라
유키코 아베
신지 마츠모토
유지 소네
료이치 사오토메
미네히데 구사야나기
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가부시키가이샤 리코
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Abstract

게이트 절연층과, 상기 게이트 절연층의 미리 정해진 표면 상에 순차 적층된 제1 도전막 및 제2 도전막을 포함하는 전극을 포함하는 전계 효과 트랜지스터의 제조 방법이 제공된다. 상기 방법은, 상기 게이트 절연층으로서, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족 중 적어도 하나인 B 원소를 포함하는 산화물막을 형성하는 단계와, 상기 산화물막 상에 유기 알칼리 용액으로 용해되는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계와, 상기 제1 도전막에 대한 에칭율과 비교해서 상기 제2 도전막에 대한 에칭율이 더 높은 에칭액으로, 상기 제2 도전막을 에칭하는 단계와, 상기 제2 도전막을 마스크로서 이용하여 상기 유기 알칼리 용액으로 상기 제1 도전막을 에칭하는 단계를 포함한다.

Description

전계 효과 트랜지스터, 그 제조 방법, 디스플레이 소자, 디스플레이 디바이스, 및 시스템
본 발명은 전계 효과 트랜지스터, 그 제조 방법, 디스플레이 소자, 디스플레이 디바이스, 및 시스템에 관한 것이다.
전계 효과 트랜지스터(FET, Field Effect Transistor)는 낮은 게이트 전류와 평면적 구조(flat structure)를 갖기 때문에, 바이폴라 트랜지스터와 비교하여 제조 및 집적화가 용이하다. 그렇기 때문에, FET은 현재의 전자 디바이스에서 사용되는 집적 회로의 필요 불가결한 소자이다.
통상, 전계 효과 트랜지스터의 게이트 절연층에는 실리콘계 절연막이 널리 이용되고 있다. 그러나, 최근, 전계 효과 트랜지스터의 더 높은 고집적화, 더 낮은 소비 전력의 요구가 증가함에 따라, 게이트 절연층에 실리콘계 절연막과 비교해서 실질적으로 유전 상수가 더 높은 소위 하이-k(high-k) 절연막을 이용하는 기술이 고려되고 있다. 예를 들어, 희토류 산화물, 희토류 실리케이트, 희토류 알루미네이트 또는 희토류 원소와, 알루미늄과, 실리콘을 함유하는 산화물막을 이용한 게이트 절연층을 포함하는 전계 효과 트랜지스터가 알려져 있다(예컨대, 특허문헌 1 참조).
한편, 게이트 절연층의 상부층을 구성하는 전극을 에칭하는 에칭 공정 중에 발생하는 게이트 절연층을 구성하는 산화물에 대한 손상에 관한 과제는 해결되지 못하였다. 즉, 에칭 공정 시에 게이트 절연층의 막두께 감소(film thinning)와 같은 손상이 발생할 경우, 예컨대 누설 전류가 생성되어 전계 효과 트랜지스터의 전기 특성에 악영향을 미칠 수 있다.
일본 특허 제4538636호
본 발명의 한가지 목적은, 게이트 절연층 상에 도전막을 패터닝할 때에, 게이트 절연층에 대한 에칭 손상을 억제하기 위해, 산화물막으로 이루어진 게이트 절연층을 포함하는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 실시형태에 따르면, 게이트 절연층과, 상기 게이트 절연층의 미리 정해진 표면 상에 순차 적층된 제1 도전막 및 제2 도전막을 포함하는 전극을 포함하는 전계 효과 트랜지스터의 제조 방법이 제공된다. 상기 방법은, 상기 게이트 절연층으로서, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족(lanthanide)으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 포함하는 산화물막을 형성하는 단계와, 상기 산화물막 상에 유기 알칼리 용액으로 용해되는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계와, 상기 제1 도전막에 대한 에칭율과 비교해서 상기 제2 도전막에 대한 에칭율이 더 높은 에칭액으로 상기 제2 도전막을 에칭하는 단계와, 상기 제2 도전막을 마스크로서 이용하여 상기 유기 알칼리 용액으로 상기 제1 도전막을 에칭하는 단계를 포함한다.
본 발명의 양태에 따르면, 산화물막으로 이루어진 게이트 절연층을 포함하는 전계 효과 트랜지스터의 제조 방법에 있어서, 게이트 절연층 상에 도전막을 패터닝할 때에, 게이트 절연층에 대한 에칭 손상을 억제할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 전계 효과 트랜지스터의 단면도이다.
도 2는 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제1 도면이다.
도 3은 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제2 도면이다.
도 4는 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제3 도면이다.
도 5는 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제4 도면이다.
도 6은 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제5 도면이다.
도 7은 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제6 도면이다.
도 8은 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제7 도면이다.
도 9는 제1 실시형태의 제1 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 10은 제1 실시형태의 제2 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 11은 제1 실시형태의 제3 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 12는 본 발명의 제2 실시형태에 따른 전계 효과 트랜지스터의 단면도이다.
도 13은 제2 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제1 도면이다.
도 14는 제2 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제2 도면이다.
도 15는 제2 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제3 도면이다.
도 16은 제2 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계를 예시하는 제4 도면이다.
도 17은 제2 실시형태의 제1 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 18은 제2 실시형태의 제2 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 19는 제2 실시형태의 제3 변형예에 따른 전계 효과 트랜지스터의 단면도이다.
도 20은 실시예 1에서 제조된 전계 효과 트랜지스터의 특성을 나타내는 그래프이다.
도 21은 본 발명의 제4 실시형태에 따른 텔레비전 장치의 구성을 도시하는 블록도이다.
도 22는 제4 실시형태에 따른 텔레비전 장치의 제1 설명도이다.
도 23은 제4 실시형태에 따른 텔레비전 장치의 제2 설명도이다.
도 24는 제4 실시형태에 따른 텔레비전 장치의 제3 설명도이다.
도 25는 제4 실시형태에 따른 텔레비전 장치의 디스플레이 소자의 설명도이다.
도 26은 제4 실시형태에 따른 텔레비전 장치의 유기 EL의 설명도이다.
도 27은 제4 실시형태에 따른 텔레비전 장치의 제1 설명도이다.
도 28은 제4 실시형태에 따른 텔레비전 장치의 또 다른 예의 디스플레이 소자의 제1 설명도이다.
도 29는 제4 실시형태에 따른 텔레비전 장치의 다른 예의 디스플레이 소자의 제2 설명도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시형태에 대해 설명한다. 도면에 있어서, 실질적으로 동일한 특징부 및/또는 기능을 갖는 요소에는 동일한 참조 부호가 부여되고, 중복 설명이 생략될 수 있음을 알아야 한다.
〈제1 실시형태〉
[전계 효과 트랜지스터 구성]
도 1은 본 발명의 제1 실시형태에 따른 전계 효과 트랜지스터(10)의 단면도이다. 도 1에 도시하는 전계 효과 트랜지스터(10)는, 기재(11)와, 소스 전극(12)과, 드레인 전극(13)과, 활성층(14)과, 게이트 절연층(15)과, 게이트 전극(16)을 포함하는 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10)는 본 발명의 실시형태에 따른 반도체 디바이스의 대표적인 일례인 것을 알아야 한다.
전계 효과 트랜지스터(10)에서, 소스 전극(12) 및 드레인 전극(13)은 절연성 재료인 기재(11) 상에 형성되고, 활성층(14)은 소스 전극(12) 및 드레인 전극(13)을 부분적으로 덮도록 형성된다. 또한, 게이트 절연층(15)은 소스 전극(12), 드레인 전극(13), 및 활성층(14)을 덮도록 형성된다. 게이트 전극(16)은 게이트 절연층(15) 상에 형성된다. 이하에서는, 전계 효과 트랜지스터(10)의 전술한 요소 각각에 대해 자세히 설명한다.
본 실시형태의 설명에 있어서, 편의상, 게이트 전극(16)측을 상측 또는 한쪽 측으로 칭하고, 기재(11)측을 하측 또는 다른쪽 측으로 칭하는 것을 알아야 한다. 또, 게이트 전극(16)측 쪽의 각 요소의 표면은 상면 또는 한쪽 면으로 칭하고, 기재(11)측 쪽의 각 요소의 표면을 하면 또는 다른쪽 면으로 칭한다. 그러나, 전계 효과 트랜지스터(10)는 사용 시에 위아래가 뒤집힐 수도 또는 임의의 각도로 지향될 수 있음을 알아야 한다. 또한, 평면도(planar view)는 기재(11)의 상면의 법선 방향에서 보는 것을 가리키며, 평면 형상이란 기재(11)의 상면의 법선 방향에서 볼 때의 형상을 가리킨다.
기재(11)의 형상, 구조, 및 사이즈는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 기재(11)의 재료는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 유리 기재, 세라믹 기재, 플라스틱 기재, 필름 기재 등이 이용될 수 있다.
유리 기재는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 무알칼리 유리나 실리카 유리가 이용될 수 있다. 플라스틱 기재와 필름 기재는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 폴리카보네이트(PC), 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN) 등이 이용될 수 있다.
소스 전극(12) 및 드레인 전극(13)은 기재(11) 상에 형성된다. 소스 전극(12) 및 드레인 전극(13)은 게이트 전극(16)에 게이트 전압을 인가함으로써 전류를 추출하기 위한 전극이다. 소스 전극(12) 및 드레인 전극(13)에 접속되는 배선은 소스 전극(12) 및 드레인 전극(13)과 함께 동일 층에 형성될 수 있음을 알아야 한다.
소스 전극(12) 및 드레인 전극(13)의 재료는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu), 아연(Zn), 니켈(Ni), 크롬(Cr), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti) 등의 금속, 이들의 합금, 또는 이들 금속 중 하나 이상의 혼합물 등이 이용될 수 있다.
또, 인듐 산화물, 아연 산화물, 주석 산화물, 갈륨 산화물, 또는 니오븀 산화물 등의 도전성 산화물, 이들의 복합 화합물, 또는 이들 산화물 중 하나 이상의 혼합물이 이용될 수도 있다. 소스 전극(12) 및 드레인 전극(13)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 소스 전극(12) 및 드레인 전극(13)의 평균 막두께는 10 nm 내지 1 ㎛이 바람직하고, 50 nm 내지 300 nm이 보다 바람직하다.
활성층(14)은 기재(11) 상에, 소스 전극(12) 및 드레인 전극(13)을 부분적으로 덮도록 형성된다. 소스 전극(12)과 드레인 전극(13)의 사이에 위치하는 활성층(14)의 일부가 채널 영역을 형성하는 것을 알아야 한다. 활성층(14)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 활성층(14)의 평균 막두께는 5 nm 내지 1 ㎛이 바람직하고, 10 nm 내지 0.5 ㎛이 보다 바람직하다.
활성층(14)의 재료는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 다결정 실리콘(p-Si), 비정질 실리콘(a-Si), 산화물 반도체, 펜타센(pentacene) 등의 유기 반도체가 이용될 수 있다. 이들 재료 중에서도, 게이트 절연층(15)과의 계면의 안정성을 확보한다는 관점에서, 산화물 반도체가 이용되는 것이 바람직하다.
활성층(14)을 구성하는 산화물 반도체는 예컨대, n타입 산화물 반도체일 수 있다. n타입 산화물 반도체는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, n타입 산화물 반도체는 인듐(In), 아연(Zn), 주석(Sn), 및 티탄(Ti)으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소와, 알칼리토류 원소 또는 희토류 원소를 함유하는 것이 바람직하다. n타입 산화물 반도체는 In과, 알칼리토류 원소, 또는 희토류 원소를 함유하는 것이 보다 바람직하다.
알칼리토류 원소의 예는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba), 및 라듐(Ra)을 포함한다.
희토류 원소의 예는 스칸듐(Sc), 이트륨(Y), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 및 루테튬(Lu)을 포함한다.
인듐 산화물의 전자 캐리어 농도는 산소 결손량에 따라 1018 cm-3 내지 1020 cm-3의 범위 내에서 변한다. 인듐 산화물은 산소 결손에 취약한데, 산화물 반도체막을 형성한 후의 후속 공정에서 의도하지 않는 산소 결손이 발생할 수 있다. 주로 인듐과, 인듐보다 산소와 결합하기 더 쉬운 알칼리토류 원소나 희토류 원소를 포함하는 2개의 금속을 이용하여 산화물을 형성하면, 의도하지 않는 산소 결손을 막을 수 있고, 전자 캐리어 농도를 적절히 제어할 수 있도록 조성 제어가 용이해질 수 있다.
또한, 활성층(14)을 구성하는 n타입 산화물 반도체는, 치환 도핑을 통해 2가의 양이온, 3가의 양이온, 4가의 양이온, 5가의 양이온, 6가의 양이온, 7가의 양이온, 및 8가의 양이온으로 이루어진 그룹 중에서 선택된 적어도 하나의 유형의 도펀트로 도핑되는 것이 바람직하고, 도펀트의 가수는 n타입 산화물 반도체를 구성하는 금속 이온(도펀트는 제외)의 가수보다도 큰 것이 바람직하다. 치환 도핑은 n타입 도핑으로도 칭해지는 것을 알아야 한다.
게이트 절연층(15)은 활성층(14)과 게이트 전극(16) 사이에 개재되고, 소스 전극(12) 및 드레인 전극(13)을 덮도록 배치된다. 게이트 절연층(15)은, 소스 전극(12) 및 드레인 전극(13)을 게이트 전극(16)과 절연시키기 위한 층이다. 게이트 절연층(15)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 게이트 절연층(15)의 평균 막두께는 50 nm 내지 1000 nm이 바람직하고, 100 nm 내지 500 nm이 보다 바람직하다.
게이트 절연층(15)은 산화물막이다. 게이트 절연막(15)을 구성하는 산화물막은 적어도, 알칼리토류 금속인 A 원소와, 갈륨(Ga), 스칸듐(Sc), 이트륨(Y), 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 함유한다. 산화물막은 또한 Zr(지르코늄) 및 Hf(하프늄)로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 C 원소를 함유하는 것이 바람직하다. 또한, 산화물막은 필요에 따라 기타 성분을 함유할 수도 있다. 산화물막에 함유되는 알칼리토류 금속은 1 종류의 알칼리토류 금속일 수도 또는 2 이상의 종류의 알칼리토류 금속일 수도 있다.
산화물막에 함유될 수 있는 란탄족의 예는 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 및 루테튬(Lu)을 포함한다.
산화물막은 상유전체(paraelectric) 비정질 산화물을 함유하거나, 상유전체 비정질 산화물로 이루어지는 것이 바람직하다. 상유전체 비정질 산화물은 대기중에서 안정적이며, 넓은 조성 범위에서 비정질 구조를 안정적으로 형성할 수 있다. 그러나, 그 결정이 산화물막의 일부에 함유될 수도 있음을 알아야 한다.
알칼리토류 산화물은 대기중에서 수분 및 이산화탄소와 반응하기 쉽고, 용이하게 수산화물이나 탄산염으로 변할 수 있다. 이와 같이, 알칼리토류 산화물은 단독으로는 전자 디바이스에의 응용에 적절하지 못하다. 또한, Ga, Sc, Y, 및 Ce를 제외한 란탄족의 단순 산화물은 결정화하기 쉽기 때문에 누설 전류가 문제가 될 수 있다. 그러나, 알칼리토류 금속과, Ga, Sc, Y, 및 Ce를 제외한 란탄족 중 적어도 하나와의 복합 산화물은 대기중에서 안정적일 수 있고 넓은 조성 범위에서 비정질막을 형성할 수 있다. Ce는 4가이고 알칼리토류 금속과 결합할 때 페로브스카이트 구조를 갖는 결정을 형성한다는 점에서 란탄족의 예외이기 때문에, 복합 산화물은 비정질상을 얻을려면 Ce를 제외한 란탄족을 함유하는 것이 바람직함을 알아야 한다.
알칼리토류 금속과 Ga 산화물 사이에 스피넬 구조와 같은 결정상이 존재하지만, 이들 결정은 페로브스카이트 구조 결정과 달리, 매우 높은 온도가 아니면(일반적으로는 적어도 1000℃) 쉽게 석출되지 않는다. 또, 알칼리토류 금속 산화물과 Sc, Y, 및 Ce를 제외한 란탄족의 산화물 사이에는 안정적인 결정상의 존재가 보고되지 않았으며, 고온의 후속 공정을 받더라도 비정질상으로부터의 결정 석출은 드물다. 또한, 알칼리토류 금속과, Ga, Sc, Y, 및 Ce를 제외한 란탄족 중 적어도 하나와의 복합 산화물이 적어도 3 종류의 금속 원소로 구성될 경우, 비정질상은 더욱 안정화될 수 있다.
산화물막에 함유되는 각각의 원소의 함량은 특별히 제한되지 않지만, 안정적인 비정질 상태를 얻을 수 있는 조성을 달성하기 위해, 각각의 원소 그룹 중에서 선택된 금속 원소의 함량은 조정되는 것이 바람직하다.
고유전 상수의 막을 제조한다는 관점에서, Ba, Sr, Lu, La 등의 원소의 조성비를 높이는 것이 바람직하다.
본 실시형태에 따른 산화물막은 넓은 조성 범위에서 비정질막을 형성할 수 있기 때문에, 물성도 넓은 범위에서 제어될 수 있다. 예컨대, 용도에 따라 산화물막의 조성을 선택적으로 조정함으로써, 산화물막의 비유전율은 SiO2의 비유전율에 비해 충분히 높은, 약 6 내지 20의 범위 내의 안정적인 값으로 제어될 수 있다.
또한, 산화물막의 열팽창 계수는 일반적인 배선 재료 및 반도체 재료의 통상적인 범위인, 10-6 내지 10-5의 범위 내에 있을 수 있다. 이와 같이, 열팽창 계수가 10-7대인 SiO2와 비교하여, 산화물막은 예컨대 가열 공정을 반복하더라도 박리(peeling) 등에 덜 취약할 수 있다. 특히, a-IGZO 등의 산화물 반도체는 양호한 계면을 형성한다.
따라서, 게이트 절연층(15)으로서, 본 실시형태에 따른 산화물막을 이용함으로써, 고성능의 반도체 디바이스를 얻을 수 있다.
게이트 전극(16)은 게이트 절연층(15) 상의 미리 정해진 영역 위에 형성된다. 게이트 전극(16)은 게이트 전압이 인가되는 전극이다. 게이트 전극(16)은 금속막(161) 상에 금속막(162)이 적층된 적층막일 수 있다.
금속막(161)의 재료는 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있는, 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다면, 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 금속막(161)은 알루미늄(Al) 또는 Al 합금(주로 Al로 구성된 합금)으로 이루어질 수 있다. 그러나, 금속막(161)은, 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있다면, 금속막 이외의 도전막(예컨대, 도전성을 갖는 산화물막)으로 대체될 수도 있음을 알아야 한다.
에칭액으로서 이용될 수 있는 유기 알칼리 용액의 예는 수산화테트라메틸암모늄(TMAH), 수산화 2-히드록시에틸 (트리메틸) 암모늄(CHOLINE), 및 모노에탄올아민 등의 강알칼리 용액을 포함한다.
금속막(162)의 재료는, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 용액에 의해 에칭될 수 있는, 금속, 합금, 또는 복수의 금속의 혼합물이면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 금속막(162)의 재료는 몰리브덴(Mo), 텅스텐(W), 티탄(Ti), 탄탈(Ta), 크롬(Cr), 구리(Cu), 또는 니켈(Ni) 등의 금속, 이들의 합금, 이들 금속 중 하나 이상의 혼합물일 수 있다. 그러나, 금속막(162)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)(또는, 대안으로 금속막(161) 대신에 사용되는 도전막)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있다면, 금속막 이외의 도전막(예컨대, 도전성을 갖는 산화물막)으로 대체될 수 있음을 알아야 한다.
금속막(161)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 금속막(161)의 평균 막두께는 10 nm 내지 200 nm이 바람직하고, 50 nm 내지 100 nm이 보다 바람직하다. 금속막(162)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 금속막(162)의 평균 막두께는 10 nm 내지 200 nm이 바람직하고, 50 nm 내지 100 nm이 보다 바람직하다.
[전계 효과 트랜지스터의 제조 방법]
이하에, 도 1의 전계 효과 트랜지스터(10)의 제조 방법에 대해서 설명한다. 도 2 내지 도 8은 제1 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계들을 예시하는 도면이다.
먼저, 도 2에 도시하는 공정 단계에서는, 유리 기재 등으로 이루어지는 기재(11)가 준비되고, 기재(11) 상에, 소스 전극(12) 및 드레인 전극(13)이 형성된다. 기재(11)의 재료 및 두께는 전술한 바와 같이 적절하게 선택될 수 있다. 또, 기재(11)의 표면을 세정하고 밀착성을 높이기 위해, 기재(11)는 산소 플라즈마, UV 오존, UV 조사 세정 등의 사전 처리 공정을 받는 것이 바람직하다.
소스 전극(12) 및 드레인 전극(13)을 형성하는 방법은 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 소스 전극(12) 및 드레인 전극(13)은 스퍼터링법, 진공 증착법, 딥 코팅법, 스핀 코팅법, 다이 코팅법 등을 통해 기재(11) 상에 성막한 후, 포토리소그래피를 통해 패터닝될 수 있다. 또 다른 예로서, 소스 전극(12) 및 드레인 전극(13)은 잉크젯 인쇄, 나노임프린트, 그라비아 등의 인쇄 공정에 의해서, 원하는 형상으로 직접 형성될 수도 있다.
다음으로, 도 3에 도시하는 공정 단계에서는, 소스 전극(12) 및 드레인 전극(13) 상에 활성층(14)이 형성된다. 활성층(14)을 형성하는 방법은 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 활성층(14)은 스퍼터링법, 펄스 레이저 퇴적(PLD)법, 화학적 기상 증착(CVD)법, 원자층 증착(ALD)법 등의 진공 공정, 또는 딥 코팅법, 스핀 코팅법, 다이 코팅법 등의 용액 공정을 통해 소스 전극(12) 및 드레인 전극(13) 상에 성막한 후에 포토리소그래피를 통해 패터닝될 수 있다. 또 다른 예로서는, 활성층(14)은 잉크젯 인쇄, 나노임프린트, 그라비아 등의 인쇄 공정에 의해 원하는 형상으로 직접 형성될 수 있다.
다음으로, 도 4에 도시하는 공정 단계에서는, 기재(11) 상에, 소스 전극(12), 드레인 전극(13), 및 활성층(14)을 덮는 게이트 절연층(15)이 형성된다. 게이트 절연층(15)을 형성하는 방법은 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예를 들어, 게이트 절연층(15)은 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학적 기상 증착(CVD)법, 원자층 증착(ALD)법 등의 진공 공정, 또는 딥 코팅법, 스핀 코팅법, 다이 코팅법 등의 용액 공정에 의해 형성될 수 있다. 또 다른 예로서, 게이트 절연층(15)은 잉크젯 인쇄, 나노임프린트, 그라비아 등의 인쇄 공정에 의해 원하는 형상으로 직접 형성될 수 있다. 게이트 절연층(15)의 재료 및 두께는 전술한 바와 같이 적절하게 선택될 수 있다.
다음으로, 도 5에 도시하는 공정 단계에서는, 게이트 절연층(15) 상에, 금속막(161 및 162)이 순차 적층된다. 금속막(161 및 162)을 형성하는 방법은 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 금속막(161 및 162)은 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학적 기상 증착(CVD)법, 원자층 증착(ALD)법 등의 진공 공정, 또는 딥 코팅법, 스핀 코팅법, 다이 코팅법 등의 용액 공정에 의해 형성될 수 있다. 또 다른 예로서, 금속막(161 및 162)은 잉크젯 인쇄, 나노임프린트, 그라비아 등의 인쇄 공정에 의해 형성될 수 있다. 금속막(161 및 162)의 재료 및 두께는 전술한 바와 같이 적절하게 선택될 수 있다.
다음으로, 도 6에 도시하는 공정 단계에서는, 금속막(162) 상에 감광성 수지로 이루어지는 레지스트가 형성되고, 노광 및 현상(포토리소그래피)을 수행하여, 게이트 전극(16)이 형성되는 금속막(162) 상의 영역을 덮는 레지스트층(300)을 형성한다.
다음으로, 도 7에 도시하는 공정 단계에서는, 레지스트층(300)을 에칭 마스크로서 이용해서, 레지스트층(300)으로 덮이지 영역 상에 배치되어 있는 금속막(162)을 에칭하여 제거한다. 금속막(161)에 대한 에칭율과 비교해서 더 높은 에칭율로 금속막(162)을 에칭할 수 있는 에칭액으로 금속막(162)을 에칭함으로써, 레지스트층(300)으로 덮이지 않은 영역에서, 금속막(161)은 거의 에칭하지 않고서, 금속막(162)을 에칭할 수 있다. 금속막(161)에 대한 에칭율과 금속막(162)에 대한 에칭율의 비는 1:10 이상으로 조정하는 것이 바람직하다. 레지스트층(300)은 이 공정 단계에서 이용되는 에칭액에 대해 내에칭성을 갖고 있다.
다음으로, 도 8에 도시하는 공정 단계에서는, 금속막(162)으로 덮이지 않은 영역 상에 배치되는 금속막(161)이 에칭으로 제거된다. 이 공정 단계에서는, 에칭액으로서 유기 알칼리 용액을 이용한다. 레지스트층(300)은 유기 알칼리 용액에 용해될 수 있다. 한편, 금속막(162)은 유기 알칼리 용액에 대해 내에칭성을 갖고 있다. 이에, 레지스트층(300)이 용해되더라도, 금속막(162)을 마스크로서 이용하여, 금속막(161)은 원하는 형상으로 에칭될 수 있다.
전술한 공정 단계를 통해, 금속막(161) 상에 금속막(162)이 적층된 적층막으로 이루어지는 게이트 전극(16)이 형성되어, 톱-게이트/바텀-컨택형 전계 효과 트랜지스터(10)(도 1 참조)를 제조하는 공정이 완성될 수 있다.
전술한 바와 같이, 제1 실시형태에 따르면, 산화물막으로 이루어지는 게이트 절연층(15)의 미리 정해진 표면 상에 형성되는 전극으로서, 금속막(161) 상에 금속막(162)이 적층된 적층막이 제공된다. 금속막(161)은 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다. 또한, 금속막(162)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있다.
이에 따라, 금속막(161)을 유기 알칼리 용액으로 에칭할 때에 금속막(162)이 마스크로서 기능하여, 금속막(161)이 원하는 형상으로 에칭될 수 있다.
또, 유기 알칼리 용액은, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 함유하는 산화물막으로 이루어진 게이트 절연층(15)에 대해 선택적으로 금속막(161)을 에칭할 수 있다. 이런 식으로, 게이트 절연층(15)에 대한 에칭 손상이 억제되어, 게이트 절연층(15)의 막두께 감소를 방지할 수 있고, 양호한 절연성을 유지할 수 있다. 그 결과, 양호한 전기 특성을 갖는 전계 효과 트랜지스터를 취득할 수 있다.
〈제1 실시형태의 변형예〉
제1 실시형태의 변형예로서, 톱-게이트/바텀-컨택형 구성 이외의 구성을 가진 전계 효과 트랜지스터에 대해 설명한다. 제1 실시형태의 변형예의 이하의 설명에서는, 전술한 실시형태와 실질적으로 동일한 요소 및 특징부에 대해 설명을 생략할 수도 있음을 알아야 한다.
도 9 내지 도 11은 제1 실시형태의 변형예에 따른 전계 효과 트랜지스터의 단면도이다. 도 9 내지 도 11에 도시하는 각 전계 효과 트랜지스터는 본 발명의 실시형태에 따른 반도체 디바이스의 대표적인 일례이다.
도 9에 도시하는 전계 효과 트랜지스터(10A)는 톱-게이트/톱-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10A)에서는, 절연성 기재(11) 상에 활성층(14)이 형성되고, 활성층(14) 상에, 소스 전극(12) 및 드레인 전극(13)이 형성된다. 소스 전극(12) 및 드레인 전극(13)은 미리 정해진 간격만큼 이격되어 활성층(14)의 채널 영역을 형성한다. 또한, 소스 전극(12), 드레인 전극(13), 및 활성층(14)을 덮도록 게이트 절연층(15)이 형성되며, 게이트 절연층(15) 상에는 게이트 전극(16)이 형성된다. 전계 효과 트랜지스터(10)(도 1 참조)의 경우와 마찬가지로, 전계 효과 트랜지스터(10A)의 게이트 전극(16)은 금속막(161) 상에 금속막(162)이 적층된 적층막으로 이루어진다.
전계 효과 트랜지스터(10A)는 도 2에 도시한 공정 단계와, 도 3에 도시한 공정 단계의 실행 순서를 변경함으로써 제조될 수 있다.
도 10에 도시하는 전계 효과 트랜지스터(10B)는 바텀-게이트/바텀-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10B)에서는, 절연성 기재(11) 상에 게이트 전극(16)이 형성되고, 게이트 절연층(15)이 게이트 전극(16)을 덮도록 형성된다. 또한, 게이트 절연층(15) 상에 소스 전극(12) 및 드레인 전극(13)이 형성되며, 활성층(14)이 소스 전극(12) 및 드레인 전극(13)을 부분적으로 덮도록 형성된다. 소스 전극(12) 및 드레인 전극(13)은 미리 정해진 간격만큼 이격되어 활성층(14)의 채널 영역을 형성한다,
전계 효과 트랜지스터(10B)에 있어서, 소스 전극(12)은 금속막(121) 상에 금속막(122)이 적층된 적층막일 수 있다. 또한, 드레인 전극(13)은 금속막(131) 상에 금속막(132)이 적층된 적층막일 수 있다. 금속막(121 및 131)에 사용된 재료 및 성막 방법은, 예컨대 금속막(161)에 사용된 재료 및 성막 방법과 동일할 수 있음을 알아야 한다. 또한, 금속막(122 및 132)에 사용된 재료 및 성막 방법도, 예컨대 금속막(162)에 사용된 재료 및 성막 방법과 동일할 수 있다.
도 11에 도시하는 전계 효과 트랜지스터(10C)는, 바텀-게이트/톱-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10C)에서는, 절연성의 기재(11) 상에 게이트 전극(16)이 형성되고, 게이트 절연층(15)이 게이트 전극(16)을 덮도록 형성된다. 또한, 게이트 절연층(15) 상에 활성층(14)이 형성되고, 활성층(14) 상에, 소스 전극(12) 및 드레인 전극(13)이 형성된다. 소스 전극(12) 및 드레인 전극(13)은 미리 정해진 간격만큼 이격되어 활성층(14)의 채널 영역을 형성한다.
전계 효과 트랜지스터(10C)에 있어서, 소스 전극(12)은 금속막(121) 상에 금속막(122)이 적층된 적층막일 수 있다. 또한, 드레인 전극(13)은 금속막(131) 상에 금속막(132)이 적층된 적층막일 수 있다. 금속막(121 및 131)에 사용된 재료 및 성막 방법은, 예컨대 금속막(161)에 사용된 재료 및 성막 방법과 동일할 수 있음을 알아야 한다. 또한, 금속막(122 및 132)에 사용된 재료 및 성막 방법도, 예컨대 금속막(162)에 사용된 재료 및 성막 방법과 동일할 수 있다.
전술한 바와 같이, 본 발명에 따른 전계 효과 트랜지스터의 층 구성은 특별히 제한되지 않으며, 예컨대 도 1, 도 9 내지 도 11에 도시하는 구성 중에서 용도에 따라 적절한 구성이 선택될 수 있다. 도 9 내지 도 11에 도시하는 전계 효과 트랜지스터(10A, 10B, 및 10C)는 전계 효과 트랜지스터(10)와 동일한 효과를 달성할 수 있음을 알아야 한다.
〈제2 실시형태〉
본 발명의 제2 실시형태로서, 게이트 전극을 3개의 금속막이 적층된 적층막으로 구성한 예에 대해 설명한다. 제2 실시형태의 이하의 설명에서는, 전술한 실시형태와 실질적으로 동일한 요소 및 특징부에 대해 설명을 생략할 수도 있음을 알아야 한다.
[전계 효과 트랜지스터의 구조]
도 12는 제2 실시형태에 따른 전계 효과 트랜지스터(10D)의 단면도이다. 도 12에서 알 수 있는 바와 같이, 전계 효과 트랜지스터(10D)는, 게이트 전극(16)이 금속막(161) 상에 순차 적층된 금속막(162) 및 금속막(163)을 갖는 적층막인 점이 전계 효과 트랜지스터(10)(도 1 참조)와 다르다.
금속막(161)의 재료는 특별히 제한되지 않으며, 제1 실시형태와 관련하여 전술한 금속막(161)의 예시적인 재료 중에서 적절하게 선택될 수 있다.
금속막(162)의 재료는 특별히 제한되지 않으며, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물이라면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 금속막(162)의 재료는 몰리브덴(Mo), 텅스텐(W), 탄탈(Ta), 크롬(Cr), 금(Au), 구리(Cu), 또는 니켈(Ni) 등의 금속, 이들의 합금, 또는 이들 금속 중 하나 이상의 혼합물일 수 있다.
그러나, 금속막(162)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)(또는 금속막(161) 대신에 사용되는 도전막)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있다면, 금속막(162) 이외의 도전막(예컨대, 도전성을 갖는 산화물막)으로 대체될 수도 있음을 알아야 한다.
금속막(163)의 재료는, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(162)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물이라면, 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 예컨대, 금속막(163)의 재료는 티탄(Ti) 등의 금속, 이들의 합금, 또는 이들 금속을 포함하는 혼합물일 수 있다.
그러나, 금속막(163)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(162)(또는 금속막(162) 대신에 사용되는 도전막)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있다면 금속막 이외의 도전막(예컨대, 도전성을 갖는 산화물막)으로 대체될 수 있음을 알아야 한다.
또한, 금속막(163)은 금속막(162)보다도 내열성이 높은 금속으로 이루어지는 것이 바람직하다.
금속막(161)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 예컨대 금속막(161)의 평균 막두께는 10 nm 내지 200 nm이 바람직하고, 50 nm 내지 100 nm이 보다 바람직하다. 금속막(162)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 금속막(162)의 평균 막두께는 10 nm 내지 200 nm이 바람직하고, 50 nm 내지 100 nm이 보다 바람직하다. 금속막(163)의 평균 막두께는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있지만, 금속막(163)의 평균 막두께는 10 nm 내지 200 nm이 바람직하고, 50 nm 내지 100 nm이 보다 바람직하다.
[전계 효과 트랜지스터의 제조 방법]
이하, 도 12에 도시하는 전계 효과 트랜지스터(10D)의 제조 방법에 대해 설명한다. 도 13 내지 도 16은 제2 실시형태에 따른 전계 효과 트랜지스터의 제조 공정 단계들을 예시하는 도면이다.
먼저, 도 2 내지 도 4에 도시한 제1 실시형태와 실질적으로 동일한 공정 단계가 실행된다. 다음으로, 도 13에 도시하는 공정 단계에서는, 게이트 절연층(15) 상에, 금속막(161, 162, 및 163)이 순차 적층된다. 금속막(161, 162, 및 163)을 형성하는 방법은 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 이 방법의 예는, 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학적 기상 증착(CVD)법, 원자층 증착(ALD)법 등의 진공 공정과, 딥 코팅 공정, 스핀 코팅 공정, 다이 코팅 공정 등의 용액 공정을 포함한다. 다른 예는, 잉크젯 인쇄, 나노임프린트, 그라비아 등의 인쇄 공정을 포함한다. 금속막(161, 162, 및 163)의 재료 및 두께는 전술한 바와 같이 적절하게 선택될 수 있다.
다음으로, 도 14에 도시하는 공정 단계에서는, 금속막(163) 상에 감광성 수지로 이루어진 레지스트가 형성되고, 노광 및 현상(포토리소그래피)을 수행하여, 게이트 전극(16)이 형성되는 금속막(163) 상의 영역을 덮는 레지스트층(300)을 형성한다.
레지스트층(300)을 에칭 마스크로서 이용해서, 레지스트층(300)으로 덮이지 않은 영역에서 금속막(163)을 에칭하여 제거한다. 금속막(162)에 대한 에칭율과 비교해서 금속막(163)에 대해 에칭율이 더 높은 에칭액으로 금속막(163)을 에칭하여, 레지스트층(300)으로 덮이지 않은 영역에서, 금속막(162)은 거의 에칭하지 않고서, 금속막(163)만 에칭하여 제거할 수 있다. 금속막(162)에 대한 에칭율과 금속막(163)에 에칭율의 비는 1:10 이상인 것이 바람직하다. 레지스트층(300)은 이 단계에서 이용되는 에칭액에 대해 내에칭성을 갖는 것을 알아야 한다.
다음으로, 도 15에 도시하는 공정 단계에서는, 레지스트층(300)을 에칭 마스크로서 이용해서, 레지스트층(300)으로 덮이지 않은 영역에서 금속막(162)을 에칭하여 제거한다. 금속막(161)에 대한 에칭율과 비교해서 금속막(162)에 대해 더 높은 에칭율을 갖는 에칭액으로 금속막(162)을 에칭함으로써, 레지스트층(300)으로 덮이지 않은 영역에서, 금속막(161)은 거의 에칭하지 않고서, 금속막(162)만 에칭하여 제거할 수 있다. 금속막(161)에 대한 에칭율과 금속막(162)에 대한 에칭율의 비는 1:10 이상인 것이 바람직하다. 레지스트층(300)은 이 공정 단계에서 이용되는 에칭액에 대해 내에칭성을 갖는 것을 알아야 한다.
다음으로, 도 16에 도시하는 공정 단계에서는, 금속막(162 및 163)으로 덮이지 않은 영역에서 금속막(161)을 에칭하여 제거한다. 이 공정 단계에서는, 에칭액으로서 유기 알칼리 용액이 이용된다. 레지스트층(300)은 유기 알칼리 용액에 용해될 수 있다. 한편, 금속막(162 및 163)은 유기 알칼리 용액에 대해 내에칭성을 갖고 있다. 그렇기 때문에, 레지스트층(300)이 용해되더라도, 금속막(162 및 163)을 마스크로서 이용하여, 금속막(161)은 원하는 형상으로 에칭될 수 있다. 레지스트층(300)은 서서히 용해되지만, 도 16은 레지스트층(300)이 완전히 용해된 상태를 도시하고 있음을 알아야 한다.
제2 실시형태에 따른 전계 효과 트랜지스터(10D)의 제조 공정에 따르면, 도 16에 도시하는 공정 단계에서 레지스트층(300)이 완전히 용해되기 때문에, 별도의 레지스트층(300) 제거 공정 단계를 실시할 필요가 없다. 따라서, 전계 효과 트랜지스터(10D)의 제조 공정이 간략화될 수 있고, 전계 효과 트랜지스터(10D)의 제조 비용을 절감할 수 있다.
그러나, 도 16에 도시하는 공정 단계에서는 금속막(162 및 163)이 에칭 마스크로서 기능하기 때문에, 예컨대 도 15에 도시하는 공정 단계를 실행한 후에, 미리 레지스트층(300)이 제거될 수 있고, 그런 다음 금속막(162 및 163)을 에칭 마스크로서 이용하여 금속막(161)이 에칭될 수도 있음을 알아야 한다.
전술한 공정 단계를 통해, 금속막(161) 상에 금속막(162 및 163)이 순차 적층된 적층막으로 이루어지는 게이트 전극(16)이 형성될 수 있고, 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)(도 16 참조)를 제조하는 공정이 완료될 수 있다.
경우에 따라, 도 16의 공정 단계 후(도 16의 공정 직후가 아니기도 함), 산화물 반도체로 이루어지는 활성층(14)의 신뢰성을 향상시키기 위해 전계 효과 트랜지스터(10D)에 대해 어닐링 공정(예컨대, 약 300℃ 내지 400℃)을 수행할 수도 있음을 알아야 한다. 이 경우, 어닐링 공정을 통해 게이트 전극(16)의 표면이 거칠어질 수 있고, 게이트 전극(16)은 전극으로서 적절하게 기능하지 못할 수도 있다. 그러나, 제2 실시형태에 따르면, 게이트 전극(16)의 최상층에 해당하는 금속막(163)은 금속막(162)(예컨대, Mo)보다 내열성이 높은 금속(예컨대, Ti)으로 이루어지며, 이에, 게이트 전극(16)의 표면이 거칠어지는 것을 방지할 수 있다.
전술한 바와 같이, 제2 실시형태에서는, 산화물막으로 이루어지는 게이트 절연층(15)의 미리 정해진 표면 상에 형성되는 전극으로서, 금속막(161) 상에 금속막(162 및 163)이 순차 적층된 적층막이 제공된다. 또한, 금속막(161)은 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다.
또한, 금속막(162)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(161)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다. 금속막(163)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(162)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다.
이에 따라, 금속막(161)이 유기 알칼리 용액으로 에칭될 때에, 금속막(162 및 163)이 마스크로서 기능하기 때문에 금속막(161)이 원하는 형상으로 에칭될 수 있다.
또한, 유기 알칼리 용액은, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 함유하는 산화물막으로 이루어진 게이트 절연층(15)에 대해 선택적으로 금속막(161)을 에칭할 수 있다. 이런 식으로, 게이트 절연층(15)에 대한 에칭 손상이 억제되어, 게이트 절연층(15)의 막두께 감소를 방지할 수 있고, 양호한 절연성을 유지할 수 있다. 그 결과, 양호한 전기 특성을 가진 전계 효과 트랜지스터를 취득할 수 있다.
〈제2 실시형태의 변형예〉
제2 실시형태의 변형예로서, 톱-게이트/바텀-컨택형 구성 이외의 구성을 가진 전계 효과 트랜지스터에 대해 설명한다. 제2 실시형태의 변형예의 이하의 설명에서는, 전술한 실시형태와 실질적으로 동일한 요소 및 특징부에 대해 설명을 생략할 수도 있음을 알아야 한다.
도 17 내지 도 19는 제2 실시형태의 변형예에 따른 전계 효과 트랜지스터의 단면도이다. 도 17 내지 도 19에 도시하는 각 전계 효과 트랜지스터는, 본 발명에 따른 반도체 디바이스의 대표적인 일례이다.
도 17에 도시하는 전계 효과 트랜지스터(10E)는 톱-게이트/톱-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10E)는, 게이트 전극(16)이 금속막(161) 상에 순차 적층된 금속막(162 및 163)을 갖는 적층막로 이루어진다는 점이 제1 실시형태의 변형예에 따른 전계 효과 트랜지스터(10A)(도 9 참조)와 다르다.
전계 효과 트랜지스터(10E)는 도 2에 도시한 공정 단계와, 도 3에 도시한 공정 단계의 실행 순서를 변경함으로써 제조될 수 있다.
도 18에 도시하는 전계 효과 트랜지스터(10F)는, 바텀-게이트/바텀-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10F)는, 소스 전극(12)이 금속막(121) 상에 순차 적층된 금속막(122 및 123)을 갖는 적층막으로 이루어진다는 점과, 드레인 전극(13)이 금속막(131) 상에 순차 적층된 금속막(132 및 133)을 갖는 적층막으로 이루어진다는 점이 제1 실시형태의 변형예에 따른 전계 효과 트랜지스터(10B)(도 10 참조)와 다르다. 금속막(123 및 133)에 사용된 재료 및 성막 방법은, 예컨대 금속막(163)에 사용된 재료 및 성막 방법과 동일할 수 있음을 알아야 한다.
도 19에 도시하는 전계 효과 트랜지스터(10G)는 바텀-게이트/톱-컨택형의 전계 효과 트랜지스터이다. 전계 효과 트랜지스터(10G)는, 소스 전극(12)이 금속막(121) 상에 순차 적층된 금속막(122 및 123)을 갖는 적층막으로 이루어진다는 점과, 드레인 전극(13)이 금속막(131) 상에 순차 적층된 금속막(132 및 133)을 갖는 적층막으로 이루어진다는 점이 제1 실시형태의 변형예에 따른 전계 효과 트랜지스터(10C)(도 11 참조)와 다르다. 금속막(123 및 133)에 사용된 및 성막 방법은, 예컨대 금속막(163)에 사용된 재료 및 성막 방법과 동일할 수 있음을 알아야 한다.
전술한 바와 같이, 본 발명에 따른 전계 효과 트랜지스터의 층 구성은 특별히 제한되지 않으며, 용도에 따라 도 12와 도 17 내지 도 19에 도시하는 구성 중에서 적절한 구성이 선택될 수 있다. 도 17 내지 도 19에 도시하는 전계 효과 트랜지스터(10E, 10F, 및 10G)도 전계 효과 트랜지스터(10D)와 동일한 효과를 달성할 수 있음을 알아야 한다.
〈제3 실시형태〉
본 발명의 제3 실시형태에 따르면, 제1 도전막 상에, 유기 알칼리 용액에 용해되는 제2 도전막을 적층하여 게이트 전극을 형성함으로써 전계 효과 트랜지스터가 제조된다. 제3 실시형태의 이하의 설명에서는, 전술한 실시형태와 실질적으로 동일한 요소 및 특징부에 대해 설명을 생략할 수도 있음을 알아야 한다.
제3 실시형태에 따른 전계 효과 트랜지스터의 구성은, 도 12에 도시한 전계 효과 트랜지스터(10D)와 동일할 수 있다. 제3 실시형태에서, 금속막(162)의 재료는, 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물이라면 특별히 제한되지 않고, 용도에 따라 적절하게 선택될 수 있다. 예를 들어, 구리(Cu), Cu 합금(Cu를 주로 함유한 합금) 등이 금속막(162)의 재료로서 사용될 수 있다.
그러나, 금속막(162)은 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있다면 금속막 이외의 도전막(예컨대, 도전성을 갖는 산화물막)으로 대체될 수도 있음을 알아야 한다.
금속막(163)은, 금속막(162)보다 내열성이 높은 금속으로 이루어지는 것이 바람직하다. 이에, 전계 효과 트랜지스터(10D)가 어닐링될 때에, 게이트 전극(16)의 상면(금속막(163)의 상면)이 거칠어지는 것을 억제할 수 있다. 예컨대, 금속막(162)이 Cu로 이루어지면, 금속막(163)으로서는 Ti가 이용될 수 있다.
제3 실시형태에 따른 전계 효과 트랜지스터(10D)의 제조 방법에서는, 도 15에 도시하는 공정 단계가 실시되지 않음을 알아야 한다.
즉, 도 14에 도시하는 공정 단계를 실시한 후에, 금속막(163)으로 덮이지 않은 영역에서 금속막(161 및 162)이 동시에 에칭되어 제거된다. 이 단계에서는, 에칭액으로서 유기 알칼리 용액이 이용된다. 레지스트층(300)은 유기 알칼리 용액에 용해될 수 있다. 한편, 금속막(163)은 유기 알칼리 용액에 대해 내에칭성을 갖고 있다. 그렇기 때문에, 레지스트층(300)이 용해되더라도, 금속막(163)을 마스크로서 이용하여, 금속막(161 및 162)이 원하는 형상으로 동시에 에칭될 수 있다(도 16). 레지스트층(300)은 서서히 용해되지만, 도 16은 레지스트층(300)이 완전히 용해된 상태를 도시하고 있음을 알아야 한다.
전술한 바와 같이, 제3 실시형태에 따른 전계 효과 트랜지스터(10D)의 제조 공정에 따르면, 도 16에 도시하는 공정 단계에서 레지스트층(300)이 완전히 용해되기 때문에, 별도의 레지스트층(300) 제거 단계를 실시할 필요가 없다. 이에, 전계 효과 트랜지스터(10D)의 제조 공정이 간략화될 수 있고, 전계 효과 트랜지스터(10D)의 제조 비용을 절감할 수 있다.
도 16에 도시하는 공정 단계에서는 금속막(163)이 에칭 마스크로서 기능하기 때문에, 예컨대 도 14에 도시하는 공정 단계를 실행한 후에, 레지스트층(300)이 미리 제거될 수 있고, 그 후에, 금속막(163)을 에칭 마스크로서 이용하여 금속막(161 및 162)이 동시에 에칭될 수 있음을 알아야 한다.
전술한 공정 단계를 통해, 금속막(161) 상에 금속막(162 및 163)이 순차 적층된 적층막으로 이루어지는 게이트 전극(16)이 형성될 수 있고, 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)(도 16 참조)의 제조가 완료될 수 있다.
경우에 따라, 도 16의 공정 단계 후(도 16의 공정 직후가 아니기도 함), 산화물 반도체로 이루어지는 활성층(14)의 신뢰성을 향상시키기 위해 전계 효과 트랜지스터(10D)에 대해 어닐링 공정(예컨대, 약 300℃ 내지 400℃)을 수행할 수도 있음을 알아야 한다. 이 경우, 어닐링 공정을 통해 게이트 전극(16)의 표면이 거칠어질 수 있고, 게이트 전극(16)은 전극으로서 적절하게 기능하지 못할 수도 있다. 그러나, 제3 실시형태에 따르면, 게이트 전극(16)의 최상층에 해당하는 금속막(163)은 금속막(162)(예컨대, Mo)보다 내열성이 높은 금속(예컨대, Ti)으로 이루어지며, 이런 식으로, 게이트 전극(16)의 표면이 거칠어지는 것을 억제할 수 있다.
전술한 바와 같이, 제3 실시형태에서는, 산화물막으로 이루어지는 게이트 절연층(15)의 미리 정해진 표면 상에 형성되는 전극으로서, 금속막(161) 상에 금속막(162 및 163)이 순차 적층된 적층막이 제공된다. 또한, 금속막(161 및 162)은 유기 알칼리 용액으로 이루어진 에칭액으로 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다.
또한, 금속막(163)은, 유기 알칼리 용액에 대해 내에칭성을 갖고 있고, 금속막(162)에 대한 에칭율과 비교해서 더 높은 에칭율로 미리 정해진 에칭액에 의해 에칭될 수 있는 금속, 합금, 또는 복수의 금속의 혼합물로 이루어진다.
이에 따라, 금속막(161 및 162)이 유기 알칼리 용액으로 에칭될 때에, 금속막(163)이 마스크로서 기능할 수 있다. 이에, 금속막(161 및 162)이 원하는 형상으로 동시에 에칭될 수 있다.
또한, 유기 알칼리 용액은, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 함유하는 산화물막으로 이루어진 게이트 절연층(15)에 대해 선택적으로 금속막(161 및 162)을 에칭할 수 있다. 이런 식으로, 게이트 절연층(15)에 대한 에칭 손상이 억제되어, 게이트 절연층(15)의 막두께 감소를 방지할 수 있고, 양호한 절연성을 유지할 수 있다. 그 결과, 양호한 전기 특성을 가진 전계 효과 트랜지스터를 취득할 수 있다.
〈실시예 1-4〉
실시예 1-4에서는, 도 1에 도시하는 바와 같은 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10)를 다음과 같이 제조하였다.
먼저, 유리로 이루어지는 기재(11) 상에 금속막(Au)을 형성하고, 금속막을 포토리소그래피 및 습식 에칭을 통해 패터닝하여, 소스 전극(12) 및 드레인 전극(13)을 형성하였다. 그 후, 소스 전극(12) 및 드레인 전극(13) 위에 산화물 반도체막(MgIn2O4)을 형성하고, 산화물 반도체막을 포토리소그래피 및 습식 에칭을 통해 패터닝하여, 활성층(14)을 형성하였다.
다음으로, 기재(11) 상에 소스 전극(12), 드레인 전극(13), 및 활성층(14)을 덮는 산화물막을 형성하기 위한 코팅액을 스핀 코팅한 다음, 스핀 코팅된 막에 건조 공정, 소성 공정, 및 어닐링 공정을 행하여, 게이트 절연층(15)(LaSrO)을 형성하였다.
그런 다음, 게이트 절연층(15) 상에, Al을 주성분으로 함유하는 Al 합금(타겟 재료: Kobelco Research Institute사에서 제조한 SA-HT2)을 스퍼터링하여 게이트 절연층(15) 상에 금속막(161)을 형성하였다. 이어서, 금속막(161) 상에 Mo(실시예 1 및 2), 또는 Cu(실시예 3 및 4)를 스퍼터링하여 금속막(161) 상에 금속막(162)을 형성하였다. 그 후, 금속막(162) 상의 미리 정해진 영역 위에 포토리소그래피를 통해 레지스트층(300)을 형성하였다.
다음에, 에칭 단계 1 및 에칭 단계 2를 실시하여 금속막(161) 및 금속막(162)으로 이루어지는 게이트 전극(16)을 형성하였고, 전계 효과 트랜지스터(10)의 제조를 완료하였다. 이하의 표 1은 실시예 1-4에서의 에칭 단계 1 및 에칭 단계 2의 조건을 나타낸다.
Figure 112018074573391-pct00001
구체적으로, 실시예 1에 있어서, 에칭 단계 1은 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1.6 nm/min 및 437.7 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 2에 있어서, 에칭 단계 1은 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 21 nm/min 및 200 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 3에 있어서, 에칭 단계 1은 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1 nm/min 및 400 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 4에 있어서, 에칭 단계 1은 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1.6 nm/min 및 407 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
(외관 검사)
실시예 1 내지 4에서의 에칭 단계 2를 실시한 후에, 게이트 절연층(15)에 대한 에칭 손상을 검사하였다(게이트 절연층(15)의 막두께 감소 유무를 결정하기 위해). 그 검사 결과를 표 1에 나타낸다.
표 1에서 확인할 수 있다시피, 에칭 단계 1에서 금속막(162)을 에칭하고, 에칭 단계 2에서 금속막(162)을 마스크로서 이용하여 금속막(161)을 에칭함으로써, 게이트 절연층(15)을 구성하는 산화물막에의 에칭액에 의한 손상(게이트 절연층(15)의 막두께 감소)이 억제될 수 있었다.
(전기 특성)
실시예 1에서 취득되는 전계 효과 트랜지스터에 대해, 반도체 파라미터 애널라이저 장치(Agilent Technologies에서 제조한 반도체 파라미터 애널라이저 B1500)를 이용하여, 트랜지스터 성능 평가를 실시하였다. 구체적으로, 소스/드레인 전압(Vds)을 10 V로 설정한 상태에서, 게이트 전압(Vg)을 -15 V부터 +15 V까지 변화시켜 소스/드레인 전류(Ids) 및 게이트 전류(|Ig|)를 측정하였고, 전류-전압 특성을 평가하였다.
트랜지스터 성능 평가의 결과를 나타내는 도 20으로부터 확인할 수 있다시피, 절연성이 유지되었고 양호한 트랜지스터 특성을 얻을 수 있었다.
〈실시예 5-8〉
실시예 5-8에서는, 도 12에 도시하는 바와 같은 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)를 다음과 같이 제조하였다.
먼저, 실시예 1에서와 같이, 유리로 이루어지는 기재(11) 상에, 소스 전극(12)(Au) 및 드레인 전극(13)(Au), 활성층(14)(MgIn2O4), 및 게이트 절연층(15)(LaSrO)을 형성하였다.
그런 다음, 게이트 절연층(15) 상에, Al을 주성분으로 함유하는 Al 합금(타겟 재료: Kobelco Research Institute사에서 제조한 SA-HT2)를 스퍼터링하여 게이트 절연층(15) 상에 금속막(161)을 형성하였다. 이어서, 금속막(161) 상에 Mo(실시예 5, 6), 또는 Cu(실시예 7, 8)를 스퍼터링하여 금속막(161) 상에 금속막(162)을 형성하였다. 그런 다음, 금속막(162) 상에 Ti를 스퍼터링하여 금속막(162) 상에 금속막(163)을 형성하였다. 그 후, 금속막(163) 상의 미리 정해진 영역 위에 포토리소그래피를 통해 레지스트층(300)을 형성하였다.
다음에, 에칭 단계 1, 에칭 단계 2, 및 에칭 단계 3을 실시하여 금속막(161, 162, 및 163)으로 이루어지는 게이트 전극(16)을 형성하였고 전계 효과 트랜지스터(10D)의 제조를 완료하였다. 이하의 표 2는 실시예 5-8에서의 에칭 단계 1, 에칭 단계 2, 및 에칭 단계 3의 조건을 나타낸다.
Figure 112018074573391-pct00002
구체적으로, 실시예 5에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 <0.1 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1.6 nm/min 및 437.7 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 3은 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 6에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 <0.1 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 21 nm/min 및 200 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 3은 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 7에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 0.3 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1 nm/min 및 400 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 3은 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min인 농도 6%의 수산화테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 8에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 0.3 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(162)을 에칭하여 패턴을 형성하기 위해, 금속막(161) 및 금속막(162)에 대한 에칭율이 각각 1.6 nm/min 및 407 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 3은 금속막(161)을 에칭하여 패턴을 형성하기 위해, 금속막(161)의 에칭율이 66.7 nm/min 인 농도 6%의 수산화테트라메틸 암모늄 용액을 이루어진 에칭액을 이용하여 실시되었다.
(외관 검사)
실시예 5 내지 8에서의 에칭 단계 3을 실시한 후에, 게이트 절연층(15)에 대한 에칭 손상을 검사하였다(게이트 절연층(15)의 막두께 감소 유무를 결정하기 위해). 그 검사 결과를 표 2에 나타낸다.
표 2에서 확인할 수 있다시피, 에칭 단계 2에서 금속막(162)을 에칭하고, 에칭 단계 3에서 금속막(162 및 163)을 마스크로서 이용하여 금속막(161)을 에칭함으로써, 게이트 절연층(15)을 구성하는 산화물막에의 에칭액에 의한 손상(게이트 절연층(15)의 막두께 감소)이 억제될 수 있다.
(전기 특성)
실시예 5에서 취득되는 전계 효과 트랜지스터에 대해, 실시예 1과 동일한 방식으로 트랜지스터 성능 평가를 실시하였다. 평가 결과는 도 20의 것과 유사하여, 절연성이 유지되었고 양호한 트랜지스터 특성을 얻을 수 있었음을 나타낸다.
〈비교예 1〉
비교예 1에서는, 도 12에 도시하는 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)를 다음과 같이 제조하였다.
비교예 1에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)의 에칭율이 각각 <0.1 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었음을 알아야 한다. 그러나, 에칭 단계 2는 실시되지 않았다. 그리고, 에칭 단계 3은 패턴을 형성하기 위해, Al과 Mo로 이루어진 금속막에 널리 사용되는 PAN(인산, 초산, 질산)계 에칭액을 이용하여 실시되었다.
(외관 검사)
비교예 1에서의 에칭 단계 3을 실시한 후에, 게이트 절연층(15)에 대한 에칭 손상을 검사하였다(게이트 절연층(15)의 막두께 감소 유무를 결정하기 위해). 그 검사 결과를 표 3에 나타낸다.
Figure 112018074573391-pct00003
표 3에서 확인할 수 있다시피, 에칭 단계 2를 실시하지 않고서 패턴을 형성하기 위해 PAN계 에칭액을 이용해서 에칭 단계 3을 실시하면, 게이트 절연층(15)을 구성하는 산화물막에 막두께 감소가 발생하였다. 즉, 비교예 1에 따른 에칭이 실시되면 게이트 절연층(15)을 구성하는 산화물막에의 에칭액에 의한 손상이 생기는 것이 확인되었다.
〈실시예 9 및 10〉
실시예 9 및 10에서는, 도 12에 도시하는 바와 같은 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)를 다음과 같이 제조하였다.
먼저, 실시예 1에서와 같이, 유리로 이루어지는 기재(11) 상에, 소스 전극(12)(Au) 및 드레인 전극(13)(Au), 활성층(14)(MgIn2O4), 게이트 절연층(15)(LaSrO)을 형성하였다.
다음에, 게이트 절연층(15) 상에, Al을 주성분으로 하는 Al 합금(타겟 재료: Kobelco Research Institute사에서 제조한 SA-HT2)을 스퍼터링하여 게이트 절연층(15) 상에 금속막(161)을 형성하였다. 이어서, 금속막(161) 상에 Cu를 스퍼터링하여 금속막(161) 상에 금속막(162)을 형성하였다. 계속해서, 금속막(162) 상에 Ti를 스퍼터링하여 금속막(162) 상에 금속막(163)을 형성하였다. 그 후, 금속막(163) 상의 미리 정해진 영역 위에 포토리소그래피를 통해 레지스트층(300)을 형성하였다.
다음에, 에칭 단계 1 및 에칭 단계 2를 실시하여 금속막(161, 162, 및 163)으로 이루어지는 게이트 전극(16)을 형성하였고, 전계 효과 트랜지스터(10D)의 제조를 완료하였다. 이하의 표 4는 실시예 9 및 10에서의 에칭 단계 1 및 에칭 단계 2의 조건을 나타낸다.
Figure 112018074573391-pct00004
구체적으로, 실시예 9에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 0.3 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161 및 162)을 동시에 에칭하여 패턴을 형성하기 위하여, 금속막(161)에 대한 에칭율에 대한 66.7 nm/min이고 또한 금속막(162)을 용해할 수 있는 농도 6%의 수산화 테트라메틸암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
실시예 10에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위하여, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 0.6 nm/min 및 117.6 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 금속막(161 및 162)을 동시에 에칭하여 패턴을 형성하기 위해, 금속막(161)에 대한 에칭율이 66.7 nm/min이고 또한 금속막(162)을 용해할 수 있는 농도 6%의 수산화 테트라메틸 암모늄 용액으로 이루어진 에칭액을 이용하여 실시되었다.
(외관 검사)
실시예 9 및 10에서의 에칭 단계 2를 실시한 후에, 게이트 절연층(15)에 대한 에칭 손상을 검사하였다(게이트 절연층(15)의 막두께 감소 유무를 결정하기 위해). 그 검사 결과를 표 4에 나타낸다.
표 4에서 확인할 수 있다시피, 에칭 단계 1에서 금속막(163)을 에칭하고, 에칭 단계 2에서 금속막(163)을 마스크로서 이용하여 금속막(161 및 162)을 동시에 에칭함으로써, 게이트 절연층(15)을 구성하는 산화물막에의 에칭액에 의한 손상(게이트 절연층(15)의 막두께 감소)이 억제될 수 있다.
(전기 특성)
실시예 9에서 취득되는 전계 효과 트랜지스터에 대해, 실시예 1과 동일한 방식으로 트랜지스터 성능 평가를 실시하였다. 평가 결과는 도 20의 것과 유사하여, 절연성이 유지되었고 양호한 트랜지스터 특성을 얻을 수 있었음을 나타낸다.
〈비교예 2〉
비교예 2에서는, 도 12에 도시하는 톱-게이트/바텀-컨택형의 전계 효과 트랜지스터(10D)를 다음과 같이 제조하였다.
비교예 2에 있어서, 에칭 단계 1은 금속막(163)을 에칭하여 패턴을 형성하기 위해, 금속막(162) 및 금속막(163)에 대한 에칭율이 각각 0.3 nm/min 및 138 nm/min인 에칭액을 이용하여 실시되었다. 또한, 에칭 단계 2는 Al 및 Cu의 금속막을 용해할 수 있는 황산, 질산, 불화 암모늄의 혼합 용액으로 이루어진 에칭액을 이용해서 패턴을 형성하도록 실시되었다.
(외관 검사)
비교예 2에서의 에칭 단계 2를 실시한 후에, 게이트 절연층(15)에 대한 에칭 손상을 검사하였다(게이트 절연층(15)의 막두께 감소 유무를 결정하기 위해). 그 검사 결과를 표 5에 나타낸다.
Figure 112018074573391-pct00005
표 5에서 확인할 수 있다시피, 에칭 단계 2에서 패턴을 형성하기 위해 PAN계의 에칭액을 이용하면, 게이트 절연층(15)을 구성하는 산화물막에 막두께 감소가 발생하였다. 즉, 비교예 2에 따른 에칭을 실시하면 게이트 절연층(15)을 구성하는 산화물막에의 에칭액에 의한 손상이 생기는 것이 확인되었다.
〈제4 실시형태〉
본 발명의 제4 실시형태의 예시적인 양태로서, 제1 실시형태에 따른 전계 효과 트랜지스터를 이용한 디스플레이 소자, 화상 디스플레이 디바이스, 및 시스템에 대해 설명한다. 제4 실시형태의 이하의 설명에서는, 전술한 실시형태와 실질적으로 동일한 요소 및 특징부에 대해 설명을 생략할 수도 있음을 알아야 한다.
(디스플레이 소자)
제4 실시형태에 따른 디스플레이 소자는 적어도, 광제어 소자와, 광제어 소자를 구동하는 구동 회로를 포함한다. 디스플레이 소자는 필요에 따라 기타 구성요소를 더 포함할 수도 있다. 광제어 소자는, 구동 신호에 기초하여 광출력을 제어하는 소자라면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 광제어 소자의 예는, 일렉트로루미네션스(EL, electroluminescence) 소자, 일렉트로크로믹(EC, electrochromic) 소자, 액정(liquid crystal element) 소자, 전기영동(electrophoretic) 소자, 일렉트로웨팅(electrowetting element) 소자 등을 포함한다.
구동 회로는 제1 실시형태에 따른 전계 효과 트랜지스터를 포함한다면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 디스플레이 소자의 기타 구성요소는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다.
제4 실시형태에 따른 디스플레이 소자가 제1 실시형태에 따른 전계 효과 트랜지스터를 포함하기 때문에, 디스플레이 소자의 누설 전류가 감소할 수 있고, 디스플레이 소자는 저전압으로 구동될 수 있다. 그 결과, 디스플레이 소자의 고품질 디스플레이가 가능할 수 있다.
(화상 디스플레이 디바이스)
제4 실시형태에 따른 화상 디스플레이 디바이스는, 적어도, 제4 실시형태에 따른 복수의 디스플레이 소자와, 복수의 배선과, 디스플레이 제어 디바이스를 포함한다. 화상 디스플레이 디바이스는 필요에 따라서 기타 구성요소를 더 포함할 수도 있다. 복수의 디스플레이 소자는, 제4 실시형태에 따른 디스플레이 소자가 매트릭스형으로 배열되어 있다면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다.
복수의 배선은, 복수의 디스플레이 소자 내의 각 전계 효과 트랜지스터에 게이트 전압과 화상 데이터 신호를 개별로 인가할 수 있다면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다.
디스플레이 제어 디바이스는, 화상 데이터에 기초하여 복수의 배선을 통해 각 전계 효과 트랜지스터에 인가된 게이트 전압과 신호 전압을 개별로 제어할 수 있다면 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다. 화상 디스플레이 디바이스의 기타 구성요소는 특별히 제한되지 않으며, 용도에 따라 적절하게 선택될 수 있다.
제4 실시형태에 따른 화상 디스플레이 디바이스가 제1 실시형태에 따른 전계 효과 트랜지스터를 포함한 디스플레이 소자를 포함하기 때문에, 화상 디스플레이 디바이스는 고품질 화상을 표시할 수 있다.
(시스템)
제4 실시형태에 따른 시스템은, 적어도, 제4 실시형태에 따른 화상 디스플레이 디바이스와, 화상 데이터 생성 디바이스를 포함한다. 화상 데이터 생성 디바이스는 표시되는 화상 정보에 기초하여 화상 데이터를 생성하고, 화상 데이터를 화상 디스플레이 디바이스에 출력한다.
시스템이 제4 실시형태에 따른 화상 디스플레이 디바이스를 포함하기 때문에, 시스템은 화상 정보를 고선명으로 표시할 수 있다.
이하, 제4 실시형태에 따른 디스플레이 소자, 화상 디스플레이 디바이스, 및 시스템에 대해서, 구체적으로 설명한다.
도 21은 제4 실시형태에 따른 예시적인 시스템으로서 텔레비전 장치(500)의 개략 구성을 나타낸다. 도 21에서의 접속선은 대표적인 신호나 정보의 흐름을 나타낼 뿐이며, 도 21 내의 다양한 블록 요소들 간의 모든 접속을 나타내지 않음을 알아야 한다.
제4 실시형태에 따른 텔레비전 장치(500)는 예컨대, 주제어 디바이스(501), 튜너(503), 아날로그-디지털 컨버터(ADC)(504), 복조 회로(505), TS(Transport Stream) 디코더(506), 음성 디코더(511), 디지털-아날로그 컨버터(DA)(512), 음성 출력 회로(513), 스피커(514), 영상 디코더(521), 영상/OSD 합성 회로(522), 영상 출력 회로(523), 화상 디스플레이 디바이스(524), OSD 렌더링 회로(525), 메모리(531), 조작 디바이스(532), 드라이브 인터페이스(드라이브 IF)(541), 하드 디스크 디바이스(542), 광 디스크 디바이스(543), IR 수광기(551), 및 통신 제어 디바이스(552)를 포함한다.
주제어 디바이스(501)는 텔레비전 장치(500)의 전체를 제어하며, CPU, 플래시 ROM, 및 RAM 등을 포함한다. 플래시 ROM은 CPU에 의해 해석될 수 있는 코드로 기술되는 프로그램, 및 CPU에 의해 프로세싱에 이용되는 각종 데이터 등을 저장할 수 있다. 또한, RAM은 CPU가 사용하는 작업용 메모리이다.
튜너(503)는 안테나(610)에 의해 수신된 방송파 중에서 미리 설정되어 있는 채널의 방송을 선택한다. ADC(504)는 튜너(503)의 출력 신호(아날로그 정보)를 디지털 정보로 변환한다. 복조 회로(505)는 ADC(504)로부터의 디지털 정보를 복조한다.
TS 디코더(506)는 복조 회로(505)의 출력 신호를 TS 디코딩하여, 음성 정보 및 영상 정보를 분리한다. 음성 디코더(511)는 TS 디코더(506)로부터의 음성 정보를 디코딩한다. DA 컨버터(DAC)(512)는 음성 디코더(511)의 출력 신호를 아날로그 신호로 변환한다.
음성 출력 회로(513)는 DA 컨버터(DAC)(512)의 출력 신호를 스피커(514)에 출력한다. 영상 디코더(521)는 TS 디코더(506)로부터의 영상 정보를 디코딩한다. 영상/OSD 합성 회로(522)는 영상 디코더(521)의 출력 신호와 OSD 렌더링 회로(525)의 출력 신호를 합성한다.
영상 출력 회로(523)는 영상/OSD 합성 회로(522)의 출력 신호를 화상 디스플레이 디바이스(524)에 출력한다. OSD 렌더링 회로(525)는 화상 디스플레이 디바이스(524)의 화면에 문자 및 그래픽을 표시하기 위한 캐릭터 제너레이터를 포함한다. OSD 렌더링 회로(525)는 조작 디바이스(532)나 IR 수광기(551)로부터의 지시에 응답하여 디스플레이 정보를 포함한 신호를 출력한다.
메모리(531)는 AV(Audio-Visual) 데이터 등을 일시적으로 저장한다. 조작 디바이스(532)는, 예컨대 컨트롤 패널 등의 입력 매체(도시 생략)를 포함하며, 사용자가 입력한 각종 정보를 주제어 디바이스(501)에 전달한다. 드라이브 IF(541)는 양방향 통신 인터페이스이며, 예컨대 ATAPI(AT Attachment Packet Interface)에 준거할 수 있다.
하드 디스크 디바이스(542)는 하드 디스크와, 이 하드 디스크를 구동하기 위한 구동 디바이스 등을 포함한다. 구동 디바이스는 하드 디스크에 데이터를 기록하고, 하드 디스크에 기록된 데이터를 재생한다. 광 디스크 디바이스(543)는 광 디스크(예컨대, DVD)에 데이터를 기록하고, 광 디스크에 기록된 데이터를 재생한다.
IR 수광기(551)는 리모트 컨트롤 송신기(620)로부터의 광 신호를 수신하고, 수신된 광 신호를 주제어 디바이스(501)에 전달한다. 통신 제어 디바이스(552)는 인터넷과의 통신을 제어하여 인터넷을 통해 각종 정보를 취득하게 할 수 있다.
화상 디스플레이 디바이스(524)는 예컨대 도 22에 도시하는 바와 같이, 디스플레이 유닛(700) 및 디스플레이 제어 디바이스(780)를 포함할 수 있다. 디스플레이 유닛(700)은 예컨대 도 23에 도시하는 바와 같이, 복수 개(본 예에서는 n×m 개)의 디스플레이 소자(702)가 매트릭스형으로 배열되어 있는 디스플레이(710)를 포함한다.
또한, 디스플레이(710)는 예컨대 도 24에 도시하는 바와 같이, X축방향을 따라서 등간격으로 배열되어 있는 n개의 주사선(X0, X1, X2, X3, …, Xn-2, Xn-1), Y축 방향을 따라서 등간격으로 배열되어 있는 m개의 데이터선(Y0, Y1, Y2, Y3, …, Ym-1), Y축 방향을 따라서 등간격으로 배열되어 있는 m개의 전원선(Y0i, Y1i, Y2i, Y3i, …, Ym-1i)을 포함할 수 있다. 주사선과 데이터선에 의해 복수의 디스플레이 소자(702) 중의 소정의 디스플레이 소자(702)가 특정될 수 있음을 알아야 한다.
각 디스플레이 소자(702)는, 예컨대 도 25에 도시하는 바와 같이, 유기 EL(일렉트로루미네션스) 소자(750)와, 이 유기 EL 소자(750)를 발광시키기 위한 드라이브 회로(720)를 포함할 수 있다. 즉, 디스플레이(710)는, 소위 액티브 매트릭스 유기 EL 디스플레이일 수 있다. 또한, 디스플레이(710)는 32인치 컬러 디스플레이일 수 있다. 그러나, 디스플레이(710)의 사이즈가 이 예에 한정되는 않음을 알아야 한다.
유기 EL 소자(750)는 예컨대 도 26에 도시하는 바와 같이, 유기 EL 박막층(740)과, 캐소드(712)와, 애노드(714)를 포함할 수 있다.
유기 EL 소자(750)는 예컨대 전계 효과 트랜지스터 옆에 배치될 수 있다. 이 경우, 유기 EL 소자(750)와 전계 효과 트랜지스터는 동일한 기재 상에 형성될 수 있다. 그러나, 본 발명은 이 배치에 한정되지 않는다. 예를 들어, 유기 EL 소자(750)는 전계 효과 트랜지스터 상에 배치될 수도 있다. 이 경우에, 전계 효과 트랜지스터의 게이트 전극은 투명성이 요구되며, 그렇기 때문에, 게이트 전극으로서는, ITO(Indium Tin Oxide), In2O3, SnO2, ZnO, Ga 도핑된 ZnO, Al 도핑된 ZnO, Sb 도핑된 SnO2 등의 도전성을 갖는 투명한 산화물이 이용될 수 있다.
유기 EL 소자(750)에서는, 예컨대 Al이 캐소드(712)에 이용될 수 있다. 한편, 예컨대 Mg-Ag 합금, Al-Li 합금, ITO 등이 캐소드(712)에 이용될 수도 있다. 또한, 예컨대 ITO가 애노드(714)에 이용될 수 있다. 한편, 예컨대 In2O3, SnO2, ZnO 등의 도전성을 갖는 산화물, Ag-Nd 합금 등이 애노드(714)에 이용될 수도 있다.
유기 EL 박막층(740)은 전자 수송층(742)과, 발광층(744)과, 정공 수송층(746)을 포함한다. 캐소드(712)가 전자 수송층(742)에 접속되고, 애노드(714)가 정공 수송층(746)에 접속된다. 애노드(714)와 캐소드(712) 사이에 미리 정해진 전압이 인가되면, 발광층(744)이 발광한다.
또한, 도 25에 도시하는 바와 같이, 드라이브 회로(720)는, 2개의 전계 효과 트랜지스터(810 및 820)와 커패시터(830)를 포함한다. 전계 효과 트랜지스터(810)는 스위치 소자로서 동작한다. 전계 효과 트랜지스터(810)는 미리 정해진 주사선에 접속되는 게이트 전극(G)과, 미리 정해진 데이터선에 접속되는 소스 전극(S)과, 커패시터(830)의 한쪽 단자에 접속되는 드레인 전극(D)을 갖는다.
커패시터(830)는 전계 효과 트랜지스터(810)의 상태, 즉 데이터를 저장하기 위한 것이다. 커패시터(830)의 다른쪽 단자는 미리 정해진 전류 공급선에 접속된다.
전계 효과 트랜지스터(820)는 유기 EL 소자(750)에 대전류를 공급하기 위한 것이다. 전계 효과 트랜지스터(820)는 전계 효과 트랜지스터(810)의 드레인 전극(D)에 접속되는 게이트 전극(G)과, 유기 EL 소자(750)의 애노드(714)에 접속되는 드레인 전극(D)과, 미리 정해진 전류 공급선에 접속되는 소스 전극(S)을 갖는다.
전계 효과 트랜지스터(810)가 "온" 상태로 스위칭되면, 전계 효과 트랜지스터(820)에 의해서 유기 EL 소자(750)가 구동된다.
디스플레이 제어 디바이스(780)는 예컨대 도 27에 도시하는 바와 같이, 화상 데이터 처리 회로(782)와, 주사선 구동 회로(784)와, 데이터선 구동 회로(786)를 포함할 수 있다.
화상 데이터 처리 회로(782)는 영상 출력 회로(523)의 출력 신호에 기초하여, 디스플레이(710) 상의 복수의 디스플레이 소자(702)의 휘도를 결정한다. 주사선 구동 회로(784)는 화상 데이터 처리 회로(782)로부터의 지시에 응답하여 n개의 주사선에 개별로 전압을 인가한다. 데이터선 구동 회로(786)는 화상 데이터 처리 회로(782)로부터의 지시에 응답하여 m개의 데이터선에 개별로 전압을 인가한다.
이상의 설명으로부터 이해할 수 있겠지만, 본 실시형태에 따른 텔레비전 장치(500)에서는, 영상 디코더(521), 영상/OSD 합성 회로(522), 영상 출력 회로(523), 및 OSD 렌더링 회로(525)가 화상 데이터 생성 디바이스를 구성한다.
이상에서는 광제어 소자로서 유기 EL 소자를 이용하는 예시적인 경우에 대해 설명하였지만, 본 발명은 이들에 한정되지 않으며, 광제어 소자로서 액정 소자, 일렉트로크로믹 소자, 전기영동 소자, 일렉트로웨팅 소자를 사용할 수도 있다.
예컨대, 광제어 소자로서 액정 소자를 사용하는 경우에, 디스플레이(710)로서 액정 디스플레이가 이용된다. 이 경우에는, 도 28에 도시하는 바와 같이, 디스플레이(710)의 디스플레이 소자(703)는 전류 공급선이 필요없다.
또한, 이 경우에 있어서, 예컨대 도 29에 도시하는 바와 같이, 디스플레이 소자(703)의 드라이브 회로(730)는, 도 25의 전계 효과 트랜지스터(810, 820)와 유사한 하나의 전계 효과 트랜지스터(840)만 포함할 수 있다. 전계 효과 트랜지스터(840)에서는, 게이트 전극(G)이 미리 정해진 주사선에 접속되고, 소스 전극(S)이 미리 정해진 데이터선에 접속된다. 또한, 드레인 전극(D)은 액정 소자(770)의 화소 전극, 및 커패시터(760)에 접속된다. 도 29에서는 참조 부호 762 및 772가 각각 커패시터(760) 및 액정 소자(770)의 대향 전극(공통 대향 전극)을 나타냄을 알아야 한다.
본 실시형태에 따른 예시적인 시스템으로서 텔레비전 장치에 대해 전술하지만, 본 실시형태에 따른 시스템은 전술한 예에 한정되지 않는다. 즉, 본 실시형태는 화상 및 정보를 표시하는 디바이스로서 화상 디스플레이 디바이스(524)를 포함하는 임의의 시스템에 의해 구현될 수 있다. 예를 들어, 본 발명은 서로 접속되는 화상 디스플레이 디바이스(524)와 컴퓨터(예컨대, 퍼스널 컴퓨터)를 포함하는 컴퓨터 시스템에 의해 구현될 수 있다.
또한, 화상 디스플레이 디바이스(524)는, 예컨대 셀룰러 폰, 휴대형 음악 재생 디바이스, 휴대형 동화상 재생 디바이스, 전자북, 또는 PDA(Personal Digital Assistant) 등의 모바일 정보 디바이스의 디스플레이 수단, 스틸 카메라나 영상 카메라 등의 촬상 디바이스의 디스플레이 수단으로서 이용될 수 있다. 또한, 화상 디스플레이 디바이스(524)는 자동차, 항공기, 전차, 선박 등의 차량 시스템(vehicle system)에서 각종 정보를 표시하는 디스플레이 수단으로서 이용될 수 있다. 또한, 화상 디스플레이 디바이스(524)는 계측 디바이스, 분석 디바이스, 의료 디바이스, 광고 매체 등에서 각종 정보를 표시하는 디스플레이 수단으로서 이용될 수 있다.
소정의 예시적인 실시형태와 관련하여 본 발명을 전술하였으나, 본 발명은 이들 실시형태에 제한되지 않으며, 본 발명의 범위에서 벗어나지 않고도 다수의 변형 및 치환이 이루어질 수 있다.
본 출원은 2016년 2월 1일에 출원한 일본 특허출원 제2016-017556호, 2016년 6월 6일에 출원한 일본 특허출원 제2016-112375호, 및 2016년 6월 6일에 출원한 일본 특허출원 제2016-112946호에 기초하며 이들 출원일에 대해 우선권을 주장하고, 이들 우선 출원의 전체 내용은 본 출원에 원용된다.
10, 10A, 10B, 10C, 10D, 10E, 10F, 10G: 전계 효과 트랜지스터
11: 기재
12: 소스 전극
13: 드레인 전극
14: 활성층
15: 게이트 절연층
16: 게이트 전극
121, 122, 123, 131, 132, 133, 161, 162, 163: 금속막

Claims (23)

  1. 게이트 절연층과, 상기 게이트 절연층의 미리 정해진 표면 상에 순차 적층된 제1 도전막 및 제2 도전막을 포함하는 전극을 포함하는 전계 효과 트랜지스터의 제조 방법에 있어서,
    상기 게이트 절연층으로서, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 포함하는 산화물막을 형성하는 단계와,
    상기 산화물막 상에 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 제2 도전막을 형성하는 단계와,
    상기 제1 도전막에 대한 에칭율과 비교해서 상기 제2 도전막에 대한 에칭율이 더 높은 에칭액으로 상기 제2 도전막을 에칭하는 단계와,
    상기 제2 도전막을 마스크로서 이용하여, 유기 알칼리 용액으로 상기 제1 도전막을 에칭하는 단계로서, 상기 유기 알칼리 용액은 상기 산화물막에 대한 에칭율에 비해 상기 제1 도전막에 대해 더 높은 에칭율을 갖는 것인, 상기 제1 도전막을 에칭하는 단계
    를 포함하는 전계 효과 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 도전막 상에 제3 도전막을 형성하는 단계와,
    상기 제2 도전막에 대한 에칭율과 비교해서 상기 제3 도전막에 대한 에칭율이 더 높은 에칭액으로 상기 제3 도전막을 에칭하는 단계를 더 포함하고,
    상기 제1 도전막을 에칭하는 단계에서는, 상기 제2 도전막 및 상기 제3 도전막을 마스크로서 이용하여, 상기 제1 도전막이 상기 유기 알칼리 용액으로 에칭되는 것인 전계 효과 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 도전막 상에 상기 유기 알칼리 용액으로 용해되는 제2 도전막을 형성하는 단계와,
    상기 제2 도전막 상에 제3 도전막을 형성하는 단계와,
    상기 제2 도전막에 대한 에칭율과 비교해서 상기 제3 도전막에 대한 에칭율이 더 높은 에칭액으로 상기 제3 도전막을 에칭하는 단계와,
    상기 제1 도전막을 에칭하는 단계 및 상기 제2 도전막을 에칭하는 단계를 실시하는 대신에, 상기 제3 도전막을 마스크로서 이용하여, 상기 유기 알칼리 용액으로 상기 제1 도전막 및 상기 제2 도전막을 동시에 에칭하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Mo, W, Ti, Ta, Cr, Cu, 및 Ni 중 적어도 하나를 포함하는 금속막인 것인 전계 효과 트랜지스터의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Mo, W, Ta, Cr, Au, Cu, 및 Ni 중 적어도 하나를 포함하는 금속막이며,
    상기 제3 도전막은 Ti를 포함하는 금속막인 것인 전계 효과 트랜지스터의 제조 방법.
  6. 제3항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Cu를 포함하는 금속막이며,
    상기 제3 도전막은 Ti를 포함하는 금속막인 것인 전계 효과 트랜지스터의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 산화물막은 상유전체(paraelectric) 비정질 산화물을 포함하거나, 상유전체 비정질 산화물로 이루어지는 것인 전계 효과 트랜지스터의 제조 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 산화물막은 Al, Ti, Zr, Hf, Nb, 및 Ta로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 C 원소를 더 포함하는 것인 전계 효과 트랜지스터의 제조 방법.
  9. 전계 효과 트랜지스터에 있어서,
    기재와,
    상기 기재 상에 형성되는 소스 전극, 드레인 전극, 및 게이트 전극과,
    상기 게이트 전극에 미리 정해진 전압이 인가될 때에 상기 소스 전극과 상기 드레인 전극 사이에 채널을 형성하는 활성층과,
    상기 게이트 전극과 상기 활성층 사이에 배치되는 게이트 절연층
    을 포함하고,
    상기 게이트 절연층은, 알칼리토류 금속인 A 원소와, Ga, Sc, Y, 및 란탄족으로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 B 원소를 포함하는 산화물막으로 이루어지며,
    상기 소스 전극, 상기 드레인 전극, 및 상기 게이트 전극 중에서, 상기 게이트 절연층의 미리 정해진 표면 상에 형성되는 적어도 하나의 전극은, 유기 알칼리 용액으로 용해되는 제1 도전막과, 상기 제1 도전막 상에 형성되는 제2 도전막을 포함하는 적층막이고, 상기 제2 도전막을 에칭하는 미리 정해진 에칭액의 에칭율은 상기 제1 도전막을 에칭하는 미리 정해진 에칭액의 에칭율보다 더 높으며, 상기 유기 알칼리 용액은 상기 산화물막에 대한 에칭율에 비해 상기 제1 도전막에 대해 더 높은 에칭율을 갖는 것인 전계 효과 트랜지스터.
  10. 제9항에 있어서,
    상기 적층막은 상기 제2 도전막 상에 형성되는 제3 도전막을 포함하고, 상기 제3 도전막을 에칭하는 미리 정해진 에칭액의 에칭율은 상기 제2 도전막을 에칭하는 미리 정해진 에칭액의 에칭율보다 더 높은 것인 전계 효과 트랜지스터.
  11. 제10항에 있어서, 상기 제2 도전막은 상기 유기 알칼리 용액으로 용해되는 막인 것인 전계 효과 트랜지스터.
  12. 제9항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Mo, W, Ti, Ta, Cr, Cu, 및 Ni 중 적어도 하나를 포함하는 금속막인 것인 전계 효과 트랜지스터.
  13. 제10항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Mo, W, Ta, Cr, Au, Cu, 및 Ni 중 적어도 하나를 포함하는 금속막이며,
    상기 제3 도전막은 Ti를 포함하는 금속막인 것인 전계 효과 트랜지스터.
  14. 제11항에 있어서,
    상기 제1 도전막은 Al을 포함하는 금속막이고,
    상기 제2 도전막은 Cu를 포함하는 금속막이며,
    상기 제3 도전막은 Ti를 포함하는 금속막인 것인 전계 효과 트랜지스터.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 산화물막은 상유전체 비정질 산화물을 포함하거나, 상유전체 비정질 산화물로 이루어지는 것인 전계 효과 트랜지스터.
  16. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 산화물막은 Al, Ti, Zr, Hf, Nb, 및 Ta로 이루어진 그룹 중에서 선택된 적어도 하나의 원소인 C 원소를 더 포함하는 것인 전계 효과 트랜지스터.
  17. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 활성층은 산화물 반도체인 것인 전계 효과 트랜지스터.
  18. 디스플레이 소자(display element)에 있어서,
    구동 회로와,
    상기 구동 회로부터의 구동 신호에 기초하여 광을 출력하도록 제어되는 광제어 소자
    를 포함하고,
    상기 구동 회로는, 제9항 내지 제14항 중 어느 한 항에 기재된 전계 효과 트랜지스터를 이용하여 상기 광제어 소자를 구동하는 것인 디스플레이 소자.
  19. 제18항에 있어서, 상기 광제어 소자는, 일렉트로루미네센스(EL, electroluminescence) 소자, 일렉트로크로믹(electrochromic) 소자, 액정 소자, 전기영동 소자, 또는 일렉트로웨팅(electrowetting) 소자인 것인 디스플레이 소자.
  20. 디스플레이 디바이스(display device)에 있어서,
    매트릭스형으로 배열되는 복수의, 제18항에 기재된 디스플레이 소자와,
    상기 복수의 디스플레이 소자를 개별적으로 제어하도록 구성된 디스플레이 제어 디바이스
    를 포함하는 디스플레이 디바이스.
  21. 디스플레이 디바이스(display device)에 있어서,
    매트릭스형으로 배열되는 복수의, 제19항에 기재된 디스플레이 소자와,
    상기 복수의 디스플레이 소자를 개별적으로 제어하도록 구성된 디스플레이 제어 디바이스
    를 포함하는 디스플레이 디바이스.
  22. 시스템에 있어서,
    제20항에 기재된 디스플레이 디바이스와,
    상기 디스플레이 디바이스에 화상 데이터를 공급하도록 구성된 화상 데이터 생성 디바이스
    를 포함하는 시스템.
  23. 시스템에 있어서,
    제21항에 기재된 디스플레이 디바이스와,
    상기 디스플레이 디바이스에 화상 데이터를 공급하도록 구성된 화상 데이터 생성 디바이스
    를 포함하는 시스템.
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